JPH043966A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH043966A JPH043966A JP2106031A JP10603190A JPH043966A JP H043966 A JPH043966 A JP H043966A JP 2106031 A JP2106031 A JP 2106031A JP 10603190 A JP10603190 A JP 10603190A JP H043966 A JPH043966 A JP H043966A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、高耐圧素子及び低耐圧素子が形成された半導
体集積回路装置に関し、特に、縦型ＭＯＳＦＥＴ等の大
電流容量素子が形成された高耐圧の要求される高耐圧出
力部と、咳高耐圧出力部を制御すべきｃ−ＭＯＳ等が形
成された低耐圧の論理回路部と、を混在形成せしめた半
導体集積回路装置に関するものである。
体集積回路装置に関し、特に、縦型ＭＯＳＦＥＴ等の大
電流容量素子が形成された高耐圧の要求される高耐圧出
力部と、咳高耐圧出力部を制御すべきｃ−ＭＯＳ等が形
成された低耐圧の論理回路部と、を混在形成せしめた半
導体集積回路装置に関するものである。
フラットパネルデイスプレィ等の駆動用ＩＣでは、通常
、電源電圧５■程度の低耐圧論理回路部と、電源電圧３
０〜数百Ｖ程度の高耐圧出力部を同一のチップ内に集積
する技術が要求される。ところで、このようなＩＣにお
いて、高集積、高速化及び高耐圧化を同時に進めようと
する場合に、低耐圧論理回路部に用いられる半導体装置
には、ディジタルＩＣ（メモリ、ＣＰＵ等）に形成され
るサブμｍ−２μｍ程度の高速、高集積型ｃ −ＭＯＳ
デバイスを用いることが望ましく、一方、高耐圧出力部
には、いわゆるオフセットゲート型ＭＯＳＦＥＴ、縦型
ＭＯ３ＦＥＴ （ＤＭＯ３）又はバイポーラトランジス
タ等の高耐圧かつ大電流容量のデバイスが用いられる。
、電源電圧５■程度の低耐圧論理回路部と、電源電圧３
０〜数百Ｖ程度の高耐圧出力部を同一のチップ内に集積
する技術が要求される。ところで、このようなＩＣにお
いて、高集積、高速化及び高耐圧化を同時に進めようと
する場合に、低耐圧論理回路部に用いられる半導体装置
には、ディジタルＩＣ（メモリ、ＣＰＵ等）に形成され
るサブμｍ−２μｍ程度の高速、高集積型ｃ −ＭＯＳ
デバイスを用いることが望ましく、一方、高耐圧出力部
には、いわゆるオフセットゲート型ＭＯＳＦＥＴ、縦型
ＭＯ３ＦＥＴ （ＤＭＯ３）又はバイポーラトランジス
タ等の高耐圧かつ大電流容量のデバイスが用いられる。
このように、高耐圧デバイス及び低耐圧デバイスを同一
チップ内に集積した半導体装置の一例として、第３図に
高耐圧のオフセットゲート型ｎチャネルＭＯ３ＦＥＴと
低耐圧のｃ−ＭＯＳデバイスからなる集積回路を示す。
チップ内に集積した半導体装置の一例として、第３図に
高耐圧のオフセットゲート型ｎチャネルＭＯ３ＦＥＴと
低耐圧のｃ−ＭＯＳデバイスからなる集積回路を示す。
ここで、共通のＰ型シリコン基板Ｉには図中に示す領域
Ｉ及び領域■が形成されており、領域Ｉは、ｐ型の島領
域３ａ内の高濃度ｎ型拡散層８ａ及び低濃度のｎチャネ
ルのオフセット拡散層１０、島領域３ａ上のゲート絶縁
膜５、ゲート電極７及び金属配線１３ａからなる高耐圧
オフセットゲート型ｎチャ名ルのＭＯＳＦＥＴが形成さ
れた高耐圧出力部であり、領域Ｈは、それぞれ、ｎ型の
島領域２及びｐ型の島領域３ｂの内部に形成された高濃
度Ｐ型拡散層９又は高濃度ｎ型拡散層８ｂ、その表面上
に形成されたゲート絶縁膜５、ゲート電極７及び金属配
線１３ｂを有する低耐圧のｃ−ＭＯＳからなる低耐圧論
理回路部である。そして、シリコン基板１の表面には、
ＬＯＧＯ３酸化膜４が形成されており、この上に、約１
μｍの層間絶縁膜６が形成されている。なお、第３図に
おいては、通常これらの上を被覆する保護膜は省略して
示した。
Ｉ及び領域■が形成されており、領域Ｉは、ｐ型の島領
域３ａ内の高濃度ｎ型拡散層８ａ及び低濃度のｎチャネ
ルのオフセット拡散層１０、島領域３ａ上のゲート絶縁
膜５、ゲート電極７及び金属配線１３ａからなる高耐圧
オフセットゲート型ｎチャ名ルのＭＯＳＦＥＴが形成さ
れた高耐圧出力部であり、領域Ｈは、それぞれ、ｎ型の
島領域２及びｐ型の島領域３ｂの内部に形成された高濃
度Ｐ型拡散層９又は高濃度ｎ型拡散層８ｂ、その表面上
に形成されたゲート絶縁膜５、ゲート電極７及び金属配
線１３ｂを有する低耐圧のｃ−ＭＯＳからなる低耐圧論
理回路部である。そして、シリコン基板１の表面には、
ＬＯＧＯ３酸化膜４が形成されており、この上に、約１
μｍの層間絶縁膜６が形成されている。なお、第３図に
おいては、通常これらの上を被覆する保護膜は省略して
示した。
〔発明が解決しようとする諜Ｈ］
しかしながら、上記従来の高耐圧集積回路では以下の問
題点がある。高耐圧出力部では、素子の動作時に金属配
線１３ａに高電位が付与されるため、層間絶縁膜６が薄
い場合には、ｐ型島領域３ａに高電界が付与されてその
表面部が反転するおそれがあり、この結果、いわゆる寄
生ＭＯ３効果によって、回路に誤動作が生じたり、オフ
セット拡散層１０の表面電位の変化により高耐圧デバイ
スの耐圧低下を引き起こすことがあった。そのため、高
耐圧デバイスの動作電圧を上げる場合には、層間絶縁膜
６を通常の低耐圧ＩＣより大幅に厚くする必要があった
。
題点がある。高耐圧出力部では、素子の動作時に金属配
線１３ａに高電位が付与されるため、層間絶縁膜６が薄
い場合には、ｐ型島領域３ａに高電界が付与されてその
表面部が反転するおそれがあり、この結果、いわゆる寄
生ＭＯ３効果によって、回路に誤動作が生じたり、オフ
セット拡散層１０の表面電位の変化により高耐圧デバイ
スの耐圧低下を引き起こすことがあった。そのため、高
耐圧デバイスの動作電圧を上げる場合には、層間絶縁膜
６を通常の低耐圧ＩＣより大幅に厚くする必要があった
。
しかし、この場合、低耐圧論理回路部においては回路動
作の高速化を達成するためにデバイスの寸法を充分に小
さくする必要があり、上記の理由に基づいて形成された
厚い層間絶縁膜６に開口面積の小さいコンタクト孔を形
成すると、コンタクト孔のアスペクト比が高くなること
から、エツチングやその後の配線用金属を被着する際の
条件のみでは回避できないコンタクト不良が発生する。
作の高速化を達成するためにデバイスの寸法を充分に小
さくする必要があり、上記の理由に基づいて形成された
厚い層間絶縁膜６に開口面積の小さいコンタクト孔を形
成すると、コンタクト孔のアスペクト比が高くなること
から、エツチングやその後の配線用金属を被着する際の
条件のみでは回避できないコンタクト不良が発生する。
その結果、集積回路の良品率や信顧性の低下が生してい
た。
た。
このように、従来の低耐圧素子を包含する高耐圧集積回
路では、層間絶縁膜６の膜厚により、高耐圧出力部の誤
動作又は耐圧低下と、低耐圧論理回路部のコンタクト不
良のうち何れかが発生することによって、所望の特性が
得られないという問題点があった。
路では、層間絶縁膜６の膜厚により、高耐圧出力部の誤
動作又は耐圧低下と、低耐圧論理回路部のコンタクト不
良のうち何れかが発生することによって、所望の特性が
得られないという問題点があった。
そこで、本発明は、上記問題点を解決するものであり、
その課題は、高耐圧出力部と低耐圧論理回路部のそれぞ
れに最適な構造を形成可能とすることによって、誤動作
なく高耐圧を維持し、更にコンタクト不良をも生じない
半導体集積回路装置を提供することにある。
その課題は、高耐圧出力部と低耐圧論理回路部のそれぞ
れに最適な構造を形成可能とすることによって、誤動作
なく高耐圧を維持し、更にコンタクト不良をも生じない
半導体集積回路装置を提供することにある。
〔課題を解決するための手段〕
上記問題点を解決するために、本発明が講じた手段は、
同一基板上に高電圧動作素子領域と低電圧動作素子領域
とが形成された半導体集積回路装置において、高電圧動
作素子領域における高耐圧半導体素子とその配線との間
に形成される層間絶縁膜を、低電圧動作素子領域におけ
る低耐圧半導体素子とその配線との間に形成される層間
絶縁膜よりも厚くするものである。ここで、高電圧動作
領域の高耐圧半導体素子は、縦型ＭＯＳＦＥＴ、オフセ
ットゲート型ＦＥＴ又はバイポーラトランジスタのうち
の少なくとも何れかが形成されている場合がある。低耐
圧半導体素子としては、例えば、ＬＤＤ （低濃度ドレ
イン）構造の電界効果トランジスタが用いられる場合が
含まれる。
同一基板上に高電圧動作素子領域と低電圧動作素子領域
とが形成された半導体集積回路装置において、高電圧動
作素子領域における高耐圧半導体素子とその配線との間
に形成される層間絶縁膜を、低電圧動作素子領域におけ
る低耐圧半導体素子とその配線との間に形成される層間
絶縁膜よりも厚くするものである。ここで、高電圧動作
領域の高耐圧半導体素子は、縦型ＭＯＳＦＥＴ、オフセ
ットゲート型ＦＥＴ又はバイポーラトランジスタのうち
の少なくとも何れかが形成されている場合がある。低耐
圧半導体素子としては、例えば、ＬＤＤ （低濃度ドレ
イン）構造の電界効果トランジスタが用いられる場合が
含まれる。
また、この半導体集積回路装置の製造方法としては、高
電圧動作素子領域と低電圧動作素子領域上に第１の絶縁
膜を堆積する第１の工程と、低電圧動作素子ｅ１３１ｉ
に形成されたゲート電極の側壁部に所定幅の第１の絶縁
膜を残して、低電圧動作素子領域に形成された第１の絶
縁膜を除去する第２の工程と、高電圧動作素子領域と低
電圧動作素子領域の両頭域に第２の絶縁膜を形成する第
３の工程と、を設けるものである。この製造方法では、
上記の第２の工程において、高電圧動作素子領域に形成
される高耐圧半導体素子の配線用のコンタクト孔を同時
に開口する場合がある。
電圧動作素子領域と低電圧動作素子領域上に第１の絶縁
膜を堆積する第１の工程と、低電圧動作素子ｅ１３１ｉ
に形成されたゲート電極の側壁部に所定幅の第１の絶縁
膜を残して、低電圧動作素子領域に形成された第１の絶
縁膜を除去する第２の工程と、高電圧動作素子領域と低
電圧動作素子領域の両頭域に第２の絶縁膜を形成する第
３の工程と、を設けるものである。この製造方法では、
上記の第２の工程において、高電圧動作素子領域に形成
される高耐圧半導体素子の配線用のコンタクト孔を同時
に開口する場合がある。
かかる手段によれば、高電圧動作素子領域における層間
絶縁膜は、低電圧動作素子領域における層間絶縁膜より
も厚く形成されていることから、高電圧動作素子領域で
は、配線に高電位が付与されたとしても、厚い絶縁膜を
介することによって半導体素子部分の電界強度が減少し
、高耐圧半導体素子の耐圧低下を防止することができる
。また、低電圧動作素子領域では不必要に厚い絶縁膜を
形成しないため、微小寸法の半導体素子に要求される微
小なコンタクト孔を形成した場合でも、コンタクト孔の
アスペクト比を低く抑えることができるため、配線のコ
ンタクト不良の発生を回避することができる。
絶縁膜は、低電圧動作素子領域における層間絶縁膜より
も厚く形成されていることから、高電圧動作素子領域で
は、配線に高電位が付与されたとしても、厚い絶縁膜を
介することによって半導体素子部分の電界強度が減少し
、高耐圧半導体素子の耐圧低下を防止することができる
。また、低電圧動作素子領域では不必要に厚い絶縁膜を
形成しないため、微小寸法の半導体素子に要求される微
小なコンタクト孔を形成した場合でも、コンタクト孔の
アスペクト比を低く抑えることができるため、配線のコ
ンタクト不良の発生を回避することができる。
また、この半導体集積回路装置の製造方法としては、第
１の工程にて第１の絶縁膜を全域に堆積して、次に、第
２の工程にて低電圧動作素子領域の第１の絶縁膜をゲー
ト電極の側壁部のみを残して除去することによって、低
電圧動作素子領域に形成されるゲート電極の側壁部に低
濃度領域を形成するためのスペーサー用絶縁膜を形成す
ることができると共に、高電圧素子領域上に残された第
１の絶縁膜は、第３の工程において堆積される第２の絶
縁膜が重なることにより、充分に厚い層間絶縁膜を形成
することになる。
１の工程にて第１の絶縁膜を全域に堆積して、次に、第
２の工程にて低電圧動作素子領域の第１の絶縁膜をゲー
ト電極の側壁部のみを残して除去することによって、低
電圧動作素子領域に形成されるゲート電極の側壁部に低
濃度領域を形成するためのスペーサー用絶縁膜を形成す
ることができると共に、高電圧素子領域上に残された第
１の絶縁膜は、第３の工程において堆積される第２の絶
縁膜が重なることにより、充分に厚い層間絶縁膜を形成
することになる。
この製造方法においては、低電圧動作素子領域内のゲー
ト電極の側壁部に残された第１の絶縁膜をスペーサー用
絶縁膜として電界効果トランジスタ等の形成プロセスに
用いることができる。一方高電圧動作素子領域では、第
１の絶縁膜は層間絶縁膜の厚さを確保するための下地と
して用いられることとなる。ＬＤＤ （低濃度ドレイン
）構造を備えた電界効果トランジスタ等の形成時には、
本来、ゲート電極の側壁部にスペーサー用絶縁膜を形成
する必要があることから、上記方法によって製造工程を
増加させることなく、高電圧動作領域の層間絶縁膜を低
電圧動作領域における層間絶縁膜よりも厚く形成するこ
とができる。ここで、第２の工程においては、低電圧動
作素子領域の第１の絶縁膜を除去する場合に、同時に、
高電圧動作素子領域の配線用コンタクト孔を開口するこ
とも可能である。
ト電極の側壁部に残された第１の絶縁膜をスペーサー用
絶縁膜として電界効果トランジスタ等の形成プロセスに
用いることができる。一方高電圧動作素子領域では、第
１の絶縁膜は層間絶縁膜の厚さを確保するための下地と
して用いられることとなる。ＬＤＤ （低濃度ドレイン
）構造を備えた電界効果トランジスタ等の形成時には、
本来、ゲート電極の側壁部にスペーサー用絶縁膜を形成
する必要があることから、上記方法によって製造工程を
増加させることなく、高電圧動作領域の層間絶縁膜を低
電圧動作領域における層間絶縁膜よりも厚く形成するこ
とができる。ここで、第２の工程においては、低電圧動
作素子領域の第１の絶縁膜を除去する場合に、同時に、
高電圧動作素子領域の配線用コンタクト孔を開口するこ
とも可能である。
（実施例］
次に、図面を参照して、本発明の詳細な説明する。第１
図は、本発明による半導体集積回路装置の構造を示す縦
断面図である。図中の領域Ｉは、耐圧５Ｏ−１００Ｖ程
度の高耐圧オフセットゲート型のｎチャネルＭＯ３ＦＥ
Ｔが形成された高耐圧出力部であり、領域■は、低耐圧
ｃ−ＭＯ３を用いた低耐圧論理回路部である。両頭域は
、共通のＰ型のシリコン基板１上に形成されており、そ
の表面部には、ｎ型の島領域２及びＰ型の島領域３が拡
散形成されている。ここで、領域Ｉには、ｐ型の島領域
３内にソース領域又はドレイン領域となる高濃度ｎ型領
域８ａ、高耐圧化のための低濃度ｎ型オフセット領域１
０が形成され、また、ゲート酸化膜５を介してゲート電
極７ａが形成されている。更に、このＭＯＳＦＥＴの周
囲には、やはり高耐圧化のためにＰ型チャネルストンパ
拡散層１１とｎ型チャネルストッパ拡散層１２が設けら
れている。一方、領域Ｈの低耐圧論理回路部には、ｎ型
の島領域３内の高濃度ｎ型領域８ｂ及びゲート酸化膜５
を介したゲート電極７ｂからｎチャネルＭＯ３ＦＥＴが
構成されており、また、ｎ型の島領域２内の高濃度ｎ型
領域９及びゲート電極７ｂからｐチャネルのＭＯＳ Ｆ
ＥＴが構成されている。このようにして形成された各
ＭＯ３ＦＥＴのソース及びドレイン８ａ、８ｂ、９には
、Ａ／２配線１３ａ又は１３ｂが接続されている。
図は、本発明による半導体集積回路装置の構造を示す縦
断面図である。図中の領域Ｉは、耐圧５Ｏ−１００Ｖ程
度の高耐圧オフセットゲート型のｎチャネルＭＯ３ＦＥ
Ｔが形成された高耐圧出力部であり、領域■は、低耐圧
ｃ−ＭＯ３を用いた低耐圧論理回路部である。両頭域は
、共通のＰ型のシリコン基板１上に形成されており、そ
の表面部には、ｎ型の島領域２及びＰ型の島領域３が拡
散形成されている。ここで、領域Ｉには、ｐ型の島領域
３内にソース領域又はドレイン領域となる高濃度ｎ型領
域８ａ、高耐圧化のための低濃度ｎ型オフセット領域１
０が形成され、また、ゲート酸化膜５を介してゲート電
極７ａが形成されている。更に、このＭＯＳＦＥＴの周
囲には、やはり高耐圧化のためにＰ型チャネルストンパ
拡散層１１とｎ型チャネルストッパ拡散層１２が設けら
れている。一方、領域Ｈの低耐圧論理回路部には、ｎ型
の島領域３内の高濃度ｎ型領域８ｂ及びゲート酸化膜５
を介したゲート電極７ｂからｎチャネルＭＯ３ＦＥＴが
構成されており、また、ｎ型の島領域２内の高濃度ｎ型
領域９及びゲート電極７ｂからｐチャネルのＭＯＳ Ｆ
ＥＴが構成されている。このようにして形成された各
ＭＯ３ＦＥＴのソース及びドレイン８ａ、８ｂ、９には
、Ａ／２配線１３ａ又は１３ｂが接続されている。
ここで、Ａ／２配線１３ａ、１３ｂとシリコン基板１上
に形成されているＬＯＧＯ３酸化膜（選択分離酸化膜）
４の間には層間絶縁膜６ａ、６ｂが堆積されており、領
域Ｉの層間絶縁膜６ａの厚さは２．０μｍ、領域■の層
間絶縁膜６ｂの厚さは１．０μｍの厚さとなっている。
に形成されているＬＯＧＯ３酸化膜（選択分離酸化膜）
４の間には層間絶縁膜６ａ、６ｂが堆積されており、領
域Ｉの層間絶縁膜６ａの厚さは２．０μｍ、領域■の層
間絶縁膜６ｂの厚さは１．０μｍの厚さとなっている。
高耐圧出力部では、このように厚い層間絶縁膜６ａが形
成されているため、ＡＩ２配線１３ａの高電位によって
も、素子領域表面に反転層が形成される等の耐圧低下の
原因を抑えることができる。
成されているため、ＡＩ２配線１３ａの高電位によって
も、素子領域表面に反転層が形成される等の耐圧低下の
原因を抑えることができる。
高耐圧出力部たる領域Ｉでは、素子の電流容量や高耐圧
化のために各部の寸法が大きくなっており、Ａ！配線１
３ａ用のコンタクト孔１５ａの開口面積を２〜３μｍ２
程度にしたとしても素子の占有面積に影響はない。一方
、低耐圧論理演算部たる領域Ｉでは、素子の微細化の要
請からコンタクト孔１５ｂの開口面積は１μｍ２程度で
ある必要があるが、層間絶縁膜６ｂの厚さは１．０μｍ
となっているため、コンタクト不良の発生のおそれが少
なくなっている。
化のために各部の寸法が大きくなっており、Ａ！配線１
３ａ用のコンタクト孔１５ａの開口面積を２〜３μｍ２
程度にしたとしても素子の占有面積に影響はない。一方
、低耐圧論理演算部たる領域Ｉでは、素子の微細化の要
請からコンタクト孔１５ｂの開口面積は１μｍ２程度で
ある必要があるが、層間絶縁膜６ｂの厚さは１．０μｍ
となっているため、コンタクト不良の発生のおそれが少
なくなっている。
これらの結果、半導体集積回路装置の信輔性が向上し、
良品率の低下を図ることができる。
良品率の低下を図ることができる。
次に、本発明の半導体集積回路装置の製造方法を第２図
を参照して説明する。第２図（ａ）に示すように、ｎ型
のシリコン基板１の表面に、ＬＯＣＯ３酸化膜４を形成
し、そのＬＯＣＯ３酸化膜４の非形成領域における表面
上にゲート酸化膜５を熱酸化法によって形成する。この
ゲート酸化膜５の上にゲート電極７ａ、７ｂを形成した
後に、ゲート酸化膜５とＬＯＣＯ３酸化膜４をマスクと
してセルファラインにより、３×１０１３ＣＴ［ｌ−２
程度のドーズ量でリンイオンのイオン注入を行なう。
を参照して説明する。第２図（ａ）に示すように、ｎ型
のシリコン基板１の表面に、ＬＯＣＯ３酸化膜４を形成
し、そのＬＯＣＯ３酸化膜４の非形成領域における表面
上にゲート酸化膜５を熱酸化法によって形成する。この
ゲート酸化膜５の上にゲート電極７ａ、７ｂを形成した
後に、ゲート酸化膜５とＬＯＣＯ３酸化膜４をマスクと
してセルファラインにより、３×１０１３ＣＴ［ｌ−２
程度のドーズ量でリンイオンのイオン注入を行なう。
このイオン注入は、本来、ＬＤＤ構造を形成するｎチャ
ネルＭＯＳ Ｆ ＥＴのソース及びドレインの低濃度ｎ
型領域１４のためのものであるが、この実施例では、高
耐圧ｎチャネルＭＯ３ＦＥＴのソース及びドレインの各
領域８ａの形成の前段処理としても用いられている。
ネルＭＯＳ Ｆ ＥＴのソース及びドレインの低濃度ｎ
型領域１４のためのものであるが、この実施例では、高
耐圧ｎチャネルＭＯ３ＦＥＴのソース及びドレインの各
領域８ａの形成の前段処理としても用いられている。
ここで、第２図（ｂ）に示すように、減圧ＣＶＤ法によ
り膜厚１．Ｏｐｍのシリコン酸化膜１Ｂを堆積し、その
後、ソース及びドレインの予定領域部分に開口部１７ａ
を備えたレジスト層１７で高耐圧出力部を被覆する。次
に、表面上のシリコン酸化膜１６をゲート電極７ｂの側
壁部１６ｂのみ残してエツチング除去し、この上からド
ーズ量５ Ｘ Ｉ Ｏ”ｃｍ−２程度の砒素イオンをイ
オン注入する。この結果、高濃度ｎ型領域８ａ、８ｂが
形成される。この後、第２図（ｄ）に示すように、減圧
ＣＶＤ法によりＰＳＧ （リンシリケートガラス）膜６
を約１．０μｍの膜厚に堆積して、その後にシリコン基
板１を９５０°Ｃでアニールすることにより高濃度ｎ型
領域８ａ、８ｂの注入イオンを活性化する。ここで、開
口部１８ａを備えたレジスト層１８を全領域表面に形成
しく第２図（ｅ））、この上から反応性トライエツチン
グによりコンタクト孔１５ａ、１５ｂを開口して（第２
図（ｆ））、最後に、Ａｆｆ配線１３ａ、１３ｂを形成
する（第２図（ｇ））。
り膜厚１．Ｏｐｍのシリコン酸化膜１Ｂを堆積し、その
後、ソース及びドレインの予定領域部分に開口部１７ａ
を備えたレジスト層１７で高耐圧出力部を被覆する。次
に、表面上のシリコン酸化膜１６をゲート電極７ｂの側
壁部１６ｂのみ残してエツチング除去し、この上からド
ーズ量５ Ｘ Ｉ Ｏ”ｃｍ−２程度の砒素イオンをイ
オン注入する。この結果、高濃度ｎ型領域８ａ、８ｂが
形成される。この後、第２図（ｄ）に示すように、減圧
ＣＶＤ法によりＰＳＧ （リンシリケートガラス）膜６
を約１．０μｍの膜厚に堆積して、その後にシリコン基
板１を９５０°Ｃでアニールすることにより高濃度ｎ型
領域８ａ、８ｂの注入イオンを活性化する。ここで、開
口部１８ａを備えたレジスト層１８を全領域表面に形成
しく第２図（ｅ））、この上から反応性トライエツチン
グによりコンタクト孔１５ａ、１５ｂを開口して（第２
図（ｆ））、最後に、Ａｆｆ配線１３ａ、１３ｂを形成
する（第２図（ｇ））。
この製造方法においては、ソース及びドレイン領域とし
て高濃度ｎ型領域８ｂと低濃度ｎ型領域１４を備えたＭ
ＯＳＦＥＴを低耐圧論理回路部に形成するためにＬＤＤ
（低濃度ト°レイン）構造の形成工程を必要とするた
め、ゲート電極７ｂの側壁部にイオン注入時のスペーサ
ーとして用いるシリコン酸化膜１６ｂを形成する必要が
あり、この工程を利用してシリコン酸化膜１６とＰＳＧ
膜６を重ねて形成し、高耐圧出力部における層間絶縁膜
の厚さを確保するものである。したがって、従来の製造
工程に何ら新たな製造工程を付加する必要なく、高耐圧
出力部の層間絶縁膜を厚く、低耐圧論理回路部の層間絶
縁膜を薄く形成することができる。この実施例では、オ
フセットゲート型のＭＯＳＦＥＴを高耐圧出力部に形成
した集積回路を示したが、同様に、高耐圧の縦型ＭＯ３
ＦＥＴやバイポーラトランジスタを備える半導体集積回
路装置を形成することもできる。
て高濃度ｎ型領域８ｂと低濃度ｎ型領域１４を備えたＭ
ＯＳＦＥＴを低耐圧論理回路部に形成するためにＬＤＤ
（低濃度ト°レイン）構造の形成工程を必要とするた
め、ゲート電極７ｂの側壁部にイオン注入時のスペーサ
ーとして用いるシリコン酸化膜１６ｂを形成する必要が
あり、この工程を利用してシリコン酸化膜１６とＰＳＧ
膜６を重ねて形成し、高耐圧出力部における層間絶縁膜
の厚さを確保するものである。したがって、従来の製造
工程に何ら新たな製造工程を付加する必要なく、高耐圧
出力部の層間絶縁膜を厚く、低耐圧論理回路部の層間絶
縁膜を薄く形成することができる。この実施例では、オ
フセットゲート型のＭＯＳＦＥＴを高耐圧出力部に形成
した集積回路を示したが、同様に、高耐圧の縦型ＭＯ３
ＦＥＴやバイポーラトランジスタを備える半導体集積回
路装置を形成することもできる。
以上説明したように、本発明は、高耐圧動作素子領域と
低耐圧動作素子領域とを有する半導体集積回路装置であ
って、高耐圧動作素子領域における層間絶縁膜を低耐圧
動作素子領域における層間絶縁膜よりも厚く形成するこ
とに特徴を有するので、以下の効果を奏する。
低耐圧動作素子領域とを有する半導体集積回路装置であ
って、高耐圧動作素子領域における層間絶縁膜を低耐圧
動作素子領域における層間絶縁膜よりも厚く形成するこ
とに特徴を有するので、以下の効果を奏する。
■ 高耐圧動作素子領域においては層間絶縁膜が厚いの
で、配線の高電位による半導体素子の誤動作が防止され
る一方で、低耐圧動作素子領域においては層間絶縁膜は
薄く形成されているので、半導体素子を微細化した場合
でも、層間絶縁膜を開口して形成したコンタクト部の接
触不良を防止することができる。
で、配線の高電位による半導体素子の誤動作が防止され
る一方で、低耐圧動作素子領域においては層間絶縁膜は
薄く形成されているので、半導体素子を微細化した場合
でも、層間絶縁膜を開口して形成したコンタクト部の接
触不良を防止することができる。
■ 半導体集積回路装置の製造プロセスにおいてゲート
電極の側壁部にスペーサー用絶縁膜を形成する場合には
、そのスペーサー用絶縁膜の形成工程を高電圧動作素子
領域の層間絶縁膜を厚くするために利用することができ
るので、何ら新たな製造工程を付加する必要もなしに、
高電圧動作素子領域の層間絶縁膜を低耐圧動作素子領域
の層間絶筆１図は本発明による半導体集積回路装置の実
施例の構造を示す縦断面図である。
電極の側壁部にスペーサー用絶縁膜を形成する場合には
、そのスペーサー用絶縁膜の形成工程を高電圧動作素子
領域の層間絶縁膜を厚くするために利用することができ
るので、何ら新たな製造工程を付加する必要もなしに、
高電圧動作素子領域の層間絶縁膜を低耐圧動作素子領域
の層間絶筆１図は本発明による半導体集積回路装置の実
施例の構造を示す縦断面図である。
第２図（ａ）〜（ｇ）は本発明による半導体集積回路装
置の製造方法の実施例を示す工程断面図である。
置の製造方法の実施例を示す工程断面図である。
第３図は従来の半導体集積回路装置の構造の一例を示す
縦断面図である。
縦断面図である。
１・・・シリコン基板
・・・ｎ型島領域
・・・ｐ型島領域
・・・ＬＯＧＯ３酸化膜
・・・ゲート絶縁膜
・・・層間絶縁膜
ａ、７ｂ・・・ゲート電極
ａ、８ｂ・・・高濃度ｎ型領域
・・・高濃度ｐ型頭域
０・・・低濃度オフセット領域
１・・・ｐ型チャネルストッパ拡散層
２・・・ｎ型チャネルストッパ拡散層
３ ａ、１３ ｂ・Ａ１配線
４・・・低濃度ｎ型領域
５ａ、１５ｂ・・・コンタクト孔
６・・・ＰＳＧ膜
７．１８・・・レジスト層
７ａ、１８ａ・・・開口部。
Claims (4)
- （１）同一基板上に高電圧動作素子領域と低電圧動作素
子領域とを有する半導体集積回路装置において、 前記高電圧動作素子領域に形成された高耐圧半導体素子
とその配線とを分離絶縁すべき層間絶縁膜は、前記低電
圧動作素子領域に形成された低耐圧半導体素子とその配
線とを分離絶縁すべき層間絶縁膜よりも厚く形成されて
いることを特徴とする半導体集積回路装置。 - （２）前記高耐圧半導体素子は、縦型ＭＯＳＦＥＴ、オ
フセットゲート型ＦＥＴ又はバイポーラトランジスタの
うちの少なくとも何れかを有することを特徴とする請求
項第１項に記載の半導体集積回路装置。 - （３）同一基板上に高電圧動作素子領域と低電圧動作素
子領域とを有する半導体集積回路装置の製造方法におい
て、 前記高電圧動作素子領域及び低電圧動作素子領域上に第
１の絶縁膜を堆積する第１の工程と、前記低電圧動作素
子領域に形成されたゲート電極の側壁部に所定幅の前記
第１の絶縁膜を残して他の低電圧動作素子領域に形成さ
れた前記第１の絶縁膜を除去する第２の工程と、前記高
電圧動作素子領域及び低電圧動作素子領域に第２の絶縁
膜を堆積する第３の工程と、を有することを特徴とする
半導体集積回路装置の製造方法。 - （４）前記第２の工程において、同時に、前記高電圧動
作素子領域に形成される高耐圧半導体素子の配線用コン
タクト孔を開口することを特徴とする請求項第３項に記
載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106031A JPH043966A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106031A JPH043966A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043966A true JPH043966A (ja) | 1992-01-08 |
Family
ID=14423270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106031A Pending JPH043966A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043966A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239178A (ja) * | 1991-01-11 | 1992-08-27 | Nec Corp | 集積回路 |
| US9214546B2 (en) | 2013-05-29 | 2015-12-15 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide switching device with novel overvoltage detection element for overvoltage control |
-
1990
- 1990-04-20 JP JP2106031A patent/JPH043966A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239178A (ja) * | 1991-01-11 | 1992-08-27 | Nec Corp | 集積回路 |
| US9214546B2 (en) | 2013-05-29 | 2015-12-15 | Panasonic Intellectual Property Management Co., Ltd. | Silicon carbide switching device with novel overvoltage detection element for overvoltage control |
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