JPS6012756A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6012756A JPS6012756A JP58118315A JP11831583A JPS6012756A JP S6012756 A JPS6012756 A JP S6012756A JP 58118315 A JP58118315 A JP 58118315A JP 11831583 A JP11831583 A JP 11831583A JP S6012756 A JPS6012756 A JP S6012756A
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- JP
- Japan
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- type
- region
- diode
- layer
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は積層化（５ｔａｃｋｅｄ ）された集積注入論
理素子（ＩＬＬ）を有する半導体集積回路装置（ＩＣ）
に関する。
理素子（ＩＬＬ）を有する半導体集積回路装置（ＩＣ）
に関する。
相補形のバイポーラ形トランジスタで対のゲート回路を
構成するＩ”Ｌを多段に配列するＩ”ＬＩＣは相補形の
ＭＯＳＦＥＴで構成されるＣＩＶＩＯ８ＩＣＩＣくらべ
て低消費電流化が難しいことが欠点とされているが、半
導体基体に互いに電気的に離隔され几複数の島領域を形
成し、これら島領域内にそれぞれＩＩＬを組み込んで積
層化することにより上記欠点が克服される技術について
は公知である。
構成するＩ”Ｌを多段に配列するＩ”ＬＩＣは相補形の
ＭＯＳＦＥＴで構成されるＣＩＶＩＯ８ＩＣＩＣくらべ
て低消費電流化が難しいことが欠点とされているが、半
導体基体に互いに電気的に離隔され几複数の島領域を形
成し、これら島領域内にそれぞれＩＩＬを組み込んで積
層化することにより上記欠点が克服される技術について
は公知である。
ＩＩＬの積層化は半導体の各島領域内に共通のインジェ
クタ（注入部）とこれに対向する複数ゲートノインハー
タ （逆方向トランジスタ）かうｆｚルＩ”Ｌ を形成
し、これら島領域には高位から低位に段階的に移行する
電位を与え、高電位（上段）の島領域とそれより低電位
（下段）の島領域内に形成されたＩｔＬのインジェクタ
とを電気的に接続するものである。
クタ（注入部）とこれに対向する複数ゲートノインハー
タ （逆方向トランジスタ）かうｆｚルＩ”Ｌ を形成
し、これら島領域には高位から低位に段階的に移行する
電位を与え、高電位（上段）の島領域とそれより低電位
（下段）の島領域内に形成されたＩｔＬのインジェクタ
とを電気的に接続するものである。
このような積層化された複数段のＩｔ Ｌにおいて、上
段のＩＩＬブロックと下段のｌ”Ｌブロックと□の間で
互いに相手側を駆動し又はリセット駆動する複雑な信号
の「やりとり」が行われる。このとき上段と下段のＩ”
Ｌにおいてそれぞれのインバータのペース電位が異なる
ためにこれらの間を接続する配線の油中にインターフニ
スのためのゲートを設けるかダイオード等を介挿して電
位を調整する必要がある。
段のＩＩＬブロックと下段のｌ”Ｌブロックと□の間で
互いに相手側を駆動し又はリセット駆動する複雑な信号
の「やりとり」が行われる。このとき上段と下段のＩ”
Ｌにおいてそれぞれのインバータのペース電位が異なる
ためにこれらの間を接続する配線の油中にインターフニ
スのためのゲートを設けるかダイオード等を介挿して電
位を調整する必要がある。
例えば第１図に回路図で示される多段（同図でＦｉ２段
だ嫂を示す）の積層されたＩ”ＬＩＣにおいて、上段の
Ｉ”Ｌブロック（１３内の第２インバータＱ。
だ嫂を示す）の積層されたＩ”ＬＩＣにおいて、上段の
Ｉ”Ｌブロック（１３内の第２インバータＱ。
のベースと下段のＩ”Ｌブロック（ｎ）内の第２インバ
ータ９．のコレクタとの間で信号の送受がされる場合に
、上段ＩＩＬブロック内のインジェクタ電位は１．４
Ｖ （２Ｖ、）とし、インバータの工電ツタ電位すなわ
ち下段Ｉ”Ｌブロックのインジェクタ電位ヲ０．７ Ｖ
（、Ｖ、） 下Ｒのインバータのエミッタ電位がＯＶ
Ｋおちるものとすれは、上記信号は異なる電位（電位差
１．４Ｖ）の間で行わねばならないためにダイオードＤ
、を介挿しなけれけならない。
ータ９．のコレクタとの間で信号の送受がされる場合に
、上段ＩＩＬブロック内のインジェクタ電位は１．４
Ｖ （２Ｖ、）とし、インバータの工電ツタ電位すなわ
ち下段Ｉ”Ｌブロックのインジェクタ電位ヲ０．７ Ｖ
（、Ｖ、） 下Ｒのインバータのエミッタ電位がＯＶ
Ｋおちるものとすれは、上記信号は異なる電位（電位差
１．４Ｖ）の間で行わねばならないためにダイオードＤ
、を介挿しなけれけならない。
このようなダイオードＤ１のためにこれまでは第２図に
示すように上段ＩＩＬブロックの島領域１と、下段のＩ
”Ｌブロックの島領域２との間に介挿した別の島領域３
内に形成した拡散接合によるダイオードを用いていた。
示すように上段ＩＩＬブロックの島領域１と、下段のＩ
”Ｌブロックの島領域２との間に介挿した別の島領域３
内に形成した拡散接合によるダイオードを用いていた。
同図及びその断面図である第３図において、４はアイソ
レージ田ンｐ型層、５はベース拡散ｐ型層、６はエミッ
タ拡散ｎ＋層、７はコレクタコンタクト拡散ｎ＋型層で
ある。このダイオードＤ、のコレクタコンタクトｎ＋型
層７とペースｐ型層５とは短絡されてＡｎ配線８により
、上段ＩｔＬプロククのインバータＱ４のペースｐ型層
９に接続され、ダイオードＤ１のエミッタｎ＋型層６唸
下段Ｉ！ＬブロックのインバータＱ８のコレクタｎ＋型
層１０ＫＡＪＩ配線１１により接続されている。
レージ田ンｐ型層、５はベース拡散ｐ型層、６はエミッ
タ拡散ｎ＋層、７はコレクタコンタクト拡散ｎ＋型層で
ある。このダイオードＤ、のコレクタコンタクトｎ＋型
層７とペースｐ型層５とは短絡されてＡｎ配線８により
、上段ＩｔＬプロククのインバータＱ４のペースｐ型層
９に接続され、ダイオードＤ１のエミッタｎ＋型層６唸
下段Ｉ！ＬブロックのインバータＱ８のコレクタｎ＋型
層１０ＫＡＪＩ配線１１により接続されている。
しかしインターフェースのためゲートを設けるにしても
父上記のような拡散接合によるダイオードを形成するこ
とはチップ面積が大きくなることが問題となった。
父上記のような拡散接合によるダイオードを形成するこ
とはチップ面積が大きくなることが問題となった。
木兄８ＡＩ／′ｉチップ面積を増大させることなく異な
る電位のＩ”Ｌクロッ２間の信号の送受を可能とするダ
イオードを有する積層されたＩ”Ｌ構造の提供にある。
る電位のＩ”Ｌクロッ２間の信号の送受を可能とするダ
イオードを有する積層されたＩ”Ｌ構造の提供にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、積層化されたＩＩＬを有するＩＣ
において、島領域境界部を含む基体上に多結晶半導体層
を形成し、この多結晶半導体層内に不純物を拡散したｐ
ｎｍ合を、これと異なる島領域のＩＩＬ間の電位調整の
ための接合ダイオードに使用したもので、これによりチ
ップ面積を増すことなく前記目的が達成できる。
を簡単に説明すれば、積層化されたＩＩＬを有するＩＣ
において、島領域境界部を含む基体上に多結晶半導体層
を形成し、この多結晶半導体層内に不純物を拡散したｐ
ｎｍ合を、これと異なる島領域のＩＩＬ間の電位調整の
ための接合ダイオードに使用したもので、これによりチ
ップ面積を増すことなく前記目的が達成できる。
＃Ｉ４図は積層化されたＩ”Ｌを有するＩＣにおいて、
島領域の境界部上にポリＳｉ層によるｐｎ接合を形成し
ダイオードとして使う場合の本発明の実施例を示す平面
図であり、第５図はその断面図である。
島領域の境界部上にポリＳｉ層によるｐｎ接合を形成し
ダイオードとして使う場合の本発明の実施例を示す平面
図であり、第５図はその断面図である。
同図において第２図、第３図と共通する構成部分はそれ
と同一の指示記号を用いている。
と同一の指示記号を用いている。
１２はｐ型Ｓｉ基板、１３はｎ＋型埋込層、ｌ。
２はエピタキシャルｎ型層でアイソレーション層４によ
り島領域１，２に分離される。９＃′ｉ島領域】内に形
成されたＩ”Ｌを構成する１つのインバー／ （逆方向
ｎ ｐｎ ）ランジスタ）のｐ型ベース、１４はエミッ
タ取出し部となるｎ型リングである。
り島領域１，２に分離される。９＃′ｉ島領域】内に形
成されたＩ”Ｌを構成する１つのインバー／ （逆方向
ｎ ｐｎ ）ランジスタ）のｐ型ベース、１４はエミッ
タ取出し部となるｎ型リングである。
１５は島領域２内に形成されたＩ”Ｌを構成するインジ
ェクタｐ型層、１６は同じく１つのインノ（−タのペー
スｐ型層、１０は同じくコレクタｎ＋型層である。１７
は表面絶縁Ｍ（例えばＳ ｉ Ｏ，膜）１１８．１９Ｕ
ポリＳｉ層からなるダイオードで一方側（１８）にｐ型
不純物が拡散され、他力側（１９）にｎｆｆ１不純物が
拡散されてｐｎ接合（ダイオード）をつくる。８，１１
はＡ１配紗で配線８の一端はインバータＱ４のペースに
コンタクトし１他端はダイオードのｐ型拡散層側に接続
する。
ェクタｐ型層、１６は同じく１つのインノ（−タのペー
スｐ型層、１０は同じくコレクタｎ＋型層である。１７
は表面絶縁Ｍ（例えばＳ ｉ Ｏ，膜）１１８．１９Ｕ
ポリＳｉ層からなるダイオードで一方側（１８）にｐ型
不純物が拡散され、他力側（１９）にｎｆｆ１不純物が
拡散されてｐｎ接合（ダイオード）をつくる。８，１１
はＡ１配紗で配線８の一端はインバータＱ４のペースに
コンタクトし１他端はダイオードのｐ型拡散層側に接続
する。
配線１１の一端はダイオードのｎ型拡散層側に接続し、
他端はインバータＱ、のコレクタにコンタクトする。上
記ダイオードを構成するポリＳｉ層はベース拡散以前に
形成され、その後、ベース拡散の際にｐ型拡散部１８が
つくられ、又、エミッタ拡散の際にｎ＋型拡散部１９が
つくられる。
他端はインバータＱ、のコレクタにコンタクトする。上
記ダイオードを構成するポリＳｉ層はベース拡散以前に
形成され、その後、ベース拡散の際にｐ型拡散部１８が
つくられ、又、エミッタ拡散の際にｎ＋型拡散部１９が
つくられる。
本発明によれはポ１７ Ｓ ｉ屑にｐｎ接合をつくって
ダイオードとして使うもので、配線領域となる島領域境
界部上にポリＳ１層を形成すれば特に基体内にダイオー
ドのためのスペースをつくることなくダイオードが実現
できチップ面積の低減にきわめて有効である。すなわち
、これまでの拡散接合を利用してダイオードとする方法
でｒよ、第２図を参照し、隣り合う島領域１．２の間に
別に島領域３をつくる必要があり、（の島領域３は少な
くとも横幅ａ＝７９ｐｍ、縦幅ｂ−”１１０μｍ程度（
アインシーシ目ン幅を含″ｔｌない）を必要とするのに
対し、本発明の場合はこのためのスペースは全く不要で
あって、第４図を参照しダイオードのためのボＩＪ Ｓ
ｉ層の幅ｃ＝１５μｎ】程度めればよく、スペースの
点でｔよ格段に縮小できることは明らかであろう。
ダイオードとして使うもので、配線領域となる島領域境
界部上にポリＳ１層を形成すれば特に基体内にダイオー
ドのためのスペースをつくることなくダイオードが実現
できチップ面積の低減にきわめて有効である。すなわち
、これまでの拡散接合を利用してダイオードとする方法
でｒよ、第２図を参照し、隣り合う島領域１．２の間に
別に島領域３をつくる必要があり、（の島領域３は少な
くとも横幅ａ＝７９ｐｍ、縦幅ｂ−”１１０μｍ程度（
アインシーシ目ン幅を含″ｔｌない）を必要とするのに
対し、本発明の場合はこのためのスペースは全く不要で
あって、第４図を参照しダイオードのためのボＩＪ Ｓ
ｉ層の幅ｃ＝１５μｎ】程度めればよく、スペースの
点でｔよ格段に縮小できることは明らかであろう。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、木兄明社上記実施例に駆足される
ものでなく、その要旨を逸脱しない範囲で種々に変更可
能である。
具体的に説明したが、木兄明社上記実施例に駆足される
ものでなく、その要旨を逸脱しない範囲で種々に変更可
能である。
たとえば、ポリＳｉ層に不純物拡散したダイオード部分
の形状ｔまその４１Ｍや奥行きを任意に変更でき、又、
Ａｆｔ配線の一部をポリＳｉ配線とし”〔抵抗として使
用することができる。
の形状ｔまその４１Ｍや奥行きを任意に変更でき、又、
Ａｆｔ配線の一部をポリＳｉ配線とし”〔抵抗として使
用することができる。
上下のＩ”Ｌブロック間の配線取り出し位ｉ１よ前記の
例以外の場合、例えば上段でインバータのコレクタから
、下段でインバータのベースから取り出す場合にも同様
にポリＳｉダイオードな介挿させるようにすることがで
きる。
例以外の場合、例えば上段でインバータのコレクタから
、下段でインバータのベースから取り出す場合にも同様
にポリＳｉダイオードな介挿させるようにすることがで
きる。
本発明Ｆｉ積層化されたＩｔＬを有する半導体装置全般
に適用できるものである。
に適用できるものである。
第１図はスタックＩ”Ｌの一例を示す回路図でめる。
第２図にスタックＩ”Ｌの上下のブロック間に半導体基
体内の拡散接合によるダイオードを用いる場合の平面図
であり、 １ｇ３図は第２図におけるＡ−Ａ切断断面図でめるＯ 第４図はスタックＩＬＬの上下ブロック間に基体上のポ
リ８１層によるダイオードを用いる本発明実施例の平面
図であり、 第５図は第４図におけるＢ−Ｂ切断断面図である。 １．２・・・島領域（エピタキシャル層）％３・・・ダ
イオード形成のための島領域（エピタキシャル７１１）
、４・・・アイソレーションｐ型層、５・・・ｐ型層、
６・・・ｎ＋型層、７・・・ｎ＋型層、８・・・Ａｊｌ
配線、９・・・ベースｐｆｆｌＪｌ、１０・・・コレク
タｎ＋型層、１１・・・Ａ１．配線、１２・・・ｐ型基
板、１３・・・ｎ＋型埋込層、１４・・・ｎ型リング、
１５・・・ｐ型インジェクタ、１６・・ｐ型ベース、１
７・・・絶縁膜、１８，１９・・・ボ１７ Ｓ ｉダイ
オード。 代理人 弁理士 高 橋 明 夫
体内の拡散接合によるダイオードを用いる場合の平面図
であり、 １ｇ３図は第２図におけるＡ−Ａ切断断面図でめるＯ 第４図はスタックＩＬＬの上下ブロック間に基体上のポ
リ８１層によるダイオードを用いる本発明実施例の平面
図であり、 第５図は第４図におけるＢ−Ｂ切断断面図である。 １．２・・・島領域（エピタキシャル層）％３・・・ダ
イオード形成のための島領域（エピタキシャル７１１）
、４・・・アイソレーションｐ型層、５・・・ｐ型層、
６・・・ｎ＋型層、７・・・ｎ＋型層、８・・・Ａｊｌ
配線、９・・・ベースｐｆｆｌＪｌ、１０・・・コレク
タｎ＋型層、１１・・・Ａ１．配線、１２・・・ｐ型基
板、１３・・・ｎ＋型埋込層、１４・・・ｎ型リング、
１５・・・ｐ型インジェクタ、１６・・ｐ型ベース、１
７・・・絶縁膜、１８，１９・・・ボ１７ Ｓ ｉダイ
オード。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主面に互いに電気的に離隔された複
数の半導体島領域を有し、各島領域内に共通のインジェ
クタ（注入部）とこれと対向する複数ゲートのインバー
タからなるＩｌｌ、（集積注入論理素子）が形成され、
前記島領域には高位から低位に段階的に移行する電位が
与えられ、高電位の島領域をそれより低電位の島領域内
に形成されたＩ”Ｌのインジェクタに電気的に接続して
Ｉ”Ｌを積層化した構造をもつ半導体集積回路装置であ
って、島領域境界部を含む基体上に形成された半導体層
に異なる島領域のＩＩＬ間の電位調整のための接合ダイ
オードが設けられていることを特徴とする半導体集積回
路装置。 ２、上記接合ダイオードは多結晶シリコン）異なる導ｉ
型の不純物が拡散されることにより形成されている特ｔ
’ｆ’ 請求の範囲第１項に記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118315A JPS6012756A (ja) | 1983-07-01 | 1983-07-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118315A JPS6012756A (ja) | 1983-07-01 | 1983-07-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6012756A true JPS6012756A (ja) | 1985-01-23 |
Family
ID=14733631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118315A Pending JPS6012756A (ja) | 1983-07-01 | 1983-07-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE202021106411U1 (de) | 2021-06-04 | 2021-11-30 | Harmonic Drive Systems Inc. | Verformungswellgetriebevorrichtung vom Einheits-Typ |
| US11939892B2 (en) | 2018-09-10 | 2024-03-26 | Denso Corporation | Valve timing adjustment device |
-
1983
- 1983-07-01 JP JP58118315A patent/JPS6012756A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11939892B2 (en) | 2018-09-10 | 2024-03-26 | Denso Corporation | Valve timing adjustment device |
| DE202021106411U1 (de) | 2021-06-04 | 2021-11-30 | Harmonic Drive Systems Inc. | Verformungswellgetriebevorrichtung vom Einheits-Typ |
| KR20220002924U (ko) | 2021-06-04 | 2022-12-13 | 가부시키가이샤 하모닉 드라이브 시스템즈 | 유닛타입의 파동기어장치 |
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