JPS5811750B2 - 高耐圧抵抗素子 - Google Patents
高耐圧抵抗素子Info
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- JPS5811750B2 JPS5811750B2 JP54068972A JP6897279A JPS5811750B2 JP S5811750 B2 JPS5811750 B2 JP S5811750B2 JP 54068972 A JP54068972 A JP 54068972A JP 6897279 A JP6897279 A JP 6897279A JP S5811750 B2 JPS5811750 B2 JP S5811750B2
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- electrodes
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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Description
【発明の詳細な説明】
（１）発明の利用分野
本発明は、高耐圧半導体集積回路に用いられ得る高耐圧
抵抗素子に関するものである。
抵抗素子に関するものである。
（２）従来技術
半導体集積回路（ＩＣ，ＬＳＩ）においては、抵抗素子
として、通常拡散抵抗が使われる。
として、通常拡散抵抗が使われる。
第１図に、この拡散抵抗の一例の平面図〔ａ〕および断
面図（ｂ）を示す。
面図（ｂ）を示す。
図（おいて、１１はＰ梯Ｓｉ基散、１２はＮ形Ｓｉエピ
タキシアル層（コレクタエピタキシアル層）である。
タキシアル層（コレクタエピタキシアル層）である。
１３．１３’は抵抗体となる拡散層であり、ベース拡散
層（Ｐ形）又はエミッタ拡散層（Ｎ十形）が用いられる
。
層（Ｐ形）又はエミッタ拡散層（Ｎ十形）が用いられる
。
１４はアイソレーション用Ｐ十形拡散層、１５は５ｉ０
２等の絶縁膜、１６．１６’はＡ／等の引出し電極。
２等の絶縁膜、１６．１６’はＡ／等の引出し電極。
１７．１７’はコレクト部である。
第１図においては、１つのアイソレーション領域１２内
は２本の抵抗１０．１０’が設けられた例を示した。
は２本の抵抗１０．１０’が設けられた例を示した。
第１図に示した様に、Ｎ形半導体層１２内に形成された
Ｐ（又はＮ−１−）膨拡散層１３（１３’）を抵抗体と
して使用する場合、絶縁膜１５上へのにぼれ電荷”の影
響により寄生ＭＯ８が生じ、抵抗拡散層間又は抵抗拡散
層とアイソレーション用拡散層との間に導電チャンネル
（点線表示）ができ、抵抗値の変動や寄生抵抗が形成さ
れる。
Ｐ（又はＮ−１−）膨拡散層１３（１３’）を抵抗体と
して使用する場合、絶縁膜１５上へのにぼれ電荷”の影
響により寄生ＭＯ８が生じ、抵抗拡散層間又は抵抗拡散
層とアイソレーション用拡散層との間に導電チャンネル
（点線表示）ができ、抵抗値の変動や寄生抵抗が形成さ
れる。
特に高電圧の印加される拡散抵抗では、この寄生ＭＯ８
の発生が著しい。
の発生が著しい。
このため、高電圧の印加される拡散抵抗では、従来、Ｐ
（又はＮ十形）拡散層１３．１３’の表面を覆う様に電
極層（フィールドプレート）１６０を設けることが通常
行なわれてきた。
（又はＮ十形）拡散層１３．１３’の表面を覆う様に電
極層（フィールドプレート）１６０を設けることが通常
行なわれてきた。
しかしながら、抵抗は高電位側電極と低電位側電極の２
電極を必要とするため、抵抗体の全表面領域を１層の電
極配線等でおおうことができない。
電極を必要とするため、抵抗体の全表面領域を１層の電
極配線等でおおうことができない。
その結果、第１図すの目あき部１８．１８’のように、
電極層でおおわれない抵抗部が生じ、その箇所が依然と
してチャージこぼれ等により寄生ＭＯ８のソース、ドレ
インとして働くことになる。
電極層でおおわれない抵抗部が生じ、その箇所が依然と
してチャージこぼれ等により寄生ＭＯ８のソース、ドレ
インとして働くことになる。
この寄生ＭＯ８動作を生じると、前述の様に抵抗値の変
動や本来不要な抵抗が形成されることになり、集積回路
として正常な動作をすることができなくなるといった問
題点が解決されないで残されている。
動や本来不要な抵抗が形成されることになり、集積回路
として正常な動作をすることができなくなるといった問
題点が解決されないで残されている。
（３）発明の目的
本発明は、上述の従来の抵抗素子の欠点を改善し、寄生
ＭＯ８動作を完全に防止した高耐圧抵抗素子を提供する
ことを目的とする。
ＭＯ８動作を完全に防止した高耐圧抵抗素子を提供する
ことを目的とする。
（４）発明の総括説明
上記目的を達成するために、本発明の抵抗素子では、２
層配線構造を用い、上記目開き部分をおおい、寄生ＭＯ
８動作の発生を完全に防止している。
層配線構造を用い、上記目開き部分をおおい、寄生ＭＯ
８動作の発生を完全に防止している。
（５）実施例
以下、本発明を実施例を参照して詳細に説明する。
第２図に、本発明の抵抗素子の一実施例を示す。
第２図ａは平面図、第２図すは断面図である。
第２図において、１１〜１８の各部は第１図の各部と同
じであり、２０は５ｉ０２等の絶縁膜、２１は電極１６
１と１９のコンタクト部である。
じであり、２０は５ｉ０２等の絶縁膜、２１は電極１６
１と１９のコンタクト部である。
第２図に示す様に、高電位側の配線電極１６１を低電位
側の配線電極１６２のすぐ近くまで伸ばし、配線電極１
６１と同電位の第２層電極１９を低電位側の配線電極１
６２の上部まで伸ばし、目開き部分１８をおおう様にし
である。
側の配線電極１６２のすぐ近くまで伸ばし、配線電極１
６１と同電位の第２層電極１９を低電位側の配線電極１
６２の上部まで伸ばし、目開き部分１８をおおう様にし
である。
電極１６１の電位は、常に拡散層１３に対して高電位に
あるため、寄生ＭＯ８は動作しない。
あるため、寄生ＭＯ８は動作しない。
すなわち、拡散抵抗１３は、２層配線電極１６１，１６
２．１９により、全表面および周辺領域をおおわれるた
め、寄生ＭＯ８の発生が完全に防止できる。
２．１９により、全表面および周辺領域をおおわれるた
め、寄生ＭＯ８の発生が完全に防止できる。
又、第２図では、アイソレーション領域１２内に１本の
抵抗を設けた例で示したが、拡散抵抗を複数本設けても
、各抵抗に対して２層配線構造を用い、全表面を覆う様
にすればよい。
抵抗を設けた例で示したが、拡散抵抗を複数本設けても
、各抵抗に対して２層配線構造を用い、全表面を覆う様
にすればよい。
ところで、拡散抵抗の両端の電圧差が大きくなると、高
電位側の配線電極１６１と拡散層１３の電位差により、
Ｐ膨拡散層１３とＮ形半導体層１２の間の耐圧が制限さ
れる。
電位側の配線電極１６１と拡散層１３の電位差により、
Ｐ膨拡散層１３とＮ形半導体層１２の間の耐圧が制限さ
れる。
例えば、絶縁膜１５の膜厚１μｍ、拡散層１３の拡散深
さ２．７μｍ面積抵抗２００Ωの拡散抵抗に対し、両端
に１００Ｖの電位差を生じると、Ｐ膨拡散層１３とＮ形
半導体層１２の間の耐圧は１００ｖ程度の値に制限され
る。
さ２．７μｍ面積抵抗２００Ωの拡散抵抗に対し、両端
に１００Ｖの電位差を生じると、Ｐ膨拡散層１３とＮ形
半導体層１２の間の耐圧は１００ｖ程度の値に制限され
る。
この対策としては、拡散抵抗の途中から中間タップを出
し、第１層配線の電位を適宜制限すれば寄生ＭＯ８の発
生を防止した上で、さらに高耐圧の抵抗素子を得ること
ができる。
し、第１層配線の電位を適宜制限すれば寄生ＭＯ８の発
生を防止した上で、さらに高耐圧の抵抗素子を得ること
ができる。
第３図に、この中間タップ方式の抵抗素子を示す。
第３図ａは平面図、第３図すは断面図である。第３図に
おいて、Ｎ形半導体基体１２に設けられた拡散抵抗１３
の両端に配線電極（ＡＩ等）３１゜３４が設けられ、拡
散抵抗１３の中途より中間電極（ＡＪ等）３２．３３が
引き出されている。
おいて、Ｎ形半導体基体１２に設けられた拡散抵抗１３
の両端に配線電極（ＡＩ等）３１゜３４が設けられ、拡
散抵抗１３の中途より中間電極（ＡＪ等）３２．３３が
引き出されている。
配線電極３１，３２．３３はそれぞれ配線電極３２゜３
３．３４の近傍まで延長し、かつ目開き部分を覆う第２
層配線３５，３６．３７がそれぞれ設けられている。
３．３４の近傍まで延長し、かつ目開き部分を覆う第２
層配線３５，３６．３７がそれぞれ設けられている。
なお、第３図において、１５はＳｉＯ２膜、２０はＰＩ
Ｉ（ポリイミド・イソインドロ−キナゾリンジオン）樹
脂又は５ｉ０２からなる絶縁膜４１，４２，４３．４４
はそれぞれ第１層配線。
Ｉ（ポリイミド・イソインドロ−キナゾリンジオン）樹
脂又は５ｉ０２からなる絶縁膜４１，４２，４３．４４
はそれぞれ第１層配線。
３１．３２．３３．３４の拡散抵抗に対するコンタクト
Ｌ、４５，４６．４７はそれぞれ第２層配線３５，３６
．３７のコンタクト孔である。
Ｌ、４５，４６．４７はそれぞれ第２層配線３５，３６
．３７のコンタクト孔である。
第３図の抵抗素子の一例として、Ｎ形Ｓｉエピタキシア
ル層１２を不純物濃度２．５Ｘ１０１４ｍ−２゜厚さ３
５μｍとし、Ｐ形拡散抵抗１３の幅を１０μｍ、長さを
５０μｍ、拡散深さを２．７μｍ、面積抵抗２００Ω／
口とし、中間の二箇所より中間電極３２．３３を設けた
ところ、両端の電極の電圧差１４０Ｖで拡散層１３と半
導体層１２の間の耐圧も１４０ｖとすることができた。
ル層１２を不純物濃度２．５Ｘ１０１４ｍ−２゜厚さ３
５μｍとし、Ｐ形拡散抵抗１３の幅を１０μｍ、長さを
５０μｍ、拡散深さを２．７μｍ、面積抵抗２００Ω／
口とし、中間の二箇所より中間電極３２．３３を設けた
ところ、両端の電極の電圧差１４０Ｖで拡散層１３と半
導体層１２の間の耐圧も１４０ｖとすることができた。
又、この抵抗素子では、寄生ＭＯ８動作は完全に防止す
ることができた。
ることができた。
なお、中間電極は、通常４０〜５０Ｖ間隔に設ければ良
い。
い。
又、本発明の基本思想から、第２層配線電極の電位はそ
の下部の拡散抵抗の電位より高ければ良く、第３図の様
に必ずしも直下の高電位側配線電極と同一電位にする必
要はなく、適当な電位を与えれば良い。
の下部の拡散抵抗の電位より高ければ良く、第３図の様
に必ずしも直下の高電位側配線電極と同一電位にする必
要はなく、適当な電位を与えれば良い。
例えば、第２層配線電極３６．３７は第１層配線電極３
１に接続されても良い。
１に接続されても良い。
この場合、第２層配線３５，３６．３７を一体に形成し
て、高電位側配線電極３１に接続することができる。
て、高電位側配線電極３１に接続することができる。
なお、以上の実施例において、拡散抵抗の拡散層は、熱
拡散による拡散層、イオン打込みによる不純物導入層、
エピタキシアル成長による不純物層等を含むものとする
。
拡散による拡散層、イオン打込みによる不純物導入層、
エピタキシアル成長による不純物層等を含むものとする
。
第１図は、フィールドプレートを有する従来の抵抗素子
を示す図、第２図は本発明の高耐圧抵抗素子の実施例を
示す図、第３図は、両端子間に高電位差の与えられる時
の本発明の高耐圧抵抗素子の変形例を示す図である。 １１・・・Ｐ形Ｓｉ基板、１２・・・Ｎ形Ｓｉエピタキ
シアル層、１３・・・Ｐ又は炉−形拡散抵抗、１４・・
・Ｐ十形アイソレーション拡散層、１５．２０・・・絶
縁膜（Ｓｉｎ２）、１６１，１６２・・・第１層配線電
極（ＡＪ）、１９・・・第２層配線電極（Ａす。
を示す図、第２図は本発明の高耐圧抵抗素子の実施例を
示す図、第３図は、両端子間に高電位差の与えられる時
の本発明の高耐圧抵抗素子の変形例を示す図である。 １１・・・Ｐ形Ｓｉ基板、１２・・・Ｎ形Ｓｉエピタキ
シアル層、１３・・・Ｐ又は炉−形拡散抵抗、１４・・
・Ｐ十形アイソレーション拡散層、１５．２０・・・絶
縁膜（Ｓｉｎ２）、１６１，１６２・・・第１層配線電
極（ＡＪ）、１９・・・第２層配線電極（Ａす。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の表面領域に設けられた不純物導入層を
抵抗体として用い、前記半導体基体の表面上に設けられ
た第１の絶縁膜の有する開口部を通して前記抵抗体の一
端に接続された第１電極、他端に接続された第２電極を
有する抵抗素子であって、さらに前記第１、第２電極上
に設けられた第２の絶縁膜と、該第２の絶縁膜の有する
開口部を通して前記第１電極に接続された第３電極とを
設け、前記第１、第２、第３電極により、前記抵抗体お
よびその周辺領域を覆ったことを特徴とする高耐圧抵抗
素子。 ２ 上記第２電極は上記抵抗体の他端部およびその周辺
領域を覆い、上記第１電極は上記抵抗体の一端部および
その周辺領域を覆うとともに上記第２電極近傍に延在し
て上記抵抗体の主要部およびその周辺領域を覆い、上記
第３電極は上記第１電極と第２電極間の目開き部分の抵
抗体およびその周辺領域を覆うことを特徴とする特許請
求の範囲第１項記載の高耐圧抵抗素子。 ３ 上記第１電極は上記抵抗体の高電位側端子、上記第
２電極は上記抵抗体の低電位側端子であることを特徴と
する特許請求の範囲第１項又は第２項記載の高耐圧抵抗
素子。 ４ 半導体基体の表面領域に設けられた不純物導入層を
抵抗体として用い、前記半導体基体の表面上に設けられ
た第１の絶縁膜の有する開口部を通して前記抵抗体に接
続された第１層電極であるｎ個（ｎは正の整数）の前記
抵抗体の一端に接続された電１電極、中間部に接続され
た第２〜第（ｎ−１）電極、他端に接続された第ｎ電極
を有する抵抗素子であって、さらに第１〜第ｎ電極上に
設けられた第２の絶縁膜と、該第２の絶縁膜上に設けら
れ前記第１〜第（ｎ−１）電極のいずれか１つと接続さ
れた第２層電極であるｍ（ｍはｎより小さい正の整数）
個の第（ｎ＋１）〜第（ｎ＋ｍ）電極とを設け、前記第
１〜第（ｎ＋ｍ）電極により、前記抵抗体およびその周
辺領域を覆ったことを特徴とする高耐圧抵抗素子。 ５ 上記第（ｎ＋ｐ）電極（ｐはｍ以下の正の整数）は
上記第１〜第（ｐ−１）電極のいずれか１つと接続され
てなることを特徴とする特許請求の範囲第４項記載の高
耐圧抵抗素子。 ６ 上記第２層電極は（ｎ−１）個の第（ｎ＋１）〜第
（２ｎ−１）電極からなり、第（ｎ＋１）〜第（２ｎ−
１）電極は、第２の絶縁膜の有する開口部を通して上記
第１〜第（ｎ−Ｎ）電極とそれぞれ接続されてなり、上
記第１〜第（２ｎ−１）電極により、前記抵抗体および
その周辺領域を覆ったことを特徴とする特許請求の範囲
第４項記載の高耐圧抵抗素子。 ７ 上記第１電極は上記抵抗体の一端部およびその周辺
領域を覆うとともに上記第２電極近傍に延在して上記抵
抗体の第１領域およびその周辺部を覆い、上記第２〜第
（ｎ−１）電極はそれぞれ第３〜第ｎ電極近傍に延在し
て上記抵抗体の第２〜第（ｎ−１）領域およびその周辺
領域を覆い、上記第ｎ電極は上記抵抗体の他端部お支び
その周辺領域を覆い、上記第（ｎ＋１）〜第（２ｎ−１
）電極はそれぞれ上記第２〜第ｎ電極の目開き部分の抵
抗体の第（ｎ＋１）〜第（２ｎ−１）領域を覆うことを
特徴とする特許請求の範囲第６項記載の高耐圧抵抗素子
。 ８ 上記第１電極は上記抵抗体の高電位側端子、上記第
ｎ電極は上記抵抗体の低電位側端子であることを特徴と
する特許請求の範囲第４項、第５項又は第６項記載の高
耐圧抵抗素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54068972A JPS5811750B2 (ja) | 1979-06-04 | 1979-06-04 | 高耐圧抵抗素子 |
| IT67863/80A IT1128796B (it) | 1979-06-04 | 1980-06-03 | Elemento resistivo ad elevata tensione di scarica disruptiva per circuiti integrati |
| DE3021042A DE3021042C2 (de) | 1979-06-04 | 1980-06-03 | Widerstandselement mit hoher Durchbruchsspannung für integrierte Schaltungen |
| US06/156,015 US4423433A (en) | 1979-06-04 | 1980-06-03 | High-breakdown-voltage resistance element for integrated circuit with a plurality of multilayer, overlapping electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54068972A JPS5811750B2 (ja) | 1979-06-04 | 1979-06-04 | 高耐圧抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55162255A JPS55162255A (en) | 1980-12-17 |
| JPS5811750B2 true JPS5811750B2 (ja) | 1983-03-04 |
Family
ID=13389086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54068972A Expired JPS5811750B2 (ja) | 1979-06-04 | 1979-06-04 | 高耐圧抵抗素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4423433A (ja) |
| JP (1) | JPS5811750B2 (ja) |
| DE (1) | DE3021042C2 (ja) |
| IT (1) | IT1128796B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117268A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Semiconductor device |
| JPS57188360U (ja) * | 1981-05-25 | 1982-11-30 | ||
| DE3382294D1 (de) * | 1982-02-22 | 1991-07-04 | Toshiba Kawasaki Kk | Mittel zum verhindern des durchbruchs einer isolierschicht in halbleiteranordnungen. |
| US4685203A (en) * | 1983-09-13 | 1987-08-11 | Mitsubishi Denki Kabushiki Kaisha | Hybrid integrated circuit substrate and method of manufacturing the same |
| JPS60123052A (ja) * | 1983-12-07 | 1985-07-01 | Hitachi Ltd | 半導体装置 |
| US5257095A (en) * | 1985-12-04 | 1993-10-26 | Advanced Micro Devices, Inc. | Common geometry high voltage tolerant long channel and high speed short channel field effect transistors |
| JPS62295445A (ja) * | 1985-12-20 | 1987-12-22 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
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| US4864379A (en) * | 1988-05-20 | 1989-09-05 | General Electric Company | Bipolar transistor with field shields |
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| EP0571695A1 (en) * | 1992-05-28 | 1993-12-01 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | High voltage resistor integrated on a semiconductor substrate |
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