JPH06232345A - 半導体デバイスにおける静電破壊防止回路およびその形成方法 - Google Patents
半導体デバイスにおける静電破壊防止回路およびその形成方法Info
- Publication number
- JPH06232345A JPH06232345A JP18698992A JP18698992A JPH06232345A JP H06232345 A JPH06232345 A JP H06232345A JP 18698992 A JP18698992 A JP 18698992A JP 18698992 A JP18698992 A JP 18698992A JP H06232345 A JPH06232345 A JP H06232345A
- Authority
- JP
- Japan
- Prior art keywords
- electrostatic breakdown
- circuit
- semiconductor device
- contact hole
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 静電気による電荷に対しては充分な電圧降下
の抵抗分を保ちつつ、回路全体の配線抵抗を小さくし、
チップサイズの縮小も可能とした半導体デバイスにおけ
る静電破壊防止回路およびその形成方法を提供するこ
と。 【構成】 シリコン単結晶半導体基板上に、出力トラン
ジスタのソース／ドレイン部１０３を形成し、次に、高
抵抗配線層１０４とトランジスタのソース／ドレイン部
１０３とを接続させるコンタクトホール１０６をホトリ
ソグラフィー／エッチング技術により開孔し、その後、
高抵抗配線層１０４を形成する。そして、コンタクトホ
ール１０５を開孔し、出力パッド１０１及びアルミ配線
１０２を形成する。静電破壊防止回路としての電圧降下
分の抵抗を得る構成要素としては、高抵抗配線層１０４
のシート抵抗、コンタクトホール１０５，１０６の径、
コンタクトホール１０３と１０４の間隔でありこれら３
つの要素を組み合わせる。
の抵抗分を保ちつつ、回路全体の配線抵抗を小さくし、
チップサイズの縮小も可能とした半導体デバイスにおけ
る静電破壊防止回路およびその形成方法を提供するこ
と。 【構成】 シリコン単結晶半導体基板上に、出力トラン
ジスタのソース／ドレイン部１０３を形成し、次に、高
抵抗配線層１０４とトランジスタのソース／ドレイン部
１０３とを接続させるコンタクトホール１０６をホトリ
ソグラフィー／エッチング技術により開孔し、その後、
高抵抗配線層１０４を形成する。そして、コンタクトホ
ール１０５を開孔し、出力パッド１０１及びアルミ配線
１０２を形成する。静電破壊防止回路としての電圧降下
分の抵抗を得る構成要素としては、高抵抗配線層１０４
のシート抵抗、コンタクトホール１０５，１０６の径、
コンタクトホール１０３と１０４の間隔でありこれら３
つの要素を組み合わせる。
Description
【０００１】
【産業上の利用分野】本発明は静電破壊防止回路、より
具体的には半導体デバイスにおける出力端子側に設けら
れた保護回路に関する。
具体的には半導体デバイスにおける出力端子側に設けら
れた保護回路に関する。
【０００２】
【従来の技術】図２は従来の半導体デバイスにおける静
電破壊防止機能を有する出力保護回路の一構成例を示す
もので、（ａ）は平面図、（ｂ）はその構成が理解しや
すいように記載した断面図である。
電破壊防止機能を有する出力保護回路の一構成例を示す
もので、（ａ）は平面図、（ｂ）はその構成が理解しや
すいように記載した断面図である。
【０００３】同図において、符号１はアルミニウム合金
などで形成される出力パッド、符号２は出力端子とポリ
シリコンなどで形成される高抵抗配線３とを結ぶコンタ
クトホール、符号４はその高抵抗配線層３と出力トラン
ジスタへとつながるアルミニウム配線５とを結ぶコンタ
クトホール、符号７はそのアルミニウム配線５とＮ型も
しくはＰ型の不純物拡散層で形成される入力トランジス
タのソース／ドレイン部６を結ぶコンタクトホールであ
る。
などで形成される出力パッド、符号２は出力端子とポリ
シリコンなどで形成される高抵抗配線３とを結ぶコンタ
クトホール、符号４はその高抵抗配線層３と出力トラン
ジスタへとつながるアルミニウム配線５とを結ぶコンタ
クトホール、符号７はそのアルミニウム配線５とＮ型も
しくはＰ型の不純物拡散層で形成される入力トランジス
タのソース／ドレイン部６を結ぶコンタクトホールであ
る。
【０００４】図２（ａ），（ｂ）の回路においては、出
力パッド部１に静電気による電荷が印加された場合には
出力トランジスタのソース・ドレイン間降伏により電流
が流れるが、高抵抗配線層３による電圧降下によって出
力トランジスタにかかるストレスを緩和させて、出力ト
ランジスタを保護するというものであった。
力パッド部１に静電気による電荷が印加された場合には
出力トランジスタのソース・ドレイン間降伏により電流
が流れるが、高抵抗配線層３による電圧降下によって出
力トランジスタにかかるストレスを緩和させて、出力ト
ランジスタを保護するというものであった。
【０００５】
【発明が解決しようとする課題】しかしながら、図２
（ａ），（ｂ）の回路では、出力パッド１と出力トラン
ジスタのソース／ドレイン部６との間に高抵抗配線層３
が直列に接続されている。このため、高抵抗配線層３に
よる配線抵抗分が大きくなり、デバイス全体の回路動作
スピードが遅くなるという問題があった。また、高抵抗
配線層３の占める面積が大きく、チップサイズの縮小化
の妨げになるという問題があった。
（ａ），（ｂ）の回路では、出力パッド１と出力トラン
ジスタのソース／ドレイン部６との間に高抵抗配線層３
が直列に接続されている。このため、高抵抗配線層３に
よる配線抵抗分が大きくなり、デバイス全体の回路動作
スピードが遅くなるという問題があった。また、高抵抗
配線層３の占める面積が大きく、チップサイズの縮小化
の妨げになるという問題があった。
【０００６】本発明はこのような配線抵抗が大きくなる
問題点とチップサイズの縮小化の妨げになるという問題
点を除去し、静電気による電荷に対しては充分な電圧降
下の抵抗分を保ちつつ、回路全体の配線抵抗を小さく
し、チップサイズの縮小も可能とした半導体デバイスに
おける静電破壊防止回路およびその形成方法を提供する
ことを目的とする。
問題点とチップサイズの縮小化の妨げになるという問題
点を除去し、静電気による電荷に対しては充分な電圧降
下の抵抗分を保ちつつ、回路全体の配線抵抗を小さく
し、チップサイズの縮小も可能とした半導体デバイスに
おける静電破壊防止回路およびその形成方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段および作用】本発明は上述
の課題を解決するために、出力パッドに加わった静電気
より内部回路を保護する半導体デバイスにおける静電破
壊防止回路は、出力トランジスタのソース／ドレイン部
となる拡散層の上に、第１のコンタクトホールを介して
静電気による電荷の電圧降下を行う高抵抗配線層を配置
し、高抵抗配線層の上に第２のコンタクトホールを介し
て出力パッドと接続される金属配線を配置した。
の課題を解決するために、出力パッドに加わった静電気
より内部回路を保護する半導体デバイスにおける静電破
壊防止回路は、出力トランジスタのソース／ドレイン部
となる拡散層の上に、第１のコンタクトホールを介して
静電気による電荷の電圧降下を行う高抵抗配線層を配置
し、高抵抗配線層の上に第２のコンタクトホールを介し
て出力パッドと接続される金属配線を配置した。
【０００８】また、本発明によれば、出力パッドに加わ
った静電気より内部回路を保護する半導体デバイスにお
ける静電破壊防止回路の形成方法は、トランジスタのソ
ース／ドレイン部と高抵抗配線層を接続する第１のコン
タクトホールを形成する工程と、高抵抗配線層と出力パ
ッドに連結する金属配線とを接続する第２のコンタクト
ホールを形成する工程とを含み、第１のコンタクトホー
ルと第２のコンタクトホールとが互いに隣接し合うよう
にパターン形成される。
った静電気より内部回路を保護する半導体デバイスにお
ける静電破壊防止回路の形成方法は、トランジスタのソ
ース／ドレイン部と高抵抗配線層を接続する第１のコン
タクトホールを形成する工程と、高抵抗配線層と出力パ
ッドに連結する金属配線とを接続する第２のコンタクト
ホールを形成する工程とを含み、第１のコンタクトホー
ルと第２のコンタクトホールとが互いに隣接し合うよう
にパターン形成される。
【０００９】
【実施例】次に添付図面を参照して本発明による半導体
デバイスにおける静電破壊防止回路およびその形成方法
の実施例を詳細に説明する。
デバイスにおける静電破壊防止回路およびその形成方法
の実施例を詳細に説明する。
【００１０】図１（ａ），（ｂ）は、静電破壊防止回路
の一実施例を示す平面図及びその概略断面図である。以
下、これら図を参照して本実施例を説明する。
の一実施例を示す平面図及びその概略断面図である。以
下、これら図を参照して本実施例を説明する。
【００１１】まず、シリコン単結晶半導体基板上に、出
力トランジスタのソース／ドレイン部１０３となるＮ型
の不純物拡散層をヒ素などをイオン注入することにより
形成する。その後、常圧ＣＶＤ法によりシリコン基板上
にＳｉＯ2 膜を全面に生成させる。
力トランジスタのソース／ドレイン部１０３となるＮ型
の不純物拡散層をヒ素などをイオン注入することにより
形成する。その後、常圧ＣＶＤ法によりシリコン基板上
にＳｉＯ2 膜を全面に生成させる。
【００１２】次に、高抵抗配線層１０４とトランジスタ
のソース／ドレイン部１０３とを接続させるコンタクト
ホール１０６をホトリソグラフィー／エッチング技術に
より開孔させる。
のソース／ドレイン部１０３とを接続させるコンタクト
ホール１０６をホトリソグラフィー／エッチング技術に
より開孔させる。
【００１３】その後、例えば減圧ＣＶＤ法によりポリシ
リコンを堆積させてヒ素などのイオン注入を行い、この
ポリシリコン膜の抵抗を調整し、ホトリソグラフィー／
エッチング技術により高抵抗配線層１０４を形成する。
リコンを堆積させてヒ素などのイオン注入を行い、この
ポリシリコン膜の抵抗を調整し、ホトリソグラフィー／
エッチング技術により高抵抗配線層１０４を形成する。
【００１４】次に再び常圧ＣＶＤ法により、ＳｉＯ2 膜
を堆積させる。その後、出力パッド１０１から続いてい
るアルミ配線１０２と先述した高抵抗配線層１０４とを
接続するコンタクトホール１０５をホトリソグラフィー
／エッチング技術により開孔する。その後スパッタ法な
どによりアルミニウムを堆積させ、ホトリソグラフィー
／エッチング技術により出力パッド１０１及びアルミ配
線１０２を形成する。
を堆積させる。その後、出力パッド１０１から続いてい
るアルミ配線１０２と先述した高抵抗配線層１０４とを
接続するコンタクトホール１０５をホトリソグラフィー
／エッチング技術により開孔する。その後スパッタ法な
どによりアルミニウムを堆積させ、ホトリソグラフィー
／エッチング技術により出力パッド１０１及びアルミ配
線１０２を形成する。
【００１５】ここで従来の回路と同等な電圧降下分の抵
抗を得る構成要素としては、（１）高抵抗配線層１０４
のシート抵抗、（２）コンタクトホール１０５，１０６
の径、（３）コンタクトホール１０３と１０４の間隔で
あり、これら３つの要素を適宜組み合わせて実現でき
る。
抗を得る構成要素としては、（１）高抵抗配線層１０４
のシート抵抗、（２）コンタクトホール１０５，１０６
の径、（３）コンタクトホール１０３と１０４の間隔で
あり、これら３つの要素を適宜組み合わせて実現でき
る。
【００１６】なぜなら配線の抵抗ＲはＲ＝ρS ・Ｌ・Ｗ
で定義される。この場合、上述した（１）がρS 、
（２）がＷ、（３）がＬに該当するからである。なお、
図１にＬとＷの関係を図示した。
で定義される。この場合、上述した（１）がρS 、
（２）がＷ、（３）がＬに該当するからである。なお、
図１にＬとＷの関係を図示した。
【００１７】コンタクトホール１０３及び１０４の組を
増やせばＬ，Ｗ，ρS で決まる抵抗Ｒが、出力パッド１
０１とトランジスタのソース／ドレイン部１０３の間で
みるとそれだけ並列に入ることになり回路全体としては
配線抵抗が小さくなるという効果を生む。
増やせばＬ，Ｗ，ρS で決まる抵抗Ｒが、出力パッド１
０１とトランジスタのソース／ドレイン部１０３の間で
みるとそれだけ並列に入ることになり回路全体としては
配線抵抗が小さくなるという効果を生む。
【００１８】またチップサイズの縮小化に関しては、図
１（ａ）と図２（ａ）を比較して明らかなように、出力
パッド１０１とアルミ配線１０２の間に高抵抗配線層が
無いため、それだけ、パターンレイアウトを縮めること
ができる。
１（ａ）と図２（ａ）を比較して明らかなように、出力
パッド１０１とアルミ配線１０２の間に高抵抗配線層が
無いため、それだけ、パターンレイアウトを縮めること
ができる。
【００１９】
【発明の効果】このように本発明によれば、静電気によ
る電荷の電圧降下に必要な高抵抗配線層を、アルミ配線
とトランジスタのソース／ドレイン部となる拡散層との
間に配置することにより、出力パッドからソース／ドレ
イン部までの抵抗がコンタクト間の配線抵抗の並列配置
により小さくなる。また、出力パッドとアルミ配線の間
に高抵抗配線層が不要となるため、回路の動作スピード
が速くなり、かつチップ面積の縮小化が図れることが期
待できる。
る電荷の電圧降下に必要な高抵抗配線層を、アルミ配線
とトランジスタのソース／ドレイン部となる拡散層との
間に配置することにより、出力パッドからソース／ドレ
イン部までの抵抗がコンタクト間の配線抵抗の並列配置
により小さくなる。また、出力パッドとアルミ配線の間
に高抵抗配線層が不要となるため、回路の動作スピード
が速くなり、かつチップ面積の縮小化が図れることが期
待できる。
【図１】本発明の半導体デバイスにおける静電破壊防止
回路の一実施例を示す平面及び断面。
回路の一実施例を示す平面及び断面。
【図２】従来の半導体デバイスの静電破壊防止回路であ
る。
る。
１０１ 入力パッド １０２ アルミ配線 １０３ トランジスタのソース／ドレイン部 １０４ 高抵抗配線層 １０５，１０６ コンタクトホール
Claims (2)
- 【請求項１】 出力端子に加わった静電気より内部回路
を保護する半導体デバイスにおける静電破壊防止回路に
おいて、 出力トランジスタのソース／ドレイン部となる拡散層の
上に、第１のコンタクトホールを介して静電気による電
荷の電圧降下を行う高抵抗配線層を配置し、 前記高抵抗配線層の上に第２のコンタクトホールを介し
て前記出力端子と接続される金属配線を配置したことを
特徴とする半導体デバイスにおける静電破壊防止回路。 - 【請求項２】 出力端子に加わった静電気より内部回路
を保護する半導体デバイスにおける静電破壊防止回路の
形成方法において、 トランジスタのソース／ドレイン部と高抵抗配線層を接
続する第１のコンタクトホールを形成する工程と、 前記高抵抗配線層と出力端子に連結する金属配線とを接
続する第２のコンタクトホールを形成する工程とを含
み、 前記第１のコンタクトホールと第２のコンタクトホール
とが互いに隣接し合うようにパターン形成されることを
特徴とする半導体デバイスにおける静電破壊防止回路の
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04186989A JP3128334B2 (ja) | 1992-07-14 | 1992-07-14 | 半導体デバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04186989A JP3128334B2 (ja) | 1992-07-14 | 1992-07-14 | 半導体デバイス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232345A true JPH06232345A (ja) | 1994-08-19 |
| JP3128334B2 JP3128334B2 (ja) | 2001-01-29 |
Family
ID=16198259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04186989A Expired - Fee Related JP3128334B2 (ja) | 1992-07-14 | 1992-07-14 | 半導体デバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128334B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414341B1 (en) | 1998-09-25 | 2002-07-02 | Nec Corporation | Input/output protective device |
| US7323717B2 (en) | 1996-12-30 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009075506A (ja) * | 2007-09-25 | 2009-04-09 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2009176773A (ja) * | 2008-01-21 | 2009-08-06 | Mitsumi Electric Co Ltd | 半導体装置 |
| EP3232184A1 (en) | 2016-04-15 | 2017-10-18 | Sorter Spolka Jawna Konrad Grzeszczyk Michal Ziomek | Surface source of side light |
-
1992
- 1992-07-14 JP JP04186989A patent/JP3128334B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323717B2 (en) | 1996-12-30 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7550325B2 (en) | 1996-12-30 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix display device |
| US6414341B1 (en) | 1998-09-25 | 2002-07-02 | Nec Corporation | Input/output protective device |
| JP2009075506A (ja) * | 2007-09-25 | 2009-04-09 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7750662B2 (en) | 2007-09-25 | 2010-07-06 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| JP2009176773A (ja) * | 2008-01-21 | 2009-08-06 | Mitsumi Electric Co Ltd | 半導体装置 |
| EP3232184A1 (en) | 2016-04-15 | 2017-10-18 | Sorter Spolka Jawna Konrad Grzeszczyk Michal Ziomek | Surface source of side light |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128334B2 (ja) | 2001-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2872585B2 (ja) | 電界効果型トランジスタとその製造方法 | |
| JPH04302472A (ja) | 半導体装置およびその製造方法 | |
| US5357136A (en) | Semiconductor device with anchored interconnection layer | |
| JP2715929B2 (ja) | 半導体集積回路装置 | |
| KR20020085960A (ko) | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 | |
| JPH06232345A (ja) | 半導体デバイスにおける静電破壊防止回路およびその形成方法 | |
| JP2005294634A (ja) | 半導体装置及びその製造方法 | |
| JPH0396267A (ja) | 半導体集積回路装置 | |
| JP3113202B2 (ja) | 半導体装置 | |
| JP3134443B2 (ja) | 半導体入力保護装置 | |
| KR100310826B1 (ko) | 정전방전보호회로의 저항 형성방법 | |
| JPH10223843A (ja) | 半導体装置の保護回路 | |
| JPH09312387A (ja) | 半導体装置 | |
| JP3483488B2 (ja) | 半導体装置の製造方法 | |
| US5075754A (en) | Semiconductor device having improved withstanding voltage characteristics | |
| US4872045A (en) | Input protection device for C-MOS device | |
| KR960010070B1 (ko) | 박막트랜지스터 스태틱 램(tft sram) 제조방법 | |
| KR0140473B1 (ko) | 반도체소자의 이층 도전배선과 그를 구비하는 반도체소자의 제조방법 | |
| JPH0462838A (ja) | 半導体装置 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH0758737B2 (ja) | 半導体装置 | |
| JP2001358302A (ja) | 半導体装置 | |
| JPS60263467A (ja) | 半導体装置 | |
| JPS62172760A (ja) | 半導体装置 | |
| JPH04359473A (ja) | 絶縁ゲート型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001024 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |