JPH01155652A - ＢｉＭＯＳ半導体集積回路 - Google Patents
ＢｉＭＯＳ半導体集積回路Info
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- JPH01155652A JPH01155652A JP62314583A JP31458387A JPH01155652A JP H01155652 A JPH01155652 A JP H01155652A JP 62314583 A JP62314583 A JP 62314583A JP 31458387 A JP31458387 A JP 31458387A JP H01155652 A JPH01155652 A JP H01155652A
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバイポーラトランジスタ回路とＭＯＳトランジ
スタ回路を一体形成するＢｉＭＯＳ半導体集積回路に関
するものである。
スタ回路を一体形成するＢｉＭＯＳ半導体集積回路に関
するものである。
従来の技術
近年、機器の小型化、コストダウン、高機能化を図るた
め、電子回路部の高集積化は極めて早いテンポで進行中
である。電子回路は一般にリニアー回路とデジタル回路
に分けられるが、両者を合体して、１つの半導体集積回
路として実現することにより上記目的が達成される場合
に多く、そのため、リニアー回路を実現するバイポーラ
半導体技術とデジタル回路を実現するＭＯＳ半導体技術
の結合をはかったＢｉＭＯＳ半導体集積回路に対するニ
ーズも近年、急速に高まっている。
め、電子回路部の高集積化は極めて早いテンポで進行中
である。電子回路は一般にリニアー回路とデジタル回路
に分けられるが、両者を合体して、１つの半導体集積回
路として実現することにより上記目的が達成される場合
に多く、そのため、リニアー回路を実現するバイポーラ
半導体技術とデジタル回路を実現するＭＯＳ半導体技術
の結合をはかったＢｉＭＯＳ半導体集積回路に対するニ
ーズも近年、急速に高まっている。
以下、従来のＢｉＭＯ３半導体集積回路について説明す
る。
る。
第２図に従来のＢｉＣＭＯ３半導体集積回路の構造を示
す。
す。
第２図において、１はＰ型サブストレート、２はＮ型エ
ピタキシャル層、３はＮ型埋込層、４は一般にコレクタ
ーウオールと称するＮ型高導電層、６は素子分離のため
のＰ型埋込層、６は素子分離のためのＰ型高導電層、７
はＰ型ベース拡散層、８はＮ型エミッタ拡散層、９，１
０．１１は夫々、バイポーラトランジスタのコレクタ、
ペース、エミッタ電極、１２は上記の各部から成るバイ
ポーラＮＰＮ ）ランジスタ、１３はＰ型拡散層から成
るＰウェル、１４はＮ型拡散層から成るＮＭＯＳＦＥＴ
のソース、ドレイン拡散層、１６はゲート酸化膜、１６
．１７．１８は夫々ＮＭＯＳＦＥＴ のソース。
ピタキシャル層、３はＮ型埋込層、４は一般にコレクタ
ーウオールと称するＮ型高導電層、６は素子分離のため
のＰ型埋込層、６は素子分離のためのＰ型高導電層、７
はＰ型ベース拡散層、８はＮ型エミッタ拡散層、９，１
０．１１は夫々、バイポーラトランジスタのコレクタ、
ペース、エミッタ電極、１２は上記の各部から成るバイ
ポーラＮＰＮ ）ランジスタ、１３はＰ型拡散層から成
るＰウェル、１４はＮ型拡散層から成るＮＭＯＳＦＥＴ
のソース、ドレイン拡散層、１６はゲート酸化膜、１６
．１７．１８は夫々ＮＭＯＳＦＥＴ のソース。
ゲート、ドレイン電極、１９は１３〜１８の各部から成
るＮＭＯＳＦＫＴ 、２０はＰ型拡散層から成るＰＭＯ
ＳＦＥＴのソース、ドレイン拡散層、２１゜２２．２３
は夫々ＫＰＭＯ３ＦＥＴのドレイン、ゲート、ソース電
極、２４は上記のＮ型エピタキシャル層２と１９〜２３
の各部から成るＰＭＯＳＦＩＣＴそして表面に斜線を入
れて配置されている２６は配線と表面保護のための絶縁
薄膜である。
るＮＭＯＳＦＫＴ 、２０はＰ型拡散層から成るＰＭＯ
ＳＦＥＴのソース、ドレイン拡散層、２１゜２２．２３
は夫々ＫＰＭＯ３ＦＥＴのドレイン、ゲート、ソース電
極、２４は上記のＮ型エピタキシャル層２と１９〜２３
の各部から成るＰＭＯＳＦＩＣＴそして表面に斜線を入
れて配置されている２６は配線と表面保護のための絶縁
薄膜である。
第２図各部に示すＮＰＮバイポーラトランジスタ、ＮＭ
ＯＳＦＥＴおよびＰＭＯＳＦＫＴ各１子（７）動作原理
については当該分野の技術者にとっては周知であるため
その説明は省略する。
ＯＳＦＥＴおよびＰＭＯＳＦＫＴ各１子（７）動作原理
については当該分野の技術者にとっては周知であるため
その説明は省略する。
発明が解決しようとする問題点
ところで第２図に示す１ｆＭＯＳＦＫＴ１９とＰＭＯＳ
ＦΣＴ２４は、そのゲート電極１ア、２２およびドレイ
ン電極１８．２１が互いに接続されてＣＭＯＳインバー
タとして使用されるのが通例であるが、その際、Ｂｉ
０ＭＯ５構成では、第２図に点線にて示すように上記ド
レイン２ｏと、バイポーラトランジスタのコレクタ領域
を形成するＮ型埋込層３とが、Ｐ型サブストレート１
、Ｎ型エピタキシャル層２全介して互いにＰＮ接合の空
乏層によシ容量結合される。
ＦΣＴ２４は、そのゲート電極１ア、２２およびドレイ
ン電極１８．２１が互いに接続されてＣＭＯＳインバー
タとして使用されるのが通例であるが、その際、Ｂｉ
０ＭＯ５構成では、第２図に点線にて示すように上記ド
レイン２ｏと、バイポーラトランジスタのコレクタ領域
を形成するＮ型埋込層３とが、Ｐ型サブストレート１
、Ｎ型エピタキシャル層２全介して互いにＰＮ接合の空
乏層によシ容量結合される。
したがって、例えばＣＭＯ５回路部にょシロシック回路
を構成し、ＮＰＮトランジスタにょシ小信号増幅回路を
構成する場合には、ロジック回路ノハルスエッジの信号
がＮＰＮ ）ランジスタのコレクタにリークし、正常な
増幅作用を害するなどの問題が発生する。
を構成し、ＮＰＮトランジスタにょシ小信号増幅回路を
構成する場合には、ロジック回路ノハルスエッジの信号
がＮＰＮ ）ランジスタのコレクタにリークし、正常な
増幅作用を害するなどの問題が発生する。
上記のＮ型エピタキシャル層、Ｐ型サブストレートは、
夫々局所的には低インピーダンスの電源およびアースに
接続して使用されるが、サブストレートおよびエピタキ
シャル層の固有抵抗が高いため上記の容量結合によシ生
ずる問題を大幅に回避することは困難である。
夫々局所的には低インピーダンスの電源およびアースに
接続して使用されるが、サブストレートおよびエピタキ
シャル層の固有抵抗が高いため上記の容量結合によシ生
ずる問題を大幅に回避することは困難である。
本発明は上記の従来の問題点を解決するものであり、Ｍ
ＯＳ回路部と、バイポーラ回路部の間に発生する信号の
結合を排除し、上記両回路を混在させること全可能なら
しめるＢｉＭＯＳ半導体集積回路を提供することを目的
とする。
ＯＳ回路部と、バイポーラ回路部の間に発生する信号の
結合を排除し、上記両回路を混在させること全可能なら
しめるＢｉＭＯＳ半導体集積回路を提供することを目的
とする。
問題点を解決するための手段
この目的を達成するために本発明のＢｉＭＯＳ半導体集
積回路は、一導電型のシリコン基板上に上記シリコン基
板とは逆導電型の第１の埋込層を形成し、上記第１の埋
込層の上層部に上記シリコン基板とは逆導電型のエピタ
キシャル層を形成し、このエピタキシャル層内にバイポ
ーラ回路を形成するとともに、素子分離領域によって上
記バイポーラ回路部分から分離された上記シリコン基板
上の別領域に上記シリコン基板とは逆導電型の第２の埋
込層を形成し、上記第２の埋込層の上層部に上記シリコ
ン基板とは逆導電型のエピタキシャル層を形成し、この
エピタキシャル層内にＭＯＳ回路を形成したものである
。
積回路は、一導電型のシリコン基板上に上記シリコン基
板とは逆導電型の第１の埋込層を形成し、上記第１の埋
込層の上層部に上記シリコン基板とは逆導電型のエピタ
キシャル層を形成し、このエピタキシャル層内にバイポ
ーラ回路を形成するとともに、素子分離領域によって上
記バイポーラ回路部分から分離された上記シリコン基板
上の別領域に上記シリコン基板とは逆導電型の第２の埋
込層を形成し、上記第２の埋込層の上層部に上記シリコ
ン基板とは逆導電型のエピタキシャル層を形成し、この
エピタキシャル層内にＭＯＳ回路を形成したものである
。
作用
以上のような構成によりＭＯ３回路の下層に広く一体化
された導電性の良好な第２の埋込層を導入することがで
き、この第２の埋込層を例えば、Ｐ型シリコン基板に対
し逆バイアスとなりかつインピーダンスの低い電源に接
続することによシ、等測的に半導体内部に埋込まれたア
ースシールド層として活用することができ、第２図に点
線で示した高周波リークの通路を遮断することができ、
すでに説明したＭＯＳ回路部とバイポーラ回路部間に発
生する信号の結合を排除することができる。
された導電性の良好な第２の埋込層を導入することがで
き、この第２の埋込層を例えば、Ｐ型シリコン基板に対
し逆バイアスとなりかつインピーダンスの低い電源に接
続することによシ、等測的に半導体内部に埋込まれたア
ースシールド層として活用することができ、第２図に点
線で示した高周波リークの通路を遮断することができ、
すでに説明したＭＯＳ回路部とバイポーラ回路部間に発
生する信号の結合を排除することができる。
実施例
第１図に本発明の一実施例のＢｉＭＯ３半導体集積回路
の構造図を示す。
の構造図を示す。
第１図において、第２図と同一機能を有する部分には第
２図と同一の番号を付しておシ、これ以上の詳述は省略
する。
２図と同一の番号を付しておシ、これ以上の詳述は省略
する。
第２図において２６は、ＭＯＳ）ランジスタ回路部の下
部に形成されたＮ型埋込層（第２の埋込層）でアシ、バ
イポーラトランジスタのコレクタ領域を形成するＮ型埋
込層（第１の埋込層）３と同時に形成される。２７はバ
イポーラトランジスタ１２ＯＮ型高導電層４と同様のＮ
型高導電層でおり、Ｎ型埋込層２６に一定の電位を与え
るための導電体、２８はこの導電体用電極である。
部に形成されたＮ型埋込層（第２の埋込層）でアシ、バ
イポーラトランジスタのコレクタ領域を形成するＮ型埋
込層（第１の埋込層）３と同時に形成される。２７はバ
イポーラトランジスタ１２ＯＮ型高導電層４と同様のＮ
型高導電層でおり、Ｎ型埋込層２６に一定の電位を与え
るための導電体、２８はこの導電体用電極である。
以上のように構成されたＢｉＭＯＳ半導体集積回路につ
いて、以下その動作を第２図のそれと対比させながら説
明する。
いて、以下その動作を第２図のそれと対比させながら説
明する。
第１図と第２図を比較すれば、両図より明らかなように
第１図では新たにＮ型埋込層２６．Ｎ型高導電層２７と
その電極２８を形成している。このＮ型埋込層２６は高
導電性を有し、この部分に低インピーダンスでかつ、こ
の部分をＰ型基板電位より高電位となしうる電源を接続
することにより等価的にアースシールド層として利用す
ることができる。
第１図では新たにＮ型埋込層２６．Ｎ型高導電層２７と
その電極２８を形成している。このＮ型埋込層２６は高
導電性を有し、この部分に低インピーダンスでかつ、こ
の部分をＰ型基板電位より高電位となしうる電源を接続
することにより等価的にアースシールド層として利用す
ることができる。
このＮ型埋込層２６を上記のようにして使用すれば、第
２図にて点線で示した高周波リークのバスは遮断され、
第２図の構成で問題となったＭＯＳトランジスタのドレ
インとバイポーラトランジスタのコレクタ間の容量結合
による不要信号の結合は大幅に軽減できる。
２図にて点線で示した高周波リークのバスは遮断され、
第２図の構成で問題となったＭＯＳトランジスタのドレ
インとバイポーラトランジスタのコレクタ間の容量結合
による不要信号の結合は大幅に軽減できる。
以上のように本実施例によれば、ＭＯＳトランジスタ回
路部を形成する領域内にＮ型埋込層を形成し、それを等
価的アースシールド層として利用することにより、バイ
ポーラトランジスタにより小信号増幅回路を構成すると
同時にＣＭＯＳ回路部によりロジック回路を構成し、両
者を同時に動作させても相互干渉の生じない１チツプ化
半導体集積回路を形成することができる。
路部を形成する領域内にＮ型埋込層を形成し、それを等
価的アースシールド層として利用することにより、バイ
ポーラトランジスタにより小信号増幅回路を構成すると
同時にＣＭＯＳ回路部によりロジック回路を構成し、両
者を同時に動作させても相互干渉の生じない１チツプ化
半導体集積回路を形成することができる。
なお以上の説明においては、本発明の本質を明確にする
ため簡単な実施例を用いたが、従来のバイポーラ集積回
路、ＭＯＳ集積回路などで夫々単独に使用されている集
積回路技術、たとえば、素子間分離を確実にするための
Ｐ型分離拡散層の導入、ＭＯＳ型素子分離のための選択
酸化領域の導入さらには、バイポーラ回路の領域とＭＯ
Ｓ回路の領域を分離するための分離拡散層の導入、ある
いは、逆バイアスされたＰＭ接合、拡散層と配線層、２
層配線層を利用したキャパシタ素子の導入などを加味し
て本発明を実施してもよいのは云うまでもない。
ため簡単な実施例を用いたが、従来のバイポーラ集積回
路、ＭＯＳ集積回路などで夫々単独に使用されている集
積回路技術、たとえば、素子間分離を確実にするための
Ｐ型分離拡散層の導入、ＭＯＳ型素子分離のための選択
酸化領域の導入さらには、バイポーラ回路の領域とＭＯ
Ｓ回路の領域を分離するための分離拡散層の導入、ある
いは、逆バイアスされたＰＭ接合、拡散層と配線層、２
層配線層を利用したキャパシタ素子の導入などを加味し
て本発明を実施してもよいのは云うまでもない。
また、以上の実施例ではＰ型シリコン基板を用いて説明
したが、Ｎ型シリコン基板に対して本発明の思想が適用
できることは勿論である。
したが、Ｎ型シリコン基板に対して本発明の思想が適用
できることは勿論である。
発明の効果
以上のように本発明はＢ、ｉ Ｍ ＯＳ半導体集積回路
においてＭＯＳ）ランジスタ回路部を形成する領域の下
層部にＮ型埋込層を形成したものであるから、このＮ型
埋込層を等価的アースシールド層として利用することに
よりバイポーラトランジスタによシ構成される回路部と
、Ｍ’Ｏ３）ランジスタによシ構成される回路部の相互
干渉を排除することができ、極めて実用性の高いＢｉＭ
ＯＳ半導体集積回路が実現できる。
においてＭＯＳ）ランジスタ回路部を形成する領域の下
層部にＮ型埋込層を形成したものであるから、このＮ型
埋込層を等価的アースシールド層として利用することに
よりバイポーラトランジスタによシ構成される回路部と
、Ｍ’Ｏ３）ランジスタによシ構成される回路部の相互
干渉を排除することができ、極めて実用性の高いＢｉＭ
ＯＳ半導体集積回路が実現できる。
第１図は本発明の一実施例を示すＢｉＭＯ３半導体集積
回路の断面図、第２図は従来のＢｉ ＭＯ５半導体集積
回路の断面図である。 １・・・・・・Ｐ型サブストレート、２・・・・・・Ｎ
型エピタキシャル層、３・・・・・・Ｎ型埋込層（第１
の埋込層）４・・・・・・Ｎ型高電導層、６・・・・・
・Ｐ型埋込層、ｅ・・・・・・Ｐ型高電導層、７・・・
・・・Ｐ型ベース拡散層、８・・・・・・Ｎ型エミッタ
拡散層、９，１０．１１・・・・・・バイポーラトラン
ジスタのコレクタ、ベース、エミッタ電極、１２・・・
・・・バイポーラＮＰＮ ）ランジスタ、１３・・・・
・・Ｐウェル、１４・・・・・・ＮＭＯ３ＦＥＴのソー
ス、ドレイン拡散層、１６・・・・・・ゲート酸化膜、
１８．１７．１８・・・・・・ＮＭＯＳＦＩＣＴのソー
ス。 ゲート、ドレイン電極、１９・・・・・・Ｎ Ｍ ＯＳ
Ｆ Ｉ！： Ｔ。 ２０・・・・・・ＰＭ０３ＦＥＴのソース、ドレイン拡
散層、２１，２２．２３・・・・・・ＰＭＯ５ＦＩ！：
Ｔのドレイン、ゲート、ソース電極、２４・・・・・・
ＰＭＯＳＦＥＴ。 ２６・・・・・・絶縁薄膜、２６・川・・ＭＯＳ ）ラ
ンジスタ回路の下層部に形成されたＮ型埋込層（第２の
埋込層）、２７・・・・・・Ｎ型高導電層、２８・・印
・電極。
回路の断面図、第２図は従来のＢｉ ＭＯ５半導体集積
回路の断面図である。 １・・・・・・Ｐ型サブストレート、２・・・・・・Ｎ
型エピタキシャル層、３・・・・・・Ｎ型埋込層（第１
の埋込層）４・・・・・・Ｎ型高電導層、６・・・・・
・Ｐ型埋込層、ｅ・・・・・・Ｐ型高電導層、７・・・
・・・Ｐ型ベース拡散層、８・・・・・・Ｎ型エミッタ
拡散層、９，１０．１１・・・・・・バイポーラトラン
ジスタのコレクタ、ベース、エミッタ電極、１２・・・
・・・バイポーラＮＰＮ ）ランジスタ、１３・・・・
・・Ｐウェル、１４・・・・・・ＮＭＯ３ＦＥＴのソー
ス、ドレイン拡散層、１６・・・・・・ゲート酸化膜、
１８．１７．１８・・・・・・ＮＭＯＳＦＩＣＴのソー
ス。 ゲート、ドレイン電極、１９・・・・・・Ｎ Ｍ ＯＳ
Ｆ Ｉ！： Ｔ。 ２０・・・・・・ＰＭ０３ＦＥＴのソース、ドレイン拡
散層、２１，２２．２３・・・・・・ＰＭＯ５ＦＩ！：
Ｔのドレイン、ゲート、ソース電極、２４・・・・・・
ＰＭＯＳＦＥＴ。 ２６・・・・・・絶縁薄膜、２６・川・・ＭＯＳ ）ラ
ンジスタ回路の下層部に形成されたＮ型埋込層（第２の
埋込層）、２７・・・・・・Ｎ型高導電層、２８・・印
・電極。
Claims (2)
- （１）一導電型のシリコン基板上に上記シリコン基板と
は逆導電型の第１の埋込層を形成し、上記第１の埋込層
の上層部に上記シリコン基板とは逆導電型のエピタキシ
ャル層を形成し、このエピタキシャル層内にバイポーラ
回路を形成するとともに、素子分離領域によって上記バ
イポーラ回路部分から分離された上記シリコン基板上の
別領域に上記シリコン基板とは逆導電型の第２の埋込層
を形成し、上記第２の埋込層の上層部に上記シリコン基
板とは逆導電型のエピタキシャル層を形成し、このエピ
タキシャル層内にＭＯＳ回路を形成したことを特徴とす
る ＢｉＭＯＳ半導体集積回路。 - （２）第２の埋込層を、シリコン基板の電位より高電位
または低電位でかつ低インピーダンスを有する電源に接
続したことを特徴とする特許請求の範囲第１項記載のＢ
ｉＭＯＳ半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314583A JP2553600B2 (ja) | 1987-12-11 | 1987-12-11 | ＢｉＭＯＳ半導体集積回路 |
| KR1019880016242A KR890011096A (ko) | 1987-12-11 | 1988-12-07 | Bi-MOS 반도체장치 및 그 제조방법 |
| EP88311656A EP0320273A1 (en) | 1987-12-11 | 1988-12-09 | Bi-mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314583A JP2553600B2 (ja) | 1987-12-11 | 1987-12-11 | ＢｉＭＯＳ半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155652A true JPH01155652A (ja) | 1989-06-19 |
| JP2553600B2 JP2553600B2 (ja) | 1996-11-13 |
Family
ID=18055040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314583A Expired - Fee Related JP2553600B2 (ja) | 1987-12-11 | 1987-12-11 | ＢｉＭＯＳ半導体集積回路 |
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| JPS61287159A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 |
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Patent Citations (1)
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| JPS61287159A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009016856A (ja) * | 1998-03-26 | 2009-01-22 | Texas Instr Inc <Ti> | 合併したバイポーラ回路およびｃｍｏｓ回路とその製造法 |
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