JPH065603A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065603A JPH065603A JP4183068A JP18306892A JPH065603A JP H065603 A JPH065603 A JP H065603A JP 4183068 A JP4183068 A JP 4183068A JP 18306892 A JP18306892 A JP 18306892A JP H065603 A JPH065603 A JP H065603A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- silicide
- wiring
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 異なる導伝型を有する半導体材料層が接続し
て成る構造について不純物の相互拡散が起きるという問
題を解決し、しかも不必要なＰＮ接合ができてしまうな
どの不都合の生じない半導体装置、及びその製造方法を
提供する。 【構成】 第１の導伝型の多結晶Ｓｉと金属あるいは金
属シリサイドの多層膜による第１の配線と、第２の導伝
型の多結晶Ｓｉと金属あるいは金属シリサイドの多層膜
による第２の配線とを有する半導体装置において、上記
２種の配線層は、異なる導伝型の多結晶Ｓｉ同士の接合
部を除く一部のシリサイドが除去されている半導体装
置、及びその製造方法。
て成る構造について不純物の相互拡散が起きるという問
題を解決し、しかも不必要なＰＮ接合ができてしまうな
どの不都合の生じない半導体装置、及びその製造方法を
提供する。 【構成】 第１の導伝型の多結晶Ｓｉと金属あるいは金
属シリサイドの多層膜による第１の配線と、第２の導伝
型の多結晶Ｓｉと金属あるいは金属シリサイドの多層膜
による第２の配線とを有する半導体装置において、上記
２種の配線層は、異なる導伝型の多結晶Ｓｉ同士の接合
部を除く一部のシリサイドが除去されている半導体装
置、及びその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。特に、ポリＳｉから成る半導
体材料層と、金属あるいは金属シリサイドから成る導電
材料層との多層膜から成る配線構造を備える半導体装
置、及びその製造方法に関するものである。
装置の製造方法に関する。特に、ポリＳｉから成る半導
体材料層と、金属あるいは金属シリサイドから成る導電
材料層との多層膜から成る配線構造を備える半導体装
置、及びその製造方法に関するものである。
【０００２】
【従来の技術】各種の半導体装置の分野において、半導
体材料層と導電材料層との多層膜から成る配線構造を備
える構成のものが使用されるようになっている。
体材料層と導電材料層との多層膜から成る配線構造を備
える構成のものが使用されるようになっている。
【０００３】例えば、ＭＯＳ半導体集積回路のゲート配
線、電極材料としては、従来ポリＳｉ（多結晶Ｓｉ）膜
が用いられていたが、更なる低抵抗化により回路の高速
動作を行うために、いわゆるポリサイド、即ち半導体材
料層であるポリＳｉ層と導電材料層である金属シリサイ
ド層の多層膜（金属シリサイドではなく、金属を用いる
構造もある）が用いられるようになってきた。このと
き、ポリＳｉには、一般に、Ｎ型不純物が多量にドープ
されていた。
線、電極材料としては、従来ポリＳｉ（多結晶Ｓｉ）膜
が用いられていたが、更なる低抵抗化により回路の高速
動作を行うために、いわゆるポリサイド、即ち半導体材
料層であるポリＳｉ層と導電材料層である金属シリサイ
ド層の多層膜（金属シリサイドではなく、金属を用いる
構造もある）が用いられるようになってきた。このと
き、ポリＳｉには、一般に、Ｎ型不純物が多量にドープ
されていた。
【０００４】一方、異なる導伝型の半導体材料層を接続
する構造が要せられる場合が出てきた。例えば、ＣＭＯ
Ｓ集積回路の微細化に伴って、ＰＭＯＳのゲート電極に
はＰ型ポリＳｉを、ＮＭＯＳのゲート電極にはＮ型ポリ
Ｓｉを用いた方が、トランジスタのショートチャネル効
果を抑制できるなどの利点があるため、上記ポリサイド
をＰ型ドープとＮ型ドープの２種類作り分けることが行
われるようになってきた。（信学技報３９−４４頁、深
見他）「Ｐ型Ｎ型ポリサイド電極同時形成技術」参
照）。
する構造が要せられる場合が出てきた。例えば、ＣＭＯ
Ｓ集積回路の微細化に伴って、ＰＭＯＳのゲート電極に
はＰ型ポリＳｉを、ＮＭＯＳのゲート電極にはＮ型ポリ
Ｓｉを用いた方が、トランジスタのショートチャネル効
果を抑制できるなどの利点があるため、上記ポリサイド
をＰ型ドープとＮ型ドープの２種類作り分けることが行
われるようになってきた。（信学技報３９−４４頁、深
見他）「Ｐ型Ｎ型ポリサイド電極同時形成技術」参
照）。
【０００５】ところがこの場合、上層のシリサイド膜を
通して不純物が相互拡散し、ゲート電極中のＰ，Ｎの不
純物濃度が設定値から大きくずれてしまうという問題が
あった。これについては、LEEE ELECTRON DEVICE LETTE
RS. VOL.12,NO.12,DECEMBER1991 "Technology Limitati
ons for Ｎ+ ／Ｐ+ Polycide Gate CMOS due to Later
al Dopant Diffusion in Silicide／Polysilicon Layer
s"(Charles L.Chu,et.al.) を参照されたい。
通して不純物が相互拡散し、ゲート電極中のＰ，Ｎの不
純物濃度が設定値から大きくずれてしまうという問題が
あった。これについては、LEEE ELECTRON DEVICE LETTE
RS. VOL.12,NO.12,DECEMBER1991 "Technology Limitati
ons for Ｎ+ ／Ｐ+ Polycide Gate CMOS due to Later
al Dopant Diffusion in Silicide／Polysilicon Layer
s"(Charles L.Chu,et.al.) を参照されたい。
【０００６】図２は、上記のような問題を有する従来の
構造を模式的に示す断面図であり、11はＳｉ基板、12は
素子分離用フィールド酸化膜、13はＰウェル、14はＮウ
ェル、15は一方の導伝型の半導体材料層であるＰ型ポリ
Ｓｉ、16は導電材料層であるタングステンシリサイド、
17はゲート酸化膜、18は他方の導伝型の半導体材料層で
あるＮ型ポリＳｉを示している。先にも述べたように、
タングステンシリサイド16を通して、一方の導伝型の半
導体材料層15の例えばＰ型不純物、例えばボロンと、他
方の導伝型の半導体材料層18の例えばＮ型不純物が相互
拡散し、両層15，18における不純物濃度が変動してしま
う。従って、図２に示したように、ＮＭＯＳとＰＭＯＳ
トランジスタの間隔Ｓを１０μｍ以上とるなどの対策が
必要であった。なお、直接ポリＳｉ半導体材料層15，18
の界面を通しての拡散は、導電材料層16を通しての拡散
に比べると小さいことが知られている（前掲のＣ．Ｌ．
Ｃｈｕ，ｅｔ．ａｌ．の論文参照）。
構造を模式的に示す断面図であり、11はＳｉ基板、12は
素子分離用フィールド酸化膜、13はＰウェル、14はＮウ
ェル、15は一方の導伝型の半導体材料層であるＰ型ポリ
Ｓｉ、16は導電材料層であるタングステンシリサイド、
17はゲート酸化膜、18は他方の導伝型の半導体材料層で
あるＮ型ポリＳｉを示している。先にも述べたように、
タングステンシリサイド16を通して、一方の導伝型の半
導体材料層15の例えばＰ型不純物、例えばボロンと、他
方の導伝型の半導体材料層18の例えばＮ型不純物が相互
拡散し、両層15，18における不純物濃度が変動してしま
う。従って、図２に示したように、ＮＭＯＳとＰＭＯＳ
トランジスタの間隔Ｓを１０μｍ以上とるなどの対策が
必要であった。なお、直接ポリＳｉ半導体材料層15，18
の界面を通しての拡散は、導電材料層16を通しての拡散
に比べると小さいことが知られている（前掲のＣ．Ｌ．
Ｃｈｕ，ｅｔ．ａｌ．の論文参照）。
【０００７】上記のような問題点は、異なる導伝型の半
導体材料層が接続し、かつ導電材料層を有する配線構造
においては共通して起こり得る問題である。
導体材料層が接続し、かつ導電材料層を有する配線構造
においては共通して起こり得る問題である。
【０００８】また、半導体材料層と導電材料との多層膜
から成る配線構造を備える構造のものにおいては、例え
ば上述したような問題が起こり得るものである。
から成る配線構造を備える構造のものにおいては、例え
ば上述したような問題が起こり得るものである。
【０００９】上記のような、半導体材料層と導電材料層
とを備える配線構造を有する場合に生ずる、異なる導伝
型を有する半導体材料層が接続して成る構造について不
純物の相互拡散が起きるという問題を解決するため、本
出願人は、図３に示す構造の半導体装置を提案してい
る。
とを備える配線構造を有する場合に生ずる、異なる導伝
型を有する半導体材料層が接続して成る構造について不
純物の相互拡散が起きるという問題を解決するため、本
出願人は、図３に示す構造の半導体装置を提案してい
る。
【００１０】図３に示す改良例は、第１の導伝型の半導
体材料層18であるポリＳｉ（例えばＮ型ポリＳｉ）とシ
リサイド等の導電材料層との多層膜から成る配線層と、
第２の導伝型の半導体材料層15であるポリＳｉ（例えば
Ｐ型ポリＳｉ）とシリサイド等の導電材料層との多層膜
から成る配線層とを備える半導体装置において、タング
ステンシリサイド等の導電材料層が図の如く16ａ，16ｂ
とに、この部分では分離されていることにより、上記２
種の配線層相互の接続が半導体材料18，15によってのみ
なされる部分を有する構成としたものである。
体材料層18であるポリＳｉ（例えばＮ型ポリＳｉ）とシ
リサイド等の導電材料層との多層膜から成る配線層と、
第２の導伝型の半導体材料層15であるポリＳｉ（例えば
Ｐ型ポリＳｉ）とシリサイド等の導電材料層との多層膜
から成る配線層とを備える半導体装置において、タング
ステンシリサイド等の導電材料層が図の如く16ａ，16ｂ
とに、この部分では分離されていることにより、上記２
種の配線層相互の接続が半導体材料18，15によってのみ
なされる部分を有する構成としたものである。
【００１１】この構成であると、上記分離の結果、タン
グステンシリサイドを通した不純物の横方向拡散は抑え
られる。従って、ＮＭＯＳ，ＰＭＯＳ間の間隔Ｓ′を小
さくでき、ＬＳＩの集積密度を向上させることができ
る。
グステンシリサイドを通した不純物の横方向拡散は抑え
られる。従って、ＮＭＯＳ，ＰＭＯＳ間の間隔Ｓ′を小
さくでき、ＬＳＩの集積密度を向上させることができ
る。
【００１２】しかし図３に示したような改良構造では、
導伝型が異なる半導体材料層同士、例えばＰ型ポリシリ
コン15とＮ型ポリシリコン18との間にダイオードが形成
されてしまうという問題がある。本来、導電材で構成さ
れるべき配線層内にＰＮ接合ができてしまうことは、Ｌ
ＳＩ等の半導体装置の回路特性上、著しい不都合を生じ
るおそれがある。
導伝型が異なる半導体材料層同士、例えばＰ型ポリシリ
コン15とＮ型ポリシリコン18との間にダイオードが形成
されてしまうという問題がある。本来、導電材で構成さ
れるべき配線層内にＰＮ接合ができてしまうことは、Ｌ
ＳＩ等の半導体装置の回路特性上、著しい不都合を生じ
るおそれがある。
【００１３】
【発明の目的】本発明は、異なる導伝型を有する半導体
材料層が接続して成る構造について不純物の相互拡散が
起きるという問題を解決できるとともに、上記したよう
に不必要なＰＮ接合ができてしまうなどの不都合の生じ
ない半導体装置、及びその製造方法を構成することを目
的とする。
材料層が接続して成る構造について不純物の相互拡散が
起きるという問題を解決できるとともに、上記したよう
に不必要なＰＮ接合ができてしまうなどの不都合の生じ
ない半導体装置、及びその製造方法を構成することを目
的とする。
【００１４】
【問題点を解決するための手段】本出願の請求項１の発
明は、第１の導伝型の多結晶Ｓｉと金属あるいは金属シ
リサイドの多層膜による第１の配線と、第２の導伝型の
多結晶Ｓｉと金属あるいは金属シリサイドの多層膜によ
る第２の配線とを有する半導体装置において、上記２種
の配線層は、異なる導伝型の多結晶Ｓｉ同士の接合部を
除く一部のシリサイドが除去されていることを特徴とす
る半導体装置であって、これにより上記目的を達成する
ものである。
明は、第１の導伝型の多結晶Ｓｉと金属あるいは金属シ
リサイドの多層膜による第１の配線と、第２の導伝型の
多結晶Ｓｉと金属あるいは金属シリサイドの多層膜によ
る第２の配線とを有する半導体装置において、上記２種
の配線層は、異なる導伝型の多結晶Ｓｉ同士の接合部を
除く一部のシリサイドが除去されていることを特徴とす
る半導体装置であって、これにより上記目的を達成する
ものである。
【００１５】本出願の請求項２の発明は、第１の導伝型
の多結晶Ｓｉと金属あるいは金属シリサイドの多層膜に
よる第１の配線と、第２の導伝型の多結晶Ｓｉと金属あ
るいは金属シリサイドの多層膜による第２の配線とを有
する半導体装置において、上記第１，第２の２種の配線
層相互の接続部は多結晶Ｓｉと金属あるいはシリサイド
の積層膜で構成され、接続部に近接する配線領域あるい
はトランジスタのゲート部分の少なくとも一部で上記金
属あるいはシリサイド層が除去されていることを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
の多結晶Ｓｉと金属あるいは金属シリサイドの多層膜に
よる第１の配線と、第２の導伝型の多結晶Ｓｉと金属あ
るいは金属シリサイドの多層膜による第２の配線とを有
する半導体装置において、上記第１，第２の２種の配線
層相互の接続部は多結晶Ｓｉと金属あるいはシリサイド
の積層膜で構成され、接続部に近接する配線領域あるい
はトランジスタのゲート部分の少なくとも一部で上記金
属あるいはシリサイド層が除去されていることを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
【００１６】本出願の請求項３の発明は、Ｐ型ポリＳｉ
とＮ型ポリＳｉ層とが接続して成る半導体材料層と、金
属あるいは金属シリサイドから成る多層配線構造を備え
る半導体装置の製造方法において、半導体基板上に第１
の導伝型のポリＳｉと第２の導伝型のポリＳｉから成る
半導体材料層を形成し、次いで、該半導体材料層上に金
属あるいは金属シリサイド層を形成し、前記第１の導伝
型のポリＳｉと第２の導伝型のポリＳｉとの接合部以外
の箇所において金属あるいは金属シリサイド層の一部を
除去する工程を備えることを特徴とする半導体装置の製
造方法であって、これにより上記目的を達成するもので
ある。
とＮ型ポリＳｉ層とが接続して成る半導体材料層と、金
属あるいは金属シリサイドから成る多層配線構造を備え
る半導体装置の製造方法において、半導体基板上に第１
の導伝型のポリＳｉと第２の導伝型のポリＳｉから成る
半導体材料層を形成し、次いで、該半導体材料層上に金
属あるいは金属シリサイド層を形成し、前記第１の導伝
型のポリＳｉと第２の導伝型のポリＳｉとの接合部以外
の箇所において金属あるいは金属シリサイド層の一部を
除去する工程を備えることを特徴とする半導体装置の製
造方法であって、これにより上記目的を達成するもので
ある。
【００１７】
【作用】本出願の発明によれば、異なる導伝型の多結晶
Ｓｉ同士が接合している場合、例えば異なる導伝型を有
するＮ型ポリサイドと、Ｐ型ポリサイドとが接続して成
る構造のものである場合も、両者の間のシリサイド層を
除去する構成にすることができ、これにより不純物の相
互拡散を抑えることができて、ＮＭＯＳとＰＭＯＳとの
間の距離を小さくして集積密度を上げることができる。
かつ、シリサイド除去は、異なる導伝型のポリＳｉの接
合部以外の部分においてなされるので、不必要なＰＮ接
合の生成がない。また、このような半導体装置を容易に
得ることができる。
Ｓｉ同士が接合している場合、例えば異なる導伝型を有
するＮ型ポリサイドと、Ｐ型ポリサイドとが接続して成
る構造のものである場合も、両者の間のシリサイド層を
除去する構成にすることができ、これにより不純物の相
互拡散を抑えることができて、ＮＭＯＳとＰＭＯＳとの
間の距離を小さくして集積密度を上げることができる。
かつ、シリサイド除去は、異なる導伝型のポリＳｉの接
合部以外の部分においてなされるので、不必要なＰＮ接
合の生成がない。また、このような半導体装置を容易に
得ることができる。
【００１８】
【実施例】実施例１ 以下本発明の実施例について、図面を参照して説明す
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
【００１９】図１に、本実施例の半導体装置を断面で示
す。本実施例の半導体装置は、第１の導伝型の多結晶Ｓ
ｉ18と金属あるいは金属シリサイド16ａ，16ｂの多層膜
による第１の配線と、第２の導伝型の多結晶Ｓｉ15と金
属あるいは金属シリサイド16ｂ，16ｃの多層膜による第
２の配線とを有する半導体装置であって、上記２種の配
線層は異なる導伝型の多結晶Ｓｉ同士の接合部10を除く
一部のシリサイドが除去されている（除去部を16ｄ，16
ｅで示す）ものである。
す。本実施例の半導体装置は、第１の導伝型の多結晶Ｓ
ｉ18と金属あるいは金属シリサイド16ａ，16ｂの多層膜
による第１の配線と、第２の導伝型の多結晶Ｓｉ15と金
属あるいは金属シリサイド16ｂ，16ｃの多層膜による第
２の配線とを有する半導体装置であって、上記２種の配
線層は異なる導伝型の多結晶Ｓｉ同士の接合部10を除く
一部のシリサイドが除去されている（除去部を16ｄ，16
ｅで示す）ものである。
【００２０】また、上記第１，第２の２種の配線層相互
の接続は、符号10で示す部分である接合部において、多
結晶Ｓｉ18，15と金属あるいはシリサイド16ｂの両者の
積層膜で構成され、接続部（接合部）10に近接する配線
領域あるいはトランジスタのゲート部分の少なくとも一
部で上記金属あるいはシリサイド層が除去されている
（除去部を16ｄ，16ｅで示す）ものである。
の接続は、符号10で示す部分である接合部において、多
結晶Ｓｉ18，15と金属あるいはシリサイド16ｂの両者の
積層膜で構成され、接続部（接合部）10に近接する配線
領域あるいはトランジスタのゲート部分の少なくとも一
部で上記金属あるいはシリサイド層が除去されている
（除去部を16ｄ，16ｅで示す）ものである。
【００２１】図４は本実施例のＣＭＯＳ回路パターンの
平面図の模式図である。図４中、31，32はそれぞれＮＭ
ＯＳＴｒのソース・ドレイン、33，34はＰＭＯＳトラン
ジスタのソース・ドレイン、43はＰ型にドープされたタ
ングステンポリサイド、41はポリサイド膜において、上
層のタングステンシリサイドが除去された領域、46はＮ
型にドープされたポリサイドを示している。また47はコ
ンタクトホールである。図から明らかにわかるように、
Ｎ型ポリサイドとＰ型ポリサイドの境界部分（図４に符
号10で示す部分）でタングステンシリサイド膜16ｂが残
され（図１参照）、その部分のＰＮ接合をショートさせ
ている。また、その近傍にシリサイドを除去した部分が
あるので、ここでの相互拡散は小さく抑えられている。
平面図の模式図である。図４中、31，32はそれぞれＮＭ
ＯＳＴｒのソース・ドレイン、33，34はＰＭＯＳトラン
ジスタのソース・ドレイン、43はＰ型にドープされたタ
ングステンポリサイド、41はポリサイド膜において、上
層のタングステンシリサイドが除去された領域、46はＮ
型にドープされたポリサイドを示している。また47はコ
ンタクトホールである。図から明らかにわかるように、
Ｎ型ポリサイドとＰ型ポリサイドの境界部分（図４に符
号10で示す部分）でタングステンシリサイド膜16ｂが残
され（図１参照）、その部分のＰＮ接合をショートさせ
ている。また、その近傍にシリサイドを除去した部分が
あるので、ここでの相互拡散は小さく抑えられている。
【００２２】接合部での相互拡散は、シリサイドの幅が
小さいので、主にポリシリコン18，15の拡散に律速され
るので、シリサイドの影響は小さい。
小さいので、主にポリシリコン18，15の拡散に律速され
るので、シリサイドの影響は小さい。
【００２３】図５ないし図８は、本実施例のプロセス工
程を示したものである。まず、ごく一般的に知られてい
る方法によって、素子分離フィールド領域12、ゲート酸
化膜17、ノンドープ多結晶Ｓｉ１０４、タングステンポ
リサイド膜16を形成する（図５）。
程を示したものである。まず、ごく一般的に知られてい
る方法によって、素子分離フィールド領域12、ゲート酸
化膜17、ノンドープ多結晶Ｓｉ１０４、タングステンポ
リサイド膜16を形成する（図５）。
【００２４】次にフォトリソグラフィ、エッチング工程
によって、図６に示すように、タングステンシリサイド
膜16の所定の領域だけをエッチング除去する。これによ
り、分割されたタングステンシリサイド膜16ａ〜16ｃを
得る。図中の20はフォトレジストを示す。
によって、図６に示すように、タングステンシリサイド
膜16の所定の領域だけをエッチング除去する。これによ
り、分割されたタングステンシリサイド膜16ａ〜16ｃを
得る。図中の20はフォトレジストを示す。
【００２５】更に、ポリサイド配線層を再びフォトリソ
グラフィ、エッチング工程により形成する。これによっ
て、ＭＯＳトランジスタのゲート電極及び配線層が形成
される（図７，図８）。
グラフィ、エッチング工程により形成する。これによっ
て、ＭＯＳトランジスタのゲート電極及び配線層が形成
される（図７，図８）。
【００２６】それ以後は、よく知られているように、ト
ランジスタのソース・ドレイン領域への不純物の拡散層
の形成、層間絶縁膜形成等の工程を行って、ＬＳＩが完
成される。
ランジスタのソース・ドレイン領域への不純物の拡散層
の形成、層間絶縁膜形成等の工程を行って、ＬＳＩが完
成される。
【００２７】実施例２ 次に、図９を参照して本発明の第２の実施例を説明す
る。これは、実施例１の変形例と言えるものである。
る。これは、実施例１の変形例と言えるものである。
【００２８】相互拡散は、前掲のＣ．Ｌ．Ｃｈｕらの文
献にも示されているように、拡散源となる領域、例えば
Ｎ型にドープされたポリサイドの面積が大きい方が顕著
になる。従って、大面積のＮ領域（あるいはＰ領域）に
隣接したＰ，Ｎの境界では、特に本発明は有効である。
ところが、ポリサイドの面積が小さい場合には、相互拡
散がある程度でおさまるので、あえて本発明を適用せず
に済む場合もある。
献にも示されているように、拡散源となる領域、例えば
Ｎ型にドープされたポリサイドの面積が大きい方が顕著
になる。従って、大面積のＮ領域（あるいはＰ領域）に
隣接したＰ，Ｎの境界では、特に本発明は有効である。
ところが、ポリサイドの面積が小さい場合には、相互拡
散がある程度でおさまるので、あえて本発明を適用せず
に済む場合もある。
【００２９】このようなことを考慮してなされたのが、
本発明のこの第２の実施例である。本例の平面での構造
を図９に示す。
本発明のこの第２の実施例である。本例の平面での構造
を図９に示す。
【００３０】本実施例では、比較的ポリサイド面積が小
さい図９（ａ）の部分では、あえて、本発明によるタン
グステンシリサイドの除去は行っていない。一方、図９
（ｂ）に示すように、広いポリサイド領域に継がるポリ
サイドのトランジスタゲートでは、Ｐ，Ｎ領域の境界に
おけるタングステンシリサイドの除去領域（41で示す領
域）だけでなく、広い領域と狭い領域の間の部分でも、
タングステンシリサイドの除去領域（41′で示す領域）
を設け、大量の不純物のゲート部への流入を防いでい
る。
さい図９（ａ）の部分では、あえて、本発明によるタン
グステンシリサイドの除去は行っていない。一方、図９
（ｂ）に示すように、広いポリサイド領域に継がるポリ
サイドのトランジスタゲートでは、Ｐ，Ｎ領域の境界に
おけるタングステンシリサイドの除去領域（41で示す領
域）だけでなく、広い領域と狭い領域の間の部分でも、
タングステンシリサイドの除去領域（41′で示す領域）
を設け、大量の不純物のゲート部への流入を防いでい
る。
【００３１】このように、本発明は、ポリサイドゲート
のＰ，Ｎ領域の境界全てに適用されることは必ずしも必
要でなく、またＰＮ境界以外でも、大面積部分と小面積
部分とのパターンの境界部に適用することが有効であ
る。
のＰ，Ｎ領域の境界全てに適用されることは必ずしも必
要でなく、またＰＮ境界以外でも、大面積部分と小面積
部分とのパターンの境界部に適用することが有効であ
る。
【００３２】本発明は、タングステンシリサイドを用い
たポリサイドだけでなく、モリブデンシリサイド、コバ
ルトシリサイド等を用いた各種ポリサイド膜、更にポリ
シリコンと金属との積層配線にも適用することが可能で
あることは言うまでもない。
たポリサイドだけでなく、モリブデンシリサイド、コバ
ルトシリサイド等を用いた各種ポリサイド膜、更にポリ
シリコンと金属との積層配線にも適用することが可能で
あることは言うまでもない。
【００３３】実施例３ ポリサイドゲート電極は配線抵抗を下げ回路動作の高速
化をねらったものであるが、例えば図４のようなレイア
ウトではポリサイド配線の長さが短く、また大電流は流
れないの場合がある。
化をねらったものであるが、例えば図４のようなレイア
ウトではポリサイド配線の長さが短く、また大電流は流
れないの場合がある。
【００３４】従って、このような場合には、トランジス
タ部分も含めてシリサイド膜を除去してしまうことも可
能である。このようにしたのが本実施例である。この場
合のレイアウトを図10に示す。
タ部分も含めてシリサイド膜を除去してしまうことも可
能である。このようにしたのが本実施例である。この場
合のレイアウトを図10に示す。
【００３５】実施例４ 本実施例を図11に示す。図11（ａ）はトランジスタの幅
方向断面であり、図11（ｂ）は同じ長手方向断面であ
る。
方向断面であり、図11（ｂ）は同じ長手方向断面であ
る。
【００３６】本実施例では、Ｐ+ 不純物とＮ+ 不純物が
シリサイドを通して相互拡散するのを防ぐため、シリサ
イド16の一部を除去し、シリサイド16ａ，16ｂの構造と
する。この除去する箇所16ｆは、Ｐ−Ｎ接合10を除くＰ
−Ｎ接合に近い箇所の一部とする。Ｐ−Ｎ接合を含んだ
場合、Ｐ−Ｎ接合の高い抵抗が入ってしまい、高速化が
損なわれるが本実施例ではそのおそれがない。
シリサイドを通して相互拡散するのを防ぐため、シリサ
イド16の一部を除去し、シリサイド16ａ，16ｂの構造と
する。この除去する箇所16ｆは、Ｐ−Ｎ接合10を除くＰ
−Ｎ接合に近い箇所の一部とする。Ｐ−Ｎ接合を含んだ
場合、Ｐ−Ｎ接合の高い抵抗が入ってしまい、高速化が
損なわれるが本実施例ではそのおそれがない。
【００３７】本実施例では、シリサイド16の除去方法
は、レジストまたは他のシリサイドと選択比の取れる物
質でマスクし、エッチングすることによって行った。除
去する箇所は、Ｐ側，Ｎ側どちらでもよい。
は、レジストまたは他のシリサイドと選択比の取れる物
質でマスクし、エッチングすることによって行った。除
去する箇所は、Ｐ側，Ｎ側どちらでもよい。
【００３８】
【発明の効果】本発明によれば、異なる導伝型を有する
半導体材料層が接続して成る構造について不純物の相互
拡散が起きるという問題を解決できるとともに、不必要
なＰＮ接合ができてしまうなどの不都合の生じない半導
体装置、及びその製造方法を提供できる。
半導体材料層が接続して成る構造について不純物の相互
拡散が起きるという問題を解決できるとともに、不必要
なＰＮ接合ができてしまうなどの不都合の生じない半導
体装置、及びその製造方法を提供できる。
【図１】実施例１の半導体装置の構成を示す断面図であ
る。
る。
【図２】従来技術を示す断面図である。
【図３】背景技術を示す図であり、改良した半導体装置
の構成例を示す断面図である。
の構成例を示す断面図である。
【図４】実施例１の構成を示す平面図である。
【図５】実施例１の工程（１）を断面で示す図である。
【図６】実施例１の工程（２）を断面で示す図である。
【図７】実施例１の工程（３）を断面で示す図である。
【図８】実施例１の工程（４）を断面で示す図である。
【図９】実施例２の半導体装置の構成を示す平面図であ
る。
る。
【図10】実施例３の半導体装置の構成を示す平面図であ
る。
る。
【図11】実施例４の半導体装置の構成を示す断面図であ
る。
る。
10 （異なる導伝型領域同士の）境界 11 基板 15，18 導伝型の異なる多結晶Ｓｉ 16，16ａ，16ｂ 金属あるいは金属シリサイド 16ｄ，16ｅ，16ｆ 除去部
Claims (3)
- 【請求項１】第１の導伝型の多結晶Ｓｉと金属あるいは
金属シリサイドの多層膜による第１の配線と、第２の導
伝型の多結晶Ｓｉと金属あるいは金属シリサイドの多層
膜による第２の配線とを有する半導体装置において、 上記２種の配線層は、異なる導伝型の多結晶Ｓｉ同士の
接合部を除く一部のシリサイドが除去されていることを
特徴とする半導体装置。 - 【請求項２】第１の導伝型の多結晶Ｓｉと金属あるいは
金属シリサイドの多層膜による第１の配線と、第２の導
伝型の多結晶Ｓｉと金属あるいは金属シリサイドの多層
膜による第２の配線とを有する半導体装置において、 上記第１，第２の２種の配線層相互の接続部は多結晶Ｓ
ｉと金属あるいはシリサイドの積層膜で構成され、接続
部に近接する配線領域あるいはトランジスタのゲート部
分の少なくとも一部で上記金属あるいはシリサイド層が
除去されていることを特徴とする半導体装置。 - 【請求項３】Ｐ型ポリＳｉとＮ型ポリＳｉ層とが接続し
て成る半導体材料層と、金属あるいは金属シリサイドか
ら成る多層配線構造を備える半導体装置の製造方法にお
いて、 半導体基板上に第１の導伝型のポリＳｉと第２の導伝型
のポリＳｉから成る半導体材料層を形成し、 次いで、該半導体材料層上に金属あるいは金属シリサイ
ド層を形成し、 前記第１の導伝型のポリＳｉと第２の導伝型のポリＳｉ
との接合部以外の箇所において金属あるいは金属シリサ
イド層の一部を除去する工程を備えることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183068A JPH065603A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183068A JPH065603A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065603A true JPH065603A (ja) | 1994-01-14 |
Family
ID=16129190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183068A Pending JPH065603A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065603A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US8922754B2 (en) | 2004-11-01 | 2014-12-30 | Nikon Corporation | Immersion exposure apparatus and device fabricating method with two substrate stages and metrology station |
| US9316921B2 (en) | 2004-02-04 | 2016-04-19 | Nikon Corporation | Exposure apparatus, exposure method, and method for producing device |
| EP3067749A2 (en) | 2004-06-10 | 2016-09-14 | Nikon Corporation | Exposure apparatus, exposure method, and method for producing device |
| US9678437B2 (en) | 2003-04-09 | 2017-06-13 | Nikon Corporation | Illumination optical apparatus having distribution changing member to change light amount and polarization member to set polarization in circumference direction |
| US11187991B2 (en) | 2008-05-28 | 2021-11-30 | Asml Netherlands B.V. | Lithographic apparatus and a method of operating the apparatus |
-
1992
- 1992-06-17 JP JP4183068A patent/JPH065603A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9678437B2 (en) | 2003-04-09 | 2017-06-13 | Nikon Corporation | Illumination optical apparatus having distribution changing member to change light amount and polarization member to set polarization in circumference direction |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US9316921B2 (en) | 2004-02-04 | 2016-04-19 | Nikon Corporation | Exposure apparatus, exposure method, and method for producing device |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| EP3067749A2 (en) | 2004-06-10 | 2016-09-14 | Nikon Corporation | Exposure apparatus, exposure method, and method for producing device |
| US8922754B2 (en) | 2004-11-01 | 2014-12-30 | Nikon Corporation | Immersion exposure apparatus and device fabricating method with two substrate stages and metrology station |
| US11187991B2 (en) | 2008-05-28 | 2021-11-30 | Asml Netherlands B.V. | Lithographic apparatus and a method of operating the apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6849883B2 (en) | Strained SOI MOSFET device and method of fabricating same | |
| US5945712A (en) | Semiconductor device having a SOI structure with substrate bias formed through the insulator and in contact with one of the active diffusion layers | |
| JP3256048B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11186502A (ja) | 半導体装置及びその設計方法 | |
| JPH1070266A (ja) | 半導体装置およびその製造方法 | |
| US7449749B2 (en) | Semiconductor device for limiting leakage current | |
| JP2687890B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH065603A (ja) | 半導体装置 | |
| US4407059A (en) | Method of producing semiconductor device | |
| KR100240615B1 (ko) | 반도체장치의제조방법 | |
| US5104829A (en) | Method of manufacturing semiconductor integrated circuit | |
| KR100253960B1 (ko) | 반도체장치 | |
| US5763926A (en) | Semiconductor device having a Bi-CMOS transistor including an n-channel MOS transistor | |
| JP2000223701A (ja) | 半導体装置およびその製造方法 | |
| JPH10135354A (ja) | 半導体装置及びその製造方法 | |
| JP2602848B2 (ja) | 半導体装置の製造方法 | |
| US5258644A (en) | Semiconductor device and method of manufacture thereof | |
| JP2576128B2 (ja) | 集積回路装置 | |
| JPH07161984A (ja) | 半導体集積回路装置 | |
| US6043546A (en) | Planar channel-type MOS transistor | |
| JPH065601A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH04196440A (ja) | 半導体装置 | |
| WO1997005652A1 (fr) | Dispositif sram et procede de fabrication | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JPH0927555A (ja) | 半導体装置とその製造方法 |