JPH065601A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH065601A JPH065601A JP18306592A JP18306592A JPH065601A JP H065601 A JPH065601 A JP H065601A JP 18306592 A JP18306592 A JP 18306592A JP 18306592 A JP18306592 A JP 18306592A JP H065601 A JPH065601 A JP H065601A
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Abstract
(57)【要約】
【目的】 半導体材料層と導電材料層とを備える配線構
造について、異なる導伝型を有する半導体材料層が接続
して成る場合も、不純物の相互拡散を抑えることがで
き、集積度を向上させることが可能な半導体装置、及び
その製造方法を提供する。 【構成】 半導体材料層（ポリＳｉ）15，18と、導電材
料層（ＷＳｉ）16ａ，16ｂとの多層膜から成る配線構造
を備え、配線構造の一部では半導体材料層15，18のみに
よる配線がなされており、特に、異なる導伝型の半導体
材料層15，18同士の接続部について、その配線がなされ
る半導体装置及びその製造方法。
造について、異なる導伝型を有する半導体材料層が接続
して成る場合も、不純物の相互拡散を抑えることがで
き、集積度を向上させることが可能な半導体装置、及び
その製造方法を提供する。 【構成】 半導体材料層（ポリＳｉ）15，18と、導電材
料層（ＷＳｉ）16ａ，16ｂとの多層膜から成る配線構造
を備え、配線構造の一部では半導体材料層15，18のみに
よる配線がなされており、特に、異なる導伝型の半導体
材料層15，18同士の接続部について、その配線がなされ
る半導体装置及びその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。特に、半導体材料層と、導電
材料層との多層膜から成る配線構造を備える半導体装
置、及びその製造方法に関するものである。
装置の製造方法に関する。特に、半導体材料層と、導電
材料層との多層膜から成る配線構造を備える半導体装
置、及びその製造方法に関するものである。
【０００２】
【従来の技術】各種の半導体装置の分野において、半導
体材料層と導電材料層との多層膜から成る配線構造を備
える構成のものが使用されるようになっている。
体材料層と導電材料層との多層膜から成る配線構造を備
える構成のものが使用されるようになっている。
【０００３】例えば、ＭＯＳ半導体集積回路のゲート配
線、電極材料としては、従来ポリＳｉ（多結晶Ｓｉ）膜
が用いられていたが、更なる低抵抗化により回路の高速
動作を行うために、いわゆるポリサイド、即ち半導体材
料層であるポリＳｉ層と導電材料層である金属シリサイ
ド層の多層膜（金属シリサイドではなく、金属を用いる
構造もある）が用いられるようになってきた。このと
き、ポリＳｉには、一般に、Ｎ型不純物が多量にドープ
されていた。
線、電極材料としては、従来ポリＳｉ（多結晶Ｓｉ）膜
が用いられていたが、更なる低抵抗化により回路の高速
動作を行うために、いわゆるポリサイド、即ち半導体材
料層であるポリＳｉ層と導電材料層である金属シリサイ
ド層の多層膜（金属シリサイドではなく、金属を用いる
構造もある）が用いられるようになってきた。このと
き、ポリＳｉには、一般に、Ｎ型不純物が多量にドープ
されていた。
【０００４】一方、異なる導伝型の半導体材料層を接続
する構造が要せられる場合が出てきた。例えば、ＣＭＯ
Ｓ集積回路の微細化に伴って、ＰＭＯＳのゲート電極に
はＰ型ポリＳｉを、ＮＭＯＳのゲート電極にはＮ型ポリ
Ｓｉを用いた方が、トランジスタのショートチャネル効
果を抑制できるなどの利点があるため、上記ポリサイド
をＰ型ドープとＮ型ドープの２種類作り分けることが行
われるようになってきた。（信学技報３９−４４頁、深
見他）「Ｐ型Ｎ型ポリサイド電極同時形成技術」参
照）。
する構造が要せられる場合が出てきた。例えば、ＣＭＯ
Ｓ集積回路の微細化に伴って、ＰＭＯＳのゲート電極に
はＰ型ポリＳｉを、ＮＭＯＳのゲート電極にはＮ型ポリ
Ｓｉを用いた方が、トランジスタのショートチャネル効
果を抑制できるなどの利点があるため、上記ポリサイド
をＰ型ドープとＮ型ドープの２種類作り分けることが行
われるようになってきた。（信学技報３９−４４頁、深
見他）「Ｐ型Ｎ型ポリサイド電極同時形成技術」参
照）。
【０００５】ところがこの場合、上層のシリサイド膜を
通して不純物が相互拡散し、ゲート電極中のＰ，Ｎの不
純物濃度が設定値から大きくずれてしまうという問題が
あった。これについては、LEEE ELECTRON DEVICE LETTE
RS. VOL.12,NO.12,DECEMBER1991 "Technology Limitati
ons for Ｎ+ ／Ｐ+ Polycide Gate CMOS due to Later
al Dopant Diffusion in Silicide／Polysilicon Layer
s"(Charles L.Chu,et.al.) を参照されたい。
通して不純物が相互拡散し、ゲート電極中のＰ，Ｎの不
純物濃度が設定値から大きくずれてしまうという問題が
あった。これについては、LEEE ELECTRON DEVICE LETTE
RS. VOL.12,NO.12,DECEMBER1991 "Technology Limitati
ons for Ｎ+ ／Ｐ+ Polycide Gate CMOS due to Later
al Dopant Diffusion in Silicide／Polysilicon Layer
s"(Charles L.Chu,et.al.) を参照されたい。
【０００６】図２は、上記のような問題を有する従来の
構造を模式的に示す断面図であり、11はＳｉ基板、12は
素子分離用フィールド酸化膜、13はＰウェル、14はＮウ
ェル、15は一方の導伝型の半導体材料層であるＰ型ポリ
Ｓｉ、16は導電材料層であるタングステンシリサイド、
17はゲート酸化膜、18は他方の導伝型の半導体材料層で
あるＮ型ポリＳｉを示している。先にも述べたように、
タングステンシリサイド16を通して、一方の導伝型の半
導体材料層15の例えばＰ型不純物、例えばボロンと、他
方の導伝型の半導体材料層18の例えばＮ型不純物、例え
ばリンが相互拡散し、両層15，18における不純物濃度が
変動してしまう。図８に相互拡散を模式的に示すとおり
である。従って従来技術にあっては、図２に示したよう
に、ＮＭＯＳ１とＰＭＯＳ２との両トランジスタの間隔
Ｓを十分に長く例えば１０μｍ以上とるなどの対策が必
要であった。なお、直接ポリＳｉ半導体材料層15，18の
界面を通しての拡散は、導電材料層16を通しての拡散に
比べると小さいことが知られている（前掲のＣ．Ｌ．Ｃ
ｈｕ，ｅｔ．ａｌ．の論文参照）。
構造を模式的に示す断面図であり、11はＳｉ基板、12は
素子分離用フィールド酸化膜、13はＰウェル、14はＮウ
ェル、15は一方の導伝型の半導体材料層であるＰ型ポリ
Ｓｉ、16は導電材料層であるタングステンシリサイド、
17はゲート酸化膜、18は他方の導伝型の半導体材料層で
あるＮ型ポリＳｉを示している。先にも述べたように、
タングステンシリサイド16を通して、一方の導伝型の半
導体材料層15の例えばＰ型不純物、例えばボロンと、他
方の導伝型の半導体材料層18の例えばＮ型不純物、例え
ばリンが相互拡散し、両層15，18における不純物濃度が
変動してしまう。図８に相互拡散を模式的に示すとおり
である。従って従来技術にあっては、図２に示したよう
に、ＮＭＯＳ１とＰＭＯＳ２との両トランジスタの間隔
Ｓを十分に長く例えば１０μｍ以上とるなどの対策が必
要であった。なお、直接ポリＳｉ半導体材料層15，18の
界面を通しての拡散は、導電材料層16を通しての拡散に
比べると小さいことが知られている（前掲のＣ．Ｌ．Ｃ
ｈｕ，ｅｔ．ａｌ．の論文参照）。
【０００７】上記のような問題点は、異なる導伝型の半
導体材料層が接続し、かつ導電材料層を有する配線構造
においては共通して起こり得る問題である。
導体材料層が接続し、かつ導電材料層を有する配線構造
においては共通して起こり得る問題である。
【０００８】また、半導体材料層と導電材料との多層膜
から成る配線構造を備える構造のものにおいては、例え
ば上述したような問題が起こり得るものである。
から成る配線構造を備える構造のものにおいては、例え
ば上述したような問題が起こり得るものである。
【０００９】
【発明の目的】本発明は上記問題点を解決して、半導体
材料層と導電材料層とを備える配線構造を有する場合に
生ずる問題を解決し、例えば上記したような異なる導伝
型を有する半導体材料層が接続して成る構造についても
不純物の相互拡散を抑えることができ、集積度を向上さ
せることが可能な半導体装置、及びそのような半導体装
置の製造方法を提供することを目的とする。
材料層と導電材料層とを備える配線構造を有する場合に
生ずる問題を解決し、例えば上記したような異なる導伝
型を有する半導体材料層が接続して成る構造についても
不純物の相互拡散を抑えることができ、集積度を向上さ
せることが可能な半導体装置、及びそのような半導体装
置の製造方法を提供することを目的とする。
【００１０】
【問題点を解決するための手段】本出願の請求項１の発
明は、半導体材料層と、導電材料層との多層膜から成る
配線構造を備える半導体装置において、上記配線構造の
一部では半導体材料層のみによる配線がなされているこ
とを特徴とする半導体装置であって、これにより上記目
的を達成するものである。
明は、半導体材料層と、導電材料層との多層膜から成る
配線構造を備える半導体装置において、上記配線構造の
一部では半導体材料層のみによる配線がなされているこ
とを特徴とする半導体装置であって、これにより上記目
的を達成するものである。
【００１１】本出願の請求項２の発明は、第１の導伝型
の半導体材料層と導電材料層との多層膜から成る配線層
と、第２の導伝型の半導体材料層と導電材料層との多層
膜から成る配線層とを備える半導体装置において、上記
２種の配線層相互の接続が半導体材料層によってのみな
される部分を有することを特徴とする半導体装置であっ
て、これにより上記目的を達成するものである。
の半導体材料層と導電材料層との多層膜から成る配線層
と、第２の導伝型の半導体材料層と導電材料層との多層
膜から成る配線層とを備える半導体装置において、上記
２種の配線層相互の接続が半導体材料層によってのみな
される部分を有することを特徴とする半導体装置であっ
て、これにより上記目的を達成するものである。
【００１２】本出願の請求項３の発明は、半導体材料層
がポリＳｉから成ることを特徴とする請求項１または２
に記載の半導体装置であって、これにより上記目的を達
成するものである。
がポリＳｉから成ることを特徴とする請求項１または２
に記載の半導体装置であって、これにより上記目的を達
成するものである。
【００１３】本出願の請求項４の発明は、導電材料層が
金属あるいは金属シリサイドから成ることを特徴とする
請求項１ないし３のいずれか記載の半導体装置であっ
て、これにより上記目的を達成するものである。
金属あるいは金属シリサイドから成ることを特徴とする
請求項１ないし３のいずれか記載の半導体装置であっ
て、これにより上記目的を達成するものである。
【００１４】本出願の請求項５の発明は、Ｐ型ポリＳｉ
層とＮ型ポリＳｉ層とが接続して成る半導体材料層と、
導電材料層とから成る配線構造を備える半導体装置にお
いて、上記Ｎ型ポリＳｉ層に対応する部分における導電
材料層は一部除去された構成になっていることを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
層とＮ型ポリＳｉ層とが接続して成る半導体材料層と、
導電材料層とから成る配線構造を備える半導体装置にお
いて、上記Ｎ型ポリＳｉ層に対応する部分における導電
材料層は一部除去された構成になっていることを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
【００１５】本出願の請求項６の発明は、半導体基板上
に第１の導伝型のポリＳｉと第２の導伝型のポリＳｉか
ら成る半導体材料層を形成し、次いで、該半導体材料層
上に導電材料層を形成し、該導電材料層の一部を除去す
る工程を備えることを特徴とする半導体装置の製造方法
であって、これにより上記目的を達成するものである。
に第１の導伝型のポリＳｉと第２の導伝型のポリＳｉか
ら成る半導体材料層を形成し、次いで、該半導体材料層
上に導電材料層を形成し、該導電材料層の一部を除去す
る工程を備えることを特徴とする半導体装置の製造方法
であって、これにより上記目的を達成するものである。
【００１６】本出願の請求項１，２の発明について、後
記詳述する本発明の一実施例を示す図１の例示を用いて
説明すると、次のとおりである。
記詳述する本発明の一実施例を示す図１の例示を用いて
説明すると、次のとおりである。
【００１７】本出願の請求項１の発明に係る半導体装置
は、図１に例示のように、半導体材料層18，15と、導電
材料層16ａ，16ｂとの多層膜から成る配線構造を備える
半導体装置において、上記配線構造の一部では半導体材
料層18，15のみによる配線（即ち図示例で言えば、図１
のＡで示す部分におけるような、半導体材料層18，15の
みによる配線）がなされていることを特徴とするもので
ある。
は、図１に例示のように、半導体材料層18，15と、導電
材料層16ａ，16ｂとの多層膜から成る配線構造を備える
半導体装置において、上記配線構造の一部では半導体材
料層18，15のみによる配線（即ち図示例で言えば、図１
のＡで示す部分におけるような、半導体材料層18，15の
みによる配線）がなされていることを特徴とするもので
ある。
【００１８】本出願の請求項２の発明に係る半導体装置
は、図１に例示のように、第１の導伝型の半導体材料層
18と導電材料層16ａとの多層膜から成る配線層と、第２
の導伝型の半導体材料層15と導電材料層16ｂとの多層膜
から成る配線層とを備える半導体装置において、上記２
種の配線層相互の接続が半導体材料層18，15によっての
みなされる部分を有することを特徴とするものである。
は、図１に例示のように、第１の導伝型の半導体材料層
18と導電材料層16ａとの多層膜から成る配線層と、第２
の導伝型の半導体材料層15と導電材料層16ｂとの多層膜
から成る配線層とを備える半導体装置において、上記２
種の配線層相互の接続が半導体材料層18，15によっての
みなされる部分を有することを特徴とするものである。
【００１９】
【作用】本出願の発明によれば、半導体材料層と導電材
料層とを備える配線構造を有する場合に、例えば該半導
体材料層が異なる導伝型を有するＮ型ポリサイドと、Ｐ
型ポリサイドとが接続して成る構造のものである場合
も、両者の間のシリサイド層を除去する構成することが
できこれにより、不純物の相互拡散を抑えることができ
て、ＮＭＯＳとＰＭＯＳとの間の距離を小さくして集積
密度を上げることができる。また、プロセス中の熱処理
条件に対する制限も少なくなる。また、このような半導
体装置を容易に製造することができる。
料層とを備える配線構造を有する場合に、例えば該半導
体材料層が異なる導伝型を有するＮ型ポリサイドと、Ｐ
型ポリサイドとが接続して成る構造のものである場合
も、両者の間のシリサイド層を除去する構成することが
できこれにより、不純物の相互拡散を抑えることができ
て、ＮＭＯＳとＰＭＯＳとの間の距離を小さくして集積
密度を上げることができる。また、プロセス中の熱処理
条件に対する制限も少なくなる。また、このような半導
体装置を容易に製造することができる。
【００２０】
【実施例】実施例１ 以下本発明の実施例について、図面を参照して説明す
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
【００２１】図１に、本実施例の半導体装置の構成を断
面図で示す。従来例を示した図２と同一の符号は、同様
の構成部分を示す。
面図で示す。従来例を示した図２と同一の符号は、同様
の構成部分を示す。
【００２２】本実施例では、第１の導伝型の半導体材料
層18及び第２の導伝型の半導体材料層15（両者の境界を
符号６で示す）上の導電材料層であるタングステンシリ
サイドは、図１に示すように第１の導電材料層16ａ及び
第２の導電材料層16ｂに分離されており、従って、導電
材料層16ａ，16ｂであるタングステンシリサイドを通し
た不純物の横方向拡散は抑えられる。従って、ＮＭＯＳ
１，ＰＭＯＳ２間の間隔Ｓ′を小さくでき、ＬＳＩの集
積密度を向上させることができる。
層18及び第２の導伝型の半導体材料層15（両者の境界を
符号６で示す）上の導電材料層であるタングステンシリ
サイドは、図１に示すように第１の導電材料層16ａ及び
第２の導電材料層16ｂに分離されており、従って、導電
材料層16ａ，16ｂであるタングステンシリサイドを通し
た不純物の横方向拡散は抑えられる。従って、ＮＭＯＳ
１，ＰＭＯＳ２間の間隔Ｓ′を小さくでき、ＬＳＩの集
積密度を向上させることができる。
【００２３】図３ないし図６に、図１に示した本実施例
の半導体装置を製造するためのプロセス工程を示す。
の半導体装置を製造するためのプロセス工程を示す。
【００２４】本実施例においては、Ｓｉ基板11上に、ご
く一般的に知られている方法によって、素子分離フィー
ルド領域12、ゲート酸化膜17、半導体材料層形成用のノ
ンドープポリＳｉ１０４、導電材料層16であるタングス
テンポリサイドを形成する（図３）。
く一般的に知られている方法によって、素子分離フィー
ルド領域12、ゲート酸化膜17、半導体材料層形成用のノ
ンドープポリＳｉ１０４、導電材料層16であるタングス
テンポリサイドを形成する（図３）。
【００２５】次にフォトリソグラフィ工程、エッチング
工程によって、図４に示すように、タングステンシリサ
イド膜の所定の領域だけをエッチング除去する。これに
よりこの部分では分割された構造となる導電材料層16
ａ，16ｂを形成する。図中の20はフォトレジストを示
す。
工程によって、図４に示すように、タングステンシリサ
イド膜の所定の領域だけをエッチング除去する。これに
よりこの部分では分割された構造となる導電材料層16
ａ，16ｂを形成する。図中の20はフォトレジストを示
す。
【００２６】更に、ポリシリサイド配線層を、図５に示
すように、再びフォトリソグラフィ工程によりフォトレ
ジスト20′を形成、これを用いたエッチング工程により
パターン形成する。
すように、再びフォトリソグラフィ工程によりフォトレ
ジスト20′を形成、これを用いたエッチング工程により
パターン形成する。
【００２７】これによって、ＭＯＳトランジスタのゲー
ト電極及び配線層が形成され、図６の構造が得られる。
それ以後はよく知られているように、トランジスタのソ
ース・ドレイン領域への不純物の拡散層の形成、層間絶
縁膜形成等の工程を行って、ＬＳＩが完成される。
ト電極及び配線層が形成され、図６の構造が得られる。
それ以後はよく知られているように、トランジスタのソ
ース・ドレイン領域への不純物の拡散層の形成、層間絶
縁膜形成等の工程を行って、ＬＳＩが完成される。
【００２８】図７に、本実施例のＣＭＯＳ回路パターン
の平面構造を模式図で示す。
の平面構造を模式図で示す。
【００２９】31，32は、それぞれＮＭＯＳトランジスタ
のソース・ドレイン、33，34はＰＭＯＳトランジスタの
ソース・ドレイン、43はＰ型にドープされたタングステ
ンポリサイド、41はポリサイド膜において、上層のタン
グステンシリサイドが除去された領域、46はＮ型にドー
プされたポリサイドを示している。Ｐ型にドープされた
部分を特にハッチングを付して示した。図から明らかな
ように、Ｎ型ポリサイドとＰ型ポリサイドの境界部分で
タングステンシリサイド膜が除去されており、ここでの
相互拡散が抑えられる。
のソース・ドレイン、33，34はＰＭＯＳトランジスタの
ソース・ドレイン、43はＰ型にドープされたタングステ
ンポリサイド、41はポリサイド膜において、上層のタン
グステンシリサイドが除去された領域、46はＮ型にドー
プされたポリサイドを示している。Ｐ型にドープされた
部分を特にハッチングを付して示した。図から明らかな
ように、Ｎ型ポリサイドとＰ型ポリサイドの境界部分で
タングステンシリサイド膜が除去されており、ここでの
相互拡散が抑えられる。
【００３０】上述のように本実施例においては、ポリサ
イド配線を用いた集積回路において、ポリシリサイド配
線のＰ型領域とＮ型領域との間で、ポリサイド配線のシ
リサイド部分を除去した。これによって、不純物の横方
向の相互拡散が抑制でき、ＰＭＯＳとＮＭＯＳとを近接
して配置することも可能になった。
イド配線を用いた集積回路において、ポリシリサイド配
線のＰ型領域とＮ型領域との間で、ポリサイド配線のシ
リサイド部分を除去した。これによって、不純物の横方
向の相互拡散が抑制でき、ＰＭＯＳとＮＭＯＳとを近接
して配置することも可能になった。
【００３１】実施例２ 次に、図９を参照して、本発明の第２の実施例を説明す
る。これは、実施例１の変形例と言えるものである。
る。これは、実施例１の変形例と言えるものである。
【００３２】相互拡散は、前掲のＣ．Ｌ．Ｃｈｕらの文
献にも示されているように、拡散源となる領域、例えば
Ｎ型にドープされたポリサイドの面積が大きい方が顕著
になる。従って、大面積のＮ領域（あるいはＰ領域）に
隣接したＰ，Ｎの境界では、特に本発明は有効である。
ところが、ポリサイドの面積が小さい場合には、相互拡
散がある程度でおさまるので、あえて本発明を適用せず
に済む場合もある。
献にも示されているように、拡散源となる領域、例えば
Ｎ型にドープされたポリサイドの面積が大きい方が顕著
になる。従って、大面積のＮ領域（あるいはＰ領域）に
隣接したＰ，Ｎの境界では、特に本発明は有効である。
ところが、ポリサイドの面積が小さい場合には、相互拡
散がある程度でおさまるので、あえて本発明を適用せず
に済む場合もある。
【００３３】このようなことを考慮してなされたのが、
本発明のこの第２の実施例である。本例の平面での構造
を図９に示す。
本発明のこの第２の実施例である。本例の平面での構造
を図９に示す。
【００３４】本実施例では、比較的ポリサイド43，46の
面積が小さい図９（ａ）の部分では、あえて、本発明に
よるタングステンシリサイドの除去は行っていない。一
方、図９（ｂ）に示すように、広いポリサイド領域46に
継がるポリサイドのトランジスタゲートでは、Ｐ，Ｎ領
域の境界における除去領域41だけでなく、同じ導伝型の
領域の広い領域46と狭い領域46′の間の部分でも、タン
グステンシリサイドの除去領域41′を設け、大量の不純
物のゲート部への流入を防いでいる。符号31〜34は、図
７におけると同義である。
面積が小さい図９（ａ）の部分では、あえて、本発明に
よるタングステンシリサイドの除去は行っていない。一
方、図９（ｂ）に示すように、広いポリサイド領域46に
継がるポリサイドのトランジスタゲートでは、Ｐ，Ｎ領
域の境界における除去領域41だけでなく、同じ導伝型の
領域の広い領域46と狭い領域46′の間の部分でも、タン
グステンシリサイドの除去領域41′を設け、大量の不純
物のゲート部への流入を防いでいる。符号31〜34は、図
７におけると同義である。
【００３５】このように、本発明は、ポリサイドゲート
のＰ，Ｎ領域の境界全てに適用されることは必ずしも必
要でなく、またＰＮ境界以外でも大面積部分と小面積部
分とのパターンの境界部に適用することが有効である。
のＰ，Ｎ領域の境界全てに適用されることは必ずしも必
要でなく、またＰＮ境界以外でも大面積部分と小面積部
分とのパターンの境界部に適用することが有効である。
【００３６】更に、本発明は、タングステンシリサイド
を用いたポリサイドだけでなく、モリブデンシリサイ
ド、コバルトシリサイド等を用いた各種ポリサイド膜、
更にポリシリコンと金属との積層配線にも適用すること
が可能であることは言うまでもない。
を用いたポリサイドだけでなく、モリブデンシリサイ
ド、コバルトシリサイド等を用いた各種ポリサイド膜、
更にポリシリコンと金属との積層配線にも適用すること
が可能であることは言うまでもない。
【００３７】実施例３ 本実施例は、本出願の請求項５の発明を具体化したもの
である。本実施例の半導体装置を図10（平面構造）及び
図11（断面構造）に示す。
である。本実施例の半導体装置を図10（平面構造）及び
図11（断面構造）に示す。
【００３８】本実施例の半導体装置は、図10，図11に示
すように、Ｐ型ポリＳｉ層18とＮ型ポリＳｉ層15とが接
続して成る半導体材料層と、導電材料層16ａ，16ｂとか
ら成る配線構造を備える半導体装置において、上記Ｎ型
ポリＳｉ層18に対応する部分における導電材料層は一部
除去された構成（除去部を５で示す）になっているもの
である。
すように、Ｐ型ポリＳｉ層18とＮ型ポリＳｉ層15とが接
続して成る半導体材料層と、導電材料層16ａ，16ｂとか
ら成る配線構造を備える半導体装置において、上記Ｎ型
ポリＳｉ層18に対応する部分における導電材料層は一部
除去された構成（除去部を５で示す）になっているもの
である。
【００３９】更に具体的には、図10，図11中、11はＳｉ
基板、14はＰ型領域、13はＮ型領域である。更に、フィ
ールド酸化膜12とゲート酸化膜17上に、ポリＳｉから成
る半導体材料層18，15と、導電材料16ａ，16ｂであるシ
リサイド（ＷＳｉ）の積層構造から成る配線が形成され
ている。また、Ｐ型領域14には、ＮＭＯＳＦＥＴ１、Ｎ
型領域13にはＰＭＯＳＦＥＴ２が形成されており、それ
ぞれのトランジスタ上のポリＳｉは、各々Ｎ型（層15）
とＰ型（層18）となっている。
基板、14はＰ型領域、13はＮ型領域である。更に、フィ
ールド酸化膜12とゲート酸化膜17上に、ポリＳｉから成
る半導体材料層18，15と、導電材料16ａ，16ｂであるシ
リサイド（ＷＳｉ）の積層構造から成る配線が形成され
ている。また、Ｐ型領域14には、ＮＭＯＳＦＥＴ１、Ｎ
型領域13にはＰＭＯＳＦＥＴ２が形成されており、それ
ぞれのトランジスタ上のポリＳｉは、各々Ｎ型（層15）
とＰ型（層18）となっている。
【００４０】本実施例では、フィールド酸化膜12上のシ
リサイドを一部分除去する（以下、除去部５と称する）
ことによって、シリサイド中のＮ型とＰ型不純物の相互
拡散を阻止する。
リサイドを一部分除去する（以下、除去部５と称する）
ことによって、シリサイド中のＮ型とＰ型不純物の相互
拡散を阻止する。
【００４１】かつ本構成では、除去部５をＮ型ポリＳｉ
上に形成することによって、ポリＳｉ中の相互拡散を減
少させ、配線抵抗の増加を軽減することができる。
上に形成することによって、ポリＳｉ中の相互拡散を減
少させ、配線抵抗の増加を軽減することができる。
【００４２】本実施例の半導体装置は、図12ないし図16
に示すように、下記工程（ａ）〜（ｄ）によって製造し
た。
に示すように、下記工程（ａ）〜（ｄ）によって製造し
た。
【００４３】（ａ）フィールド酸化膜、ゲート酸化膜の
形成 Ｓｉ基板11上に、ＬＯＣＯＳ法によりフィールド酸化膜
12（２７０ｎｍ）を形成する。次に、Ｂ+ をイオン注入
することによって、Ｐ領域14を形成し、Ｐ+ をイオン注
入することによって、Ｎ型領域13を形成する。その後、
熱酸化（２５０℃）によって、ゲート酸化膜17（１０ｎ
ｍ）を形成する。これにより図12の構造を得る。
形成 Ｓｉ基板11上に、ＬＯＣＯＳ法によりフィールド酸化膜
12（２７０ｎｍ）を形成する。次に、Ｂ+ をイオン注入
することによって、Ｐ領域14を形成し、Ｐ+ をイオン注
入することによって、Ｎ型領域13を形成する。その後、
熱酸化（２５０℃）によって、ゲート酸化膜17（１０ｎ
ｍ）を形成する。これにより図12の構造を得る。
【００４４】（ｂ）配線の形成 配線材料としてポリＳｉ１０４を１００ｎｍ堆積した
後、ＷＳｉを１００ｎｍ堆積して導電材料層16とし、図
13の構造とする。これをフォトリソグラフィによりパタ
ーニングを行った後、ＲＩＥによって配線を形成する。
後、ＷＳｉを１００ｎｍ堆積して導電材料層16とし、図
13の構造とする。これをフォトリソグラフィによりパタ
ーニングを行った後、ＲＩＥによって配線を形成する。
【００４５】（ｃ）イオン注入及びトランジスタ形成 レジストによって、Ｎ領域13をマスクし、Ａｓ+ をイオ
ン注入することによって、Ｎ+ 拡散層４及び配線中のＮ
領域（Ｎ型ポリＳｉ）15を形成し、ＮＭＯＳＦＥＴ１を
形成する。レジストによって、Ｐ領域14をマスクし、Ｂ
Ｆ2 + をイオン注入することによって、Ｐ+ 拡散層３及
び配線中のＰ領域（Ｐ型ポリＳｉ）18を形成し、ＰＭＯ
ＳＦＥＴ２を形成する。以上により、図14（ａ）に平面
で示し、図14（ｂ）に断面で示す構造が得られる。
ン注入することによって、Ｎ+ 拡散層４及び配線中のＮ
領域（Ｎ型ポリＳｉ）15を形成し、ＮＭＯＳＦＥＴ１を
形成する。レジストによって、Ｐ領域14をマスクし、Ｂ
Ｆ2 + をイオン注入することによって、Ｐ+ 拡散層３及
び配線中のＰ領域（Ｐ型ポリＳｉ）18を形成し、ＰＭＯ
ＳＦＥＴ２を形成する。以上により、図14（ａ）に平面
で示し、図14（ｂ）に断面で示す構造が得られる。
【００４６】（ｄ）ＷＳｉ除去及び熱処理 フォトリソグラフィによってパターニングを行い、Ｎ型
ポリＳｉ15上のみ一部レジストを開口する。次にＲＩＥ
によって導電材料層16であるＷＳｉのみをエッチング
し、除去部５を形成して、導電材料層16ａ，16ｂとす
る。層間絶縁膜６としてＳｉＯ2 をＣＶＤにより堆積す
る。最後に活性化アニール等の熱処理（ＦＡ９００℃，
ＲＴＡ１０５０℃等）を行う。これにより図15の構造が
得られる。
ポリＳｉ15上のみ一部レジストを開口する。次にＲＩＥ
によって導電材料層16であるＷＳｉのみをエッチング
し、除去部５を形成して、導電材料層16ａ，16ｂとす
る。層間絶縁膜６としてＳｉＯ2 をＣＶＤにより堆積す
る。最後に活性化アニール等の熱処理（ＦＡ９００℃，
ＲＴＡ１０５０℃等）を行う。これにより図15の構造が
得られる。
【００４７】本実施例のようにＮ型ポリＳｉ15上のＷＳ
ｉに除去部５（スリット）を設けることによって、Ｎ型
・Ｐ型不純物の相互拡散を抑制することができる。それ
は以下の理由による。
ｉに除去部５（スリット）を設けることによって、Ｎ型
・Ｐ型不純物の相互拡散を抑制することができる。それ
は以下の理由による。
【００４８】Ｐ型不純物であるＢは、ＷＳｉを拡散する
ことにより、ＳｉＯ2 （層間膜）とＷＳｉ界面に偏析す
るのに対して、Ｎ型不純物であるＡｓは、ＷＳｉ中を拡
散し、Ｐ型ポリＳｉに達してＢを補償してしまう（前掲
のＣ．Ｌ．Ｃｈｕらの文献参照）。従って、ＰＭＯＳＦ
ＥＴが特性変動することになる。
ことにより、ＳｉＯ2 （層間膜）とＷＳｉ界面に偏析す
るのに対して、Ｎ型不純物であるＡｓは、ＷＳｉ中を拡
散し、Ｐ型ポリＳｉに達してＢを補償してしまう（前掲
のＣ．Ｌ．Ｃｈｕらの文献参照）。従って、ＰＭＯＳＦ
ＥＴが特性変動することになる。
【００４９】除去部５（スリット）をＮ型ポリＳｉ15と
Ｐ型ポリＳｉ18の境界６上のＷＳｉに形成した場合（図
16（ａ））、不純物の相互拡散は抑制できるが、スリッ
ト下のポリＳｉが両不純物間で補償され、濃度低下によ
って配線抵抗の増加が顕著となる。
Ｐ型ポリＳｉ18の境界６上のＷＳｉに形成した場合（図
16（ａ））、不純物の相互拡散は抑制できるが、スリッ
ト下のポリＳｉが両不純物間で補償され、濃度低下によ
って配線抵抗の増加が顕著となる。
【００５０】除去部５（スリット）をＰ型ポリＳｉ18上
のＷＳｉに形成した場合（図16（ｂ））、Ｎ型不純物の
ＡｓがＷＳｉ中を拡散し、スリット下のポリＳｉ中のＢ
が補償され、濃度低下によって配線抵抗の増加が顕著と
なる。
のＷＳｉに形成した場合（図16（ｂ））、Ｎ型不純物の
ＡｓがＷＳｉ中を拡散し、スリット下のポリＳｉ中のＢ
が補償され、濃度低下によって配線抵抗の増加が顕著と
なる。
【００５１】これに対し、本実施例にようにＮ型ポリＳ
ｉ15上のＷＳｉに除去部５（スリット）が形成された場
合（図16（ｃ））、Ｂ+ はＳｉＯ2 ／ＷＳｉ界面に偏析
するので、Ｎ型ポリＳｉ領域には拡散せず、スリット下
のポリＳｉは高濃度に保たれる。
ｉ15上のＷＳｉに除去部５（スリット）が形成された場
合（図16（ｃ））、Ｂ+ はＳｉＯ2 ／ＷＳｉ界面に偏析
するので、Ｎ型ポリＳｉ領域には拡散せず、スリット下
のポリＳｉは高濃度に保たれる。
【００５２】Ａｓ+ はＷＳｉを拡散しＰ型ポリＳｉへ拡
散して行くが、図示ｘの領域のＡｓのみが拡散して行
き、ｘが短ければ、ＰＭＯＳＦＥＴの特性変動はほとん
どない。
散して行くが、図示ｘの領域のＡｓのみが拡散して行
き、ｘが短ければ、ＰＭＯＳＦＥＴの特性変動はほとん
どない。
【００５３】更に、本実施例では、特に、除去部５（ス
リット）をフィールド酸化膜12上に形成しているので
（図10，図11，図14，図15参照）、スリット形成のＲＩ
Ｅ時にゲート酸化膜がオーバーエッチングされることが
防がれる。
リット）をフィールド酸化膜12上に形成しているので
（図10，図11，図14，図15参照）、スリット形成のＲＩ
Ｅ時にゲート酸化膜がオーバーエッチングされることが
防がれる。
【００５４】
【発明の効果】本発明により、半導体材料層と導電材料
層とを備える配線構造を有する場合に生ずる問題を解決
でき、異なる導伝型を有する半導体材料層が接続して成
る構造についても不純物の相互拡散を抑えることがで
き、集積度を向上させることが可能な半導体装置、及び
そのような半導体装置の製造方法を提供することができ
る。
層とを備える配線構造を有する場合に生ずる問題を解決
でき、異なる導伝型を有する半導体材料層が接続して成
る構造についても不純物の相互拡散を抑えることがで
き、集積度を向上させることが可能な半導体装置、及び
そのような半導体装置の製造方法を提供することができ
る。
【図１】実施例１の半導体装置の構成を示す断面図であ
る。
る。
【図２】従来技術を示す断面図である。
【図３】実施例１の工程（１）を断面で示す図である。
【図４】実施例１の工程（２）を断面で示す図である。
【図５】実施例１の工程（３）を断面で示す図である。
【図６】実施例１の工程（４）を断面で示す図である。
【図７】実施例１の半導体装置の構成を示す平面図であ
る。
る。
【図８】不純物相互拡散について説明する図である。
【図９】実施例２の構成を平面で示す図である。
【図10】実施例３の構成を平面で示す図である。
【図11】実施例３の構成を断面で示す図である。
【図12】実施例３の工程（１）を断面で示す図である。
【図13】実施例３の工程（２）を断面で示す図である。
【図14】実施例３の工程（３）を断面及び平面で示す図
である。
である。
【図15】実施例３の工程（４）を断面で示す図である。
【図16】実施例３の作用を説明する図である。
１ ＮＭＯＳ ２ ＰＭＯＳ ５ 除去部 ６ （異なる導伝型領域同士の）境界 11 基板 15，18 導伝型の異なる半導体材料層（ポリＳｉ） 16，16ａ，16ｂ 導電材料層（Ｗシリサイド）
Claims (6)
- 【請求項１】半導体材料層と、導電材料層との多層膜か
ら成る配線構造を備える半導体装置において、 上記配線構造の一部では半導体材料層のみによる配線が
なされていることを特徴とする半導体装置。 - 【請求項２】第１の導伝型の半導体材料層と導電材料層
との多層膜から成る配線層と、第２の導伝型の半導体材
料層と導電材料層との多層膜から成る配線層とを備える
半導体装置において、 上記２種の配線層相互の接続が半導体材料層によっての
みなされる部分を有することを特徴とする半導体装置。 - 【請求項３】半導体材料層がポリＳｉから成ることを特
徴とする請求項１または２に記載の半導体装置。 - 【請求項４】導電材料層が金属あるいは金属シリサイド
から成ることを特徴とする請求項１ないし３のいずれか
記載の半導体装置。 - 【請求項５】Ｐ型ポリＳｉ層とＮ型ポリＳｉ層とが接続
して成る半導体材料層と、導電材料層とから成る配線構
造を備える半導体装置において、 上記Ｎ型ポリＳｉ層に対応する部分における導電材料層
は一部除去された構成になっていることを特徴とする半
導体装置。 - 【請求項６】半導体基板上に第１の導伝型のポリＳｉと
第２の導伝型のポリＳｉから成る半導体材料層を形成
し、 次いで、該半導体材料層上に導電材料層を形成し、 該導電材料層の一部を除去する工程を備えることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18306592A JPH065601A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18306592A JPH065601A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065601A true JPH065601A (ja) | 1994-01-14 |
Family
ID=16129138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18306592A Pending JPH065601A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065601A (ja) |
-
1992
- 1992-06-17 JP JP18306592A patent/JPH065601A/ja active Pending
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