JP2001196472A - スタティックランダムアクセスメモリ素子及びその製造方法 - Google Patents
スタティックランダムアクセスメモリ素子及びその製造方法Info
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Abstract
(57)【要約】
【課題】 追加されるマスクや工程なくスタンダードＣ
ＭＯＳロジック製造工程を進めて製造したセル大きさの
増大が最少化されたスタティックランダムアクセスメモ
リ素子とこれを製造する方法とを提供する。 【解決手段】 本発明によるスタティックランダムアク
セスメモリ素子は、二つのアクセストランジスタとイン
バータ一対でなった一つのフリップフロップ回路で構成
されたスタティックランダムアクセスメモリ素子であっ
て、前記インバータの入力端と出力端とを相互連結する
連結ライン８４，８６と、ワードライン９６と、電源ラ
イン１００，１０４，１０８と、ビットライン１０２，
１０６とがすべて金属配線で形成されていることを特徴
とする。本発明によると、配線の抵抗を減少させること
ができ、ＣＭＯＳスタンダードロジック製造工程で工程
を進めることができる。
ＭＯＳロジック製造工程を進めて製造したセル大きさの
増大が最少化されたスタティックランダムアクセスメモ
リ素子とこれを製造する方法とを提供する。 【解決手段】 本発明によるスタティックランダムアク
セスメモリ素子は、二つのアクセストランジスタとイン
バータ一対でなった一つのフリップフロップ回路で構成
されたスタティックランダムアクセスメモリ素子であっ
て、前記インバータの入力端と出力端とを相互連結する
連結ライン８４，８６と、ワードライン９６と、電源ラ
イン１００，１０４，１０８と、ビットライン１０２，
１０６とがすべて金属配線で形成されていることを特徴
とする。本発明によると、配線の抵抗を減少させること
ができ、ＣＭＯＳスタンダードロジック製造工程で工程
を進めることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特に一般的なＣＭＯＳスタンダードロ
ジック（ｓｔａｎｄａｒｄ ｌｏｇｉｃ）製造工程で製
造されるスタティックランダムアクセスメモリ素子及び
その製造方法に関する。
製造方法に係り、特に一般的なＣＭＯＳスタンダードロ
ジック（ｓｔａｎｄａｒｄ ｌｏｇｉｃ）製造工程で製
造されるスタティックランダムアクセスメモリ素子及び
その製造方法に関する。
【０００２】
【従来の技術】スタティックランダムアクセスメモリ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ；以下、“ＳＲＡＭ”と称する）素子はダイナミッ
クランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下、“ＤＲＡＭ”
と称する）素子に比べて使用しやすく高速動作が可能で
あるためにコンピュータのキャシュメモリや端末機器の
システムメモリとして広範囲に用いられている。最近
は、システムを高性能化して複合化する趨勢に合わせて
半導体チップレベルでロジック製品にＳＲＡＭをマージ
（ｍｅｒｇｅ）して単一チップ化したＳＲＡＭ埋込型ロ
ジック（ｅｍｂｅｄｄｅｄ ｌｏｇｉｃ）製品が多く用
いられている。
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ；以下、“ＳＲＡＭ”と称する）素子はダイナミッ
クランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下、“ＤＲＡＭ”
と称する）素子に比べて使用しやすく高速動作が可能で
あるためにコンピュータのキャシュメモリや端末機器の
システムメモリとして広範囲に用いられている。最近
は、システムを高性能化して複合化する趨勢に合わせて
半導体チップレベルでロジック製品にＳＲＡＭをマージ
（ｍｅｒｇｅ）して単一チップ化したＳＲＡＭ埋込型ロ
ジック（ｅｍｂｅｄｄｅｄ ｌｏｇｉｃ）製品が多く用
いられている。
【０００３】図１は、一般的なＳＲＡＭ素子の単位メモ
リセルを示した等価回路図である。図１を参照すると、
二つのアクセストランジスタＱ１、Ｑ２とＣＭＯＳイン
バータ対（トランジスタＱ５とＱ３とでなったインバー
タ及びトランジスタＱ６とＱ４とでなったインバータ）
でなった一つのフリップフロップ回路（トランジスタＱ
３、Ｑ４、Ｑ５及びＱ６で構成）で構成されている。Ｓ
ＲＡＭ素子のメモリセルは、フリップフロップを構成す
る負荷（すなわち、トランジスタＱ５とＱ６に相当する
部分）の種類によって抵抗型ＳＲＡＭ、薄膜トランジス
タ型ＳＲＡＭ及びフル（ｆｕｌｌ）ＣＭＯＳ型ＳＲＡＭ
のように大別して３種類に分けられるが、最近は電源電
圧が低くなる趨勢及び超高速製品の要求等によってフル
ＣＭＯＳ型ＳＲＡＭに対する関心が高まっている。
リセルを示した等価回路図である。図１を参照すると、
二つのアクセストランジスタＱ１、Ｑ２とＣＭＯＳイン
バータ対（トランジスタＱ５とＱ３とでなったインバー
タ及びトランジスタＱ６とＱ４とでなったインバータ）
でなった一つのフリップフロップ回路（トランジスタＱ
３、Ｑ４、Ｑ５及びＱ６で構成）で構成されている。Ｓ
ＲＡＭ素子のメモリセルは、フリップフロップを構成す
る負荷（すなわち、トランジスタＱ５とＱ６に相当する
部分）の種類によって抵抗型ＳＲＡＭ、薄膜トランジス
タ型ＳＲＡＭ及びフル（ｆｕｌｌ）ＣＭＯＳ型ＳＲＡＭ
のように大別して３種類に分けられるが、最近は電源電
圧が低くなる趨勢及び超高速製品の要求等によってフル
ＣＭＯＳ型ＳＲＡＭに対する関心が高まっている。
【０００４】しかし、フルＣＭＯＳ型ＳＲＡＭの場合、
図１で分かるように、一つのメモリセルを構成するため
には６個のトランジスタＱ１〜Ｑ６があるべきでＣ１〜
Ｃ１０で表示された１０個の連結点が必要であるため
に、４個のトランジスタで構成される他の２種類に比べ
てセル面積が大きくなるという短所があって、抵抗型及
び薄膜トランジスタ型に比べて高集積化には不利であ
る。
図１で分かるように、一つのメモリセルを構成するため
には６個のトランジスタＱ１〜Ｑ６があるべきでＣ１〜
Ｃ１０で表示された１０個の連結点が必要であるため
に、４個のトランジスタで構成される他の２種類に比べ
てセル面積が大きくなるという短所があって、抵抗型及
び薄膜トランジスタ型に比べて高集積化には不利であ
る。
【０００５】図１において、第１アクセストランジスタ
Ｑ１及び第２アクセストランジスタＱ２のゲートは各々
Ｃ９及びＣ１０連結点を通してワードラインＷＬと接続
し、ソースは各々Ｃ７及びＣ８連結点を通して第１ビッ
トラインＢＬ１と第２ビットラインＢＬ２と接続する。
第１ＣＭＯＳインバータは第１負荷トランジスタＱ５と
第１ドライブトランジスタＱ３とで構成されるが、入力
端（Ｃ５連結点）は第２ＣＭＯＳインバータの出力端及
び第２アクセストランジスタＱ２のドレインと各々Ｃ４
連結点及びＣ２連結点を通して接続しており、出力端は
第１アクセストランジスタＱ１のドレイン及び第２ＣＭ
ＯＳインバータの入力端（Ｃ６連結点）と各々Ｃ１連結
点及びＣ３連結点を通して接続している。第２ＣＭＯＳ
インバータは、第２負荷トランジスタＱ６と第２ドライ
ブトランジスタＱ４とで構成されるが、入力端（Ｃ６連
結点）は第１ＣＭＯＳインバータの出力端及び第１アク
セストランジスタＱ１のドレインと各々Ｃ３連結点及び
Ｃ１連結点を通して接続しており、出力端は第２アクセ
ストランジスタＱ２のドレイン及び第１ＣＭＯＳインバ
ータの入力端（Ｃ５連結点）と各々Ｃ２連結点及びＣ４
連結点を通して接続している。また、第１及び第２負荷
トランジスタＱ５及びＱ６のドレインは、Ｃ１２連結点
を通して第１電源Ｖｃｃと接続し、第１及び第２ドライ
ブトランジスタＱ３及びＱ４のソースはＣ１１連結点を
通して第２電源Ｖｓｓと接続する。
Ｑ１及び第２アクセストランジスタＱ２のゲートは各々
Ｃ９及びＣ１０連結点を通してワードラインＷＬと接続
し、ソースは各々Ｃ７及びＣ８連結点を通して第１ビッ
トラインＢＬ１と第２ビットラインＢＬ２と接続する。
第１ＣＭＯＳインバータは第１負荷トランジスタＱ５と
第１ドライブトランジスタＱ３とで構成されるが、入力
端（Ｃ５連結点）は第２ＣＭＯＳインバータの出力端及
び第２アクセストランジスタＱ２のドレインと各々Ｃ４
連結点及びＣ２連結点を通して接続しており、出力端は
第１アクセストランジスタＱ１のドレイン及び第２ＣＭ
ＯＳインバータの入力端（Ｃ６連結点）と各々Ｃ１連結
点及びＣ３連結点を通して接続している。第２ＣＭＯＳ
インバータは、第２負荷トランジスタＱ６と第２ドライ
ブトランジスタＱ４とで構成されるが、入力端（Ｃ６連
結点）は第１ＣＭＯＳインバータの出力端及び第１アク
セストランジスタＱ１のドレインと各々Ｃ３連結点及び
Ｃ１連結点を通して接続しており、出力端は第２アクセ
ストランジスタＱ２のドレイン及び第１ＣＭＯＳインバ
ータの入力端（Ｃ５連結点）と各々Ｃ２連結点及びＣ４
連結点を通して接続している。また、第１及び第２負荷
トランジスタＱ５及びＱ６のドレインは、Ｃ１２連結点
を通して第１電源Ｖｃｃと接続し、第１及び第２ドライ
ブトランジスタＱ３及びＱ４のソースはＣ１１連結点を
通して第２電源Ｖｓｓと接続する。
【０００６】図２は、従来のフルＣＭＯＳ型ＳＲＡＭセ
ルの一部分を示した断面図であり、第１ＣＭＯＳインバ
ータの入力端（第１負荷トランジスタＱ５のゲート上に
形成されたＣ５連結点）と第２負荷トランジスタＱ６の
ソース１６及び第２アクセストランジスタＱ２のドレイ
ン１８（第２ドライブトランジスタＱ４のドレイン１８
と同一領域である）が局部的な相互連結ライン２２のＣ
４連結点及びＣ２連結点を通して相互連結されている部
分を示す。
ルの一部分を示した断面図であり、第１ＣＭＯＳインバ
ータの入力端（第１負荷トランジスタＱ５のゲート上に
形成されたＣ５連結点）と第２負荷トランジスタＱ６の
ソース１６及び第２アクセストランジスタＱ２のドレイ
ン１８（第２ドライブトランジスタＱ４のドレイン１８
と同一領域である）が局部的な相互連結ライン２２のＣ
４連結点及びＣ２連結点を通して相互連結されている部
分を示す。
【０００７】図２において、図面符号“１０”は半導体
基板を、“１２”はフィールド酸化膜を、“１４”は第
１負荷トランジスタＱ５のゲートを、“１６”は第２負
荷トランジスタＱ６のソースを、“１８”は第２アクセ
ストランジスタＱ２及び第２ドライブトランジスタＱ４
のドレインを、“２０”は絶縁膜を、“２２”は局部的
な相互連結ラインを、“２４”は第１層間絶縁層を、
“２６”はワードラインを、“２８”は第２層間絶縁層
を、“３０”は電源ラインを、“３２”は第３層間絶縁
層を、そして“３４”はビットラインを示す。
基板を、“１２”はフィールド酸化膜を、“１４”は第
１負荷トランジスタＱ５のゲートを、“１６”は第２負
荷トランジスタＱ６のソースを、“１８”は第２アクセ
ストランジスタＱ２及び第２ドライブトランジスタＱ４
のドレインを、“２０”は絶縁膜を、“２２”は局部的
な相互連結ラインを、“２４”は第１層間絶縁層を、
“２６”はワードラインを、“２８”は第２層間絶縁層
を、“３０”は電源ラインを、“３２”は第３層間絶縁
層を、そして“３４”はビットラインを示す。
【０００８】第１ＣＭＯＳインバータの入力端（第１負
荷トランジスタＱ５のゲート１４参照）は、チタン（Ｔ
ｉ）及びチタンナイトライド（ＴｉＮ）が積層された形
態の第１局部的な相互連結ライン２２を通して第２負荷
トランジスタＱ６のソース１６と第２アクセストランジ
スタＱ２及び第２ドライブトランジスタＱ４のドレイン
１８と連結されており、第２ＣＭＯＳインバータの入力
端（図示せず）は第２局部的な相互連結ライン（図示せ
ず）を通して第１負荷トランジスタＱ５のソース（図示
せず）と第１アクセストランジスタＱ１及び第１ドライ
ブトランジスタＱ３のドレイン（図示せず）と連結され
ている。ワードライン２６は、第１及び第２アクセスト
ランジスタＱ１及びＱ２のゲートと連結されている。電
源ライン３０とビットライン３４とは金属配線でなって
おり相異なる層に形成されている。前記電源ライン３０
は図２を基準にした時横方向（左右方向）に配置されて
おり、前記ビットライン３４は縦方向（前後方向）に配
置されている。
荷トランジスタＱ５のゲート１４参照）は、チタン（Ｔ
ｉ）及びチタンナイトライド（ＴｉＮ）が積層された形
態の第１局部的な相互連結ライン２２を通して第２負荷
トランジスタＱ６のソース１６と第２アクセストランジ
スタＱ２及び第２ドライブトランジスタＱ４のドレイン
１８と連結されており、第２ＣＭＯＳインバータの入力
端（図示せず）は第２局部的な相互連結ライン（図示せ
ず）を通して第１負荷トランジスタＱ５のソース（図示
せず）と第１アクセストランジスタＱ１及び第１ドライ
ブトランジスタＱ３のドレイン（図示せず）と連結され
ている。ワードライン２６は、第１及び第２アクセスト
ランジスタＱ１及びＱ２のゲートと連結されている。電
源ライン３０とビットライン３４とは金属配線でなって
おり相異なる層に形成されている。前記電源ライン３０
は図２を基準にした時横方向（左右方向）に配置されて
おり、前記ビットライン３４は縦方向（前後方向）に配
置されている。
【０００９】
【発明が解決しようとする課題】図２のＳＲＡＭセルを
ロジック製品に搭載する場合には一般的なＣＭＯＳスタ
ンダードロジック製造工程に追加的な工程を行なうべき
であるのでマスク追加による費用増加問題と工程が複雑
になるという問題点が生じる。
ロジック製品に搭載する場合には一般的なＣＭＯＳスタ
ンダードロジック製造工程に追加的な工程を行なうべき
であるのでマスク追加による費用増加問題と工程が複雑
になるという問題点が生じる。
【００１０】これに対して詳細に説明すると、従来のフ
ルＣＭＯＳ型ＳＲＡＭの場合、図２に示されたように、
第１ＣＭＯＳインバータの入力端と第２ＣＭＯＳインバ
ータの出力端及び第２ＣＭＯＳインバータの入力端と第
１ＣＭＯＳインバータの出力端とを連結するために、例
えばチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）と
が積層された構造の局部的な相互連結ライン（ｌｏｃａ
ｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅ）２２を
形成する工程を一般的なＣＭＯＳスタンダードロジック
製造工程とは別途に行なうべきであるのでこれを形成す
るための追加的なマスクが必要になる。
ルＣＭＯＳ型ＳＲＡＭの場合、図２に示されたように、
第１ＣＭＯＳインバータの入力端と第２ＣＭＯＳインバ
ータの出力端及び第２ＣＭＯＳインバータの入力端と第
１ＣＭＯＳインバータの出力端とを連結するために、例
えばチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）と
が積層された構造の局部的な相互連結ライン（ｌｏｃａ
ｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅ）２２を
形成する工程を一般的なＣＭＯＳスタンダードロジック
製造工程とは別途に行なうべきであるのでこれを形成す
るための追加的なマスクが必要になる。
【００１１】また、ワードライン２６は、第１負荷トラ
ンジスタＱ５のゲート１４のような多結晶シリコンで形
成するが、これを形成するためには、前記局部的な相互
連結ラインを製造する時のように、一般的なＣＭＯＳス
タンダードロジック製造工程とは別途の工程を行なうべ
きであるので二枚の追加的なマスク（ワードラインのた
めのマスクとワードラインをトランジスタと連結するコ
ンタクトホールのためのマスク）が必要になって工程を
複雑にする。
ンジスタＱ５のゲート１４のような多結晶シリコンで形
成するが、これを形成するためには、前記局部的な相互
連結ラインを製造する時のように、一般的なＣＭＯＳス
タンダードロジック製造工程とは別途の工程を行なうべ
きであるので二枚の追加的なマスク（ワードラインのた
めのマスクとワードラインをトランジスタと連結するコ
ンタクトホールのためのマスク）が必要になって工程を
複雑にする。
【００１２】一方、追加的な工程なく前記図２のＳＲＡ
Ｍセルをロジック製品に搭載する場合には単位ＳＲＡＭ
セルの大きさが必要以上に大きくなる問題がある。
Ｍセルをロジック製品に搭載する場合には単位ＳＲＡＭ
セルの大きさが必要以上に大きくなる問題がある。
【００１３】本発明は上記の点に鑑みなされたもので、
その目的は、追加されるマスクや工程なくスタンダード
ＣＭＯＳロジック製造工程で製造したセル大きさの増大
が最少化されたスタティックランダムアクセスメモリ素
子を提供することにある。
その目的は、追加されるマスクや工程なくスタンダード
ＣＭＯＳロジック製造工程で製造したセル大きさの増大
が最少化されたスタティックランダムアクセスメモリ素
子を提供することにある。
【００１４】さらに、本発明は、追加的なマスクや工程
なくスタンダードＣＭＯＳロジック製造工程でセル大き
さの増大が最少化されたスタティックランダムアクセス
メモリ素子を製造する方法を提供することを目的とす
る。
なくスタンダードＣＭＯＳロジック製造工程でセル大き
さの増大が最少化されたスタティックランダムアクセス
メモリ素子を製造する方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明によるスタティッ
クランダムアクセスメモリ素子は、各ゲートはワードラ
インに接続し各ソースはビットラインに接続する第１及
び第２アクセストランジスタと、第１ドライブトランジ
スタ及び第１負荷トランジスタで構成された第１インバ
ータと、第２ドライブトランジスタ及び第２負荷トラン
ジスタで構成された第２インバータと、前記第１インバ
ータの入力端、前記第２インバータの出力端及び第２ア
クセストランジスタのドレインを連結する第１連結ライ
ンと、前記第２インバータの入力端、第１インバータの
出力端及び第１アクセストランジスタのドレインを連結
する第２連結ラインとを含むスタティックランダムアク
セスメモリ素子において、前記二つのアクセストランジ
スタのゲートと第１及び第２インバータを構成するトラ
ンジスタのゲートとを除いたあらゆる導電層が多層の金
属層でなっていることを特徴とする。
クランダムアクセスメモリ素子は、各ゲートはワードラ
インに接続し各ソースはビットラインに接続する第１及
び第２アクセストランジスタと、第１ドライブトランジ
スタ及び第１負荷トランジスタで構成された第１インバ
ータと、第２ドライブトランジスタ及び第２負荷トラン
ジスタで構成された第２インバータと、前記第１インバ
ータの入力端、前記第２インバータの出力端及び第２ア
クセストランジスタのドレインを連結する第１連結ライ
ンと、前記第２インバータの入力端、第１インバータの
出力端及び第１アクセストランジスタのドレインを連結
する第２連結ラインとを含むスタティックランダムアク
セスメモリ素子において、前記二つのアクセストランジ
スタのゲートと第１及び第２インバータを構成するトラ
ンジスタのゲートとを除いたあらゆる導電層が多層の金
属層でなっていることを特徴とする。
【００１６】前記多層の金属層は、前記第１及び第２連
結ラインを構成する第１金属層、前記ワードラインを構
成する第２金属層及び前記ビットラインと第１及び第２
インバータに連結される電源ラインを構成する第３金属
層でなっていたり、前記第１及び第２連結ラインを構成
する第１金属層、前記ワードラインを構成する第２金属
層、前記ビットラインを構成する第３金属層及び前記第
１及び第２インバータに連結される電源ラインを構成す
る第４金属層でなっている。
結ラインを構成する第１金属層、前記ワードラインを構
成する第２金属層及び前記ビットラインと第１及び第２
インバータに連結される電源ラインを構成する第３金属
層でなっていたり、前記第１及び第２連結ラインを構成
する第１金属層、前記ワードラインを構成する第２金属
層、前記ビットラインを構成する第３金属層及び前記第
１及び第２インバータに連結される電源ラインを構成す
る第４金属層でなっている。
【００１７】本発明の一具体例によるスタティックラン
ダムアクセスメモリ素子は、二つのアクセストランジス
タとインバータ一対とでなった一つのフリップフロップ
回路で構成されたスタティックランダムアクセスメモリ
素子において、相互平行するように配置された第１導電
型の第１活性領域と第２活性領域及びこれら間に位置す
る第２導電型の第３活性領域と第４活性領域とが形成さ
れている半導体基板と、第１アクセストランジスタと第
１ドライブトランジスタとが直列に連結されるように前
記第１活性領域を垂直で横断する第１アクセストランジ
スタのゲートと第１ドライブトランジスタのゲート、第
２アクセストランジスタと第２ドライブトランジスタと
が直列に連結されるように前記第２活性領域を垂直で横
断する第２アクセストランジスタのゲートと第２ドライ
ブトランジスタのゲート、前記第３活性領域を垂直で横
断する第１負荷トランジスタのゲート及び前記第４活性
領域を垂直で横断する第２負荷トランジスタのゲートの
役割をする第１導電層と、前記第１アクセストランジス
タ及び前記第１ドライブトランジスタの共通ドレイン、
相互連結された前記第２ドライブトランジスタのゲート
及び前記第２負荷トランジスタのゲート、及び前記第１
負荷トランジスタのソースを連結する第１連結ライン
と、前記第２アクセストランジスタ及び前記第２ドライ
ブトランジスタの共通ドレイン、相互連結された前記第
１ドライブトランジスタのゲート及び前記第１負荷トラ
ンジスタのゲート、及び前記第２負荷トランジスタのソ
ースを連結する第２連結ラインの役割をする第２導電層
と、前記第１アクセストランジスタのゲート及び第２ア
クセストランジスタのゲートと連結されたワードライン
の役割をする第３導電層と、前記第１及び第２負荷トラ
ンジスタのドレインと連結された第１電源ライン、前記
第１及び第２ドライブトランジスタのソースと連結され
た第２電源ライン、前記第１アクセストランジスタのソ
ースと連結された第１ビットライン、前記第２アクセス
トランジスタのソースと連結された第２ビットラインの
役割をする第４導電層とを備えることを特徴とする。
ダムアクセスメモリ素子は、二つのアクセストランジス
タとインバータ一対とでなった一つのフリップフロップ
回路で構成されたスタティックランダムアクセスメモリ
素子において、相互平行するように配置された第１導電
型の第１活性領域と第２活性領域及びこれら間に位置す
る第２導電型の第３活性領域と第４活性領域とが形成さ
れている半導体基板と、第１アクセストランジスタと第
１ドライブトランジスタとが直列に連結されるように前
記第１活性領域を垂直で横断する第１アクセストランジ
スタのゲートと第１ドライブトランジスタのゲート、第
２アクセストランジスタと第２ドライブトランジスタと
が直列に連結されるように前記第２活性領域を垂直で横
断する第２アクセストランジスタのゲートと第２ドライ
ブトランジスタのゲート、前記第３活性領域を垂直で横
断する第１負荷トランジスタのゲート及び前記第４活性
領域を垂直で横断する第２負荷トランジスタのゲートの
役割をする第１導電層と、前記第１アクセストランジス
タ及び前記第１ドライブトランジスタの共通ドレイン、
相互連結された前記第２ドライブトランジスタのゲート
及び前記第２負荷トランジスタのゲート、及び前記第１
負荷トランジスタのソースを連結する第１連結ライン
と、前記第２アクセストランジスタ及び前記第２ドライ
ブトランジスタの共通ドレイン、相互連結された前記第
１ドライブトランジスタのゲート及び前記第１負荷トラ
ンジスタのゲート、及び前記第２負荷トランジスタのソ
ースを連結する第２連結ラインの役割をする第２導電層
と、前記第１アクセストランジスタのゲート及び第２ア
クセストランジスタのゲートと連結されたワードライン
の役割をする第３導電層と、前記第１及び第２負荷トラ
ンジスタのドレインと連結された第１電源ライン、前記
第１及び第２ドライブトランジスタのソースと連結され
た第２電源ライン、前記第１アクセストランジスタのソ
ースと連結された第１ビットライン、前記第２アクセス
トランジスタのソースと連結された第２ビットラインの
役割をする第４導電層とを備えることを特徴とする。
【００１８】前記第１活性領域と第２活性領域とは単位
セルを横断する帯模様であり、前記第３活性領域と第４
活性領域とは前記第１活性領域及び第２活性領域と平行
して相互に対してジグザグで配置されており、前記第１
活性領域は、前記第１アクセストランジスタのゲートが
横断する部分より前記第１ドライブトランジスタのゲー
トが横断する部分の幅がさらに大きく、前記第２活性領
域は、前記第２アクセストランジスタのゲートが横断す
る部分より前記第２ドライブトランジスタのゲートが横
断する部分の幅がさらに大きい。また、前記第１活性領
域を垂直で横断する前記第１ドライブトランジスタのゲ
ートと前記第３活性領域を垂直で横断する前記第１負荷
トランジスタのゲートは水平で相互連結されて前記第４
活性領域の一端まで延長されており、前記第２活性領域
を垂直で横断する前記第２ドライブトランジスタのゲー
トと前記第４活性領域を垂直で横断する前記第２負荷ト
ランジスタのゲートとは水平で相互連結されて前記第３
活性領域の他端まで延長されている。
セルを横断する帯模様であり、前記第３活性領域と第４
活性領域とは前記第１活性領域及び第２活性領域と平行
して相互に対してジグザグで配置されており、前記第１
活性領域は、前記第１アクセストランジスタのゲートが
横断する部分より前記第１ドライブトランジスタのゲー
トが横断する部分の幅がさらに大きく、前記第２活性領
域は、前記第２アクセストランジスタのゲートが横断す
る部分より前記第２ドライブトランジスタのゲートが横
断する部分の幅がさらに大きい。また、前記第１活性領
域を垂直で横断する前記第１ドライブトランジスタのゲ
ートと前記第３活性領域を垂直で横断する前記第１負荷
トランジスタのゲートは水平で相互連結されて前記第４
活性領域の一端まで延長されており、前記第２活性領域
を垂直で横断する前記第２ドライブトランジスタのゲー
トと前記第４活性領域を垂直で横断する前記第２負荷ト
ランジスタのゲートとは水平で相互連結されて前記第３
活性領域の他端まで延長されている。
【００１９】前記第１アクセストランジスタのゲート、
前記第２ドライブトランジスタのゲート及び前記第２負
荷トランジスタのゲートは一直線上に位置し、これらと
平行するように前記第２アクセストランジスタのゲー
ト、前記第１ドライブトランジスタのゲート及び前記第
１負荷トランジスタのゲートが他の直線上に位置する。
前記第２ドライブトランジスタのゲート及び前記第２負
荷トランジスタのゲートは一直線上に位置し、これらと
平行するように前記第２アクセストランジスタのゲー
ト、前記第１ドライブトランジスタのゲート及び前記第
１負荷トランジスタのゲートが他の直線上に位置する。
【００２０】前記第１連結ラインと第２連結ラインとは
相互交差しなく、前記第１連結ラインは前記第２連結ラ
インに連結される要素と重畳されなく、前記第２連結ラ
インは前記第１連結ラインに連結される要素と重畳され
ない。また、前記第１連結ラインは、前記第１アクセス
トランジスタ及び第１ドライブトランジスタの共有ドレ
イン上に形成されたコンタクトホールと、前記第２負荷
トランジスタのゲートが第３活性領域の他端まで延長さ
れた部分と前記第１負荷トランジスタのソース上に形成
されたコンタクトホールとを通して、前記第１アクセス
トランジスタ及び第１ドライブトランジスタの共通ドレ
イン、前記第２ドライブトランジスタ及び第２負荷トラ
ンジスタの相互連結されたゲート及び前記第１負荷トラ
ンジスタのソースを連結し、前記第２連結ラインは、前
記第２アクセストランジスタ及び第２ドライブトランジ
スタの共有ドレイン上に形成されたコンタクトホール
と、前記第１負荷トランジスタのゲートが第４活性領域
の一端まで延長された部分と前記第２負荷トランジスタ
のソース上に形成されたコンタクトホールとを通して、
前記第２アクセストランジスタ及び第２ドライブトラン
ジスタの共通ドレイン、前記第１ドライブトランジスタ
及び前記第１負荷トランジスタの相互連結されたゲート
及び前記第２負荷トランジスタのソースを連結する。前
記第１連結ライン及び第２連結ラインは、多結晶シリコ
ン、非晶質シリコン、アルミニウム、タングステン、チ
タン、コバルトまたは銅のような金属物質でなってい
る。
相互交差しなく、前記第１連結ラインは前記第２連結ラ
インに連結される要素と重畳されなく、前記第２連結ラ
インは前記第１連結ラインに連結される要素と重畳され
ない。また、前記第１連結ラインは、前記第１アクセス
トランジスタ及び第１ドライブトランジスタの共有ドレ
イン上に形成されたコンタクトホールと、前記第２負荷
トランジスタのゲートが第３活性領域の他端まで延長さ
れた部分と前記第１負荷トランジスタのソース上に形成
されたコンタクトホールとを通して、前記第１アクセス
トランジスタ及び第１ドライブトランジスタの共通ドレ
イン、前記第２ドライブトランジスタ及び第２負荷トラ
ンジスタの相互連結されたゲート及び前記第１負荷トラ
ンジスタのソースを連結し、前記第２連結ラインは、前
記第２アクセストランジスタ及び第２ドライブトランジ
スタの共有ドレイン上に形成されたコンタクトホール
と、前記第１負荷トランジスタのゲートが第４活性領域
の一端まで延長された部分と前記第２負荷トランジスタ
のソース上に形成されたコンタクトホールとを通して、
前記第２アクセストランジスタ及び第２ドライブトラン
ジスタの共通ドレイン、前記第１ドライブトランジスタ
及び前記第１負荷トランジスタの相互連結されたゲート
及び前記第２負荷トランジスタのソースを連結する。前
記第１連結ライン及び第２連結ラインは、多結晶シリコ
ン、非晶質シリコン、アルミニウム、タングステン、チ
タン、コバルトまたは銅のような金属物質でなってい
る。
【００２１】前記ワードラインは、前記第１アクセスト
ランジスタのゲートと連結された前記第１導電層からな
った第１パッド層、及び前記第２アクセストランジスタ
のゲートと連結された前記第１導電層からなった第１パ
ッド層と連結されており、前記ゲートと相互平行するよ
うに配置され、単位セルを横断する帯模様である。
ランジスタのゲートと連結された前記第１導電層からな
った第１パッド層、及び前記第２アクセストランジスタ
のゲートと連結された前記第１導電層からなった第１パ
ッド層と連結されており、前記ゲートと相互平行するよ
うに配置され、単位セルを横断する帯模様である。
【００２２】前記第１電源ライン、第２電源ライン、第
１ビットライン及び第２ビットラインは前記ワードライ
ンに対して垂直方向に配置されており、前記第１電源ラ
インは、前記第１ビットライン及び第２ビットラインと
平行するようにその間に形成されており、前記第２電源
ラインは、前記第１電源ラインが形成されていない第１
ビットラインと第２ビットライン間にこれらと平行する
ように形成されている。
１ビットライン及び第２ビットラインは前記ワードライ
ンに対して垂直方向に配置されており、前記第１電源ラ
インは、前記第１ビットライン及び第２ビットラインと
平行するようにその間に形成されており、前記第２電源
ラインは、前記第１電源ラインが形成されていない第１
ビットラインと第２ビットライン間にこれらと平行する
ように形成されている。
【００２３】前記第１電源ラインは、前記第１及び第２
負荷トランジスタのドレイン上に形成された前記第２導
電層からなった第１パッド層と前記第３導電層からなっ
た第２パッド層を通して前記第１及び第２負荷トランジ
スタのドレインに電源電圧を供給し、前記第２電源ライ
ンは、前記第１及び第２ドライブトランジスタのソース
上に形成された前記第２導電層からなった第１パッド層
と前記第３導電層からなったＣ１１第２パッド層を通し
て前記第１及び第２ドライブトランジスタのソースに接
地電圧を供給し、前記第１ビットラインは、前記第１ア
クセストランジスタのソース上に形成された前記第２導
電層からなった第１パッド層と前記第３導電層からなっ
た第２パッド層を通して前記第１アクセストランジスタ
のソースにビットラインまたはビットラインバー電圧を
供給し、前記第２ビットラインは、前記第２アクセスト
ランジスタのソース上に形成された前記第２導電層から
なった第１パッド層と前記第３導電層からなった第２パ
ッド層を通して前記第２アクセストランジスタのソース
にビットラインバーまたはビットライン電圧を供給す
る。
負荷トランジスタのドレイン上に形成された前記第２導
電層からなった第１パッド層と前記第３導電層からなっ
た第２パッド層を通して前記第１及び第２負荷トランジ
スタのドレインに電源電圧を供給し、前記第２電源ライ
ンは、前記第１及び第２ドライブトランジスタのソース
上に形成された前記第２導電層からなった第１パッド層
と前記第３導電層からなったＣ１１第２パッド層を通し
て前記第１及び第２ドライブトランジスタのソースに接
地電圧を供給し、前記第１ビットラインは、前記第１ア
クセストランジスタのソース上に形成された前記第２導
電層からなった第１パッド層と前記第３導電層からなっ
た第２パッド層を通して前記第１アクセストランジスタ
のソースにビットラインまたはビットラインバー電圧を
供給し、前記第２ビットラインは、前記第２アクセスト
ランジスタのソース上に形成された前記第２導電層から
なった第１パッド層と前記第３導電層からなった第２パ
ッド層を通して前記第２アクセストランジスタのソース
にビットラインバーまたはビットライン電圧を供給す
る。
【００２４】本発明の他の具体例によるスタティックラ
ンダムアクセスメモリ素子は、二つのアクセストランジ
スタとインバータ一対でなった一つのフリップフロップ
回路で構成されたスタティックランダムアクセスメモリ
素子において、相互平行するように配置された第１導電
型の第１活性領域と第２活性領域及びこれら間に位置す
る第２導電型の第３活性領域と第４活性領域とが形成さ
れている半導体基板と、第１アクセストランジスタと第
１ドライブトランジスタとが直列に連結されるように前
記第１活性領域を垂直で横断する第１アクセストランジ
スタのゲートと第１ドライブトランジスタのゲート、第
２アクセストランジスタと第２ドライブトランジスタと
が直列に連結されるように前記第２活性領域を垂直で横
断する第２アクセストランジスタのゲートと第２ドライ
ブトランジスタのゲート、前記第３活性領域を垂直で横
断する第１負荷トランジスタのゲート及び前記第４活性
領域を垂直で横断する第２負荷トランジスタのゲートの
役割をする第１導電層と、前記第１アクセストランジス
タ及び前記第１ドライブトランジスタの共通ドレイン、
前記連結された前記第２ドライブトランジスタのゲート
及び前記第２負荷トランジスタのゲート、及び前記第１
負荷トランジスタのソースを連結する第１連結ライン
と、前記第２アクセストランジスタ及び前記第２ドライ
ブトランジスタの共通ドレイン、相互連結された前記第
１ドライブトランジスタのゲート及び前記第１負荷トラ
ンジスタのゲート、及び前記第２負荷トランジスタのソ
ースを連結する第２連結ラインの役割をする金属層から
なった第２導電層と、前記第１アクセストランジスタの
ゲート及び第２アクセストランジスタのゲートと連結さ
れたワードラインの役割をする金属層からなった第３導
電層と、前記第１アクセストランジスタのソースと連結
された第１ビットラインと、前記第２アクセストランジ
スタのソースと連結された第２ビットラインの役割をす
る金属層からなった第４導電層と、前記第１及び第２負
荷トランジスタのドレインと連結された第１電源ライン
と、前記第１及び第２ドライブトランジスタのソースと
連結された第２電源ラインの役割をする金属層からなっ
た第５導電層とを備えることを特徴とする。
ンダムアクセスメモリ素子は、二つのアクセストランジ
スタとインバータ一対でなった一つのフリップフロップ
回路で構成されたスタティックランダムアクセスメモリ
素子において、相互平行するように配置された第１導電
型の第１活性領域と第２活性領域及びこれら間に位置す
る第２導電型の第３活性領域と第４活性領域とが形成さ
れている半導体基板と、第１アクセストランジスタと第
１ドライブトランジスタとが直列に連結されるように前
記第１活性領域を垂直で横断する第１アクセストランジ
スタのゲートと第１ドライブトランジスタのゲート、第
２アクセストランジスタと第２ドライブトランジスタと
が直列に連結されるように前記第２活性領域を垂直で横
断する第２アクセストランジスタのゲートと第２ドライ
ブトランジスタのゲート、前記第３活性領域を垂直で横
断する第１負荷トランジスタのゲート及び前記第４活性
領域を垂直で横断する第２負荷トランジスタのゲートの
役割をする第１導電層と、前記第１アクセストランジス
タ及び前記第１ドライブトランジスタの共通ドレイン、
前記連結された前記第２ドライブトランジスタのゲート
及び前記第２負荷トランジスタのゲート、及び前記第１
負荷トランジスタのソースを連結する第１連結ライン
と、前記第２アクセストランジスタ及び前記第２ドライ
ブトランジスタの共通ドレイン、相互連結された前記第
１ドライブトランジスタのゲート及び前記第１負荷トラ
ンジスタのゲート、及び前記第２負荷トランジスタのソ
ースを連結する第２連結ラインの役割をする金属層から
なった第２導電層と、前記第１アクセストランジスタの
ゲート及び第２アクセストランジスタのゲートと連結さ
れたワードラインの役割をする金属層からなった第３導
電層と、前記第１アクセストランジスタのソースと連結
された第１ビットラインと、前記第２アクセストランジ
スタのソースと連結された第２ビットラインの役割をす
る金属層からなった第４導電層と、前記第１及び第２負
荷トランジスタのドレインと連結された第１電源ライン
と、前記第１及び第２ドライブトランジスタのソースと
連結された第２電源ラインの役割をする金属層からなっ
た第５導電層とを備えることを特徴とする。
【００２５】本発明によるスタティックランダムアクセ
スメモリ素子の製造方法は、二つのアクセストランジス
タとインバータ一対でなった一つのフリップフロップ回
路で構成されたスタティックランダムアクセスメモリ素
子を製造することにおいて、次のような製造方法とす
る。まず、半導体基板に第１活性領域と第２活性領域と
を相互平行するように形成すると同時にこれらの間にこ
れらと平行するように第３活性領域と第４活性領域とを
形成する。次に、ゲート酸化膜を形成した後、その上部
に第１導電層を蒸着してパターニングすることにより、
第１アクセストランジスタと第１ドライブトランジスタ
とが直列に連結されるように前記第１活性領域を垂直で
横断する模様の第１アクセストランジスタのゲートと第
１ドライブトランジスタのゲート、第２アクセストラン
ジスタと第２ドライブトランジスタとが直列に連結され
るように前記第２活性領域を垂直で横断する模様の第２
アクセストランジスタのゲートと第２ドライブトランジ
スタのゲート、前記第３活性領域を垂直で横断する模様
の第１負荷トランジスタのゲート及び前記第４活性領域
を垂直で横断する模様の第２負荷トランジスタのゲート
を形成する。次に、第１層間絶縁層を形成した後、これ
を部分的にエッチングすることによって、前記第１アク
セストランジスタ及び前記第１ドライブトランジスタの
共通ドレインを露出するＣ１、Ｃ３コンタクトホール
と、前記第２ドライブトランジスタのゲートと連結され
ている第２負荷トランジスタのゲート上と前記第１負荷
トランジスタのソースを露出するＣ６コンタクトホール
と、前記第２アクセストランジスタ及び前記第２ドライ
ブトランジスタの共有ドレインを露出するＣ２、Ｃ４コ
ンタクトホールと、前記第１ドライブトランジスタのゲ
ートと連結されている第１負荷トランジスタのゲート上
と前記第２負荷トランジスタのソースを露出するＣ５コ
ンタクトホールとを形成する。次に、第２導電層を形成
した後、これをパターニングすることにより、前記Ｃ
１、Ｃ３コンタクトホール及びＣ６コンタクトホールを
通して、前記第１アクセストランジスタ及び前記第１ド
ライブトランジスタの共通ドレイン、相互連結された前
記第２ドライブトランジスタ及び前記第２負荷トランジ
スタのゲート及び前記第１負荷トランジスタのソースを
連結する第１連結ラインと、前記Ｃ２、Ｃ４コンタクト
ホール及びＣ５コンタクトホールを通して、前記第２ア
クセストランジスタ及び前記第２ドライブトランジスタ
の共通ドレイン、相互連結された前記第１ドライブトラ
ンジスタ及び前記第１負荷トランジスタのゲート及び前
記第２負荷トランジスタのソースを連結する第２連結ラ
インを形成する。次に、第２層間絶縁層を形成した後、
これを部分的にエッチングすることによって、前記第１
アクセストランジスタのゲートを露出するＣ９第１バイ
アホールと、前記第２アクセストランジスタのゲートを
露出するＣ１０第１バイアホールとを形成する。次に、
第３導電層を形成した後、これをパターニングすること
により、前記Ｃ９第１バイアホール及びＣ１０第１バイ
アホールを通して、前記第１アクセストランジスタのゲ
ート及び第２アクセストランジスタのゲートと連結され
るワードラインを形成する。次に、第３層間絶縁層を形
成した後、これを部分的にエッチングすることによっ
て、前記第１及び第２負荷トランジスタのドレインを露
出するＣ１２第２バイアホールと、前記第１及び第２ド
ライブトランジスタのソースを露出するＣ１１第２バイ
アホールと、前記第１アクセストランジスタのソースを
露出するＣ７第２バイアホールと、前記第２アクセスト
ランジスタのソースを露出するＣ８第２バイアホールと
を形成する。次に、第４導電層を形成した後、これをパ
ターニングすることにより、前記Ｃ１２第２バイアホー
ルを通して第１及び第２負荷トランジスタのドレインと
連結される第１電源ラインと、前記Ｃ１１第２バイアホ
ールを通して第１及び第２ドライブトランジスタのソー
スと連結される第２電源ラインと、前記Ｃ７第２バイア
ホールを通して第１アクセストランジスタのソースと連
結される第１ビットラインと、前記Ｃ８第２バイアホー
ルを通して第２アクセストランジスタのソースと連結さ
れる第２ビットラインとを形成する。
スメモリ素子の製造方法は、二つのアクセストランジス
タとインバータ一対でなった一つのフリップフロップ回
路で構成されたスタティックランダムアクセスメモリ素
子を製造することにおいて、次のような製造方法とす
る。まず、半導体基板に第１活性領域と第２活性領域と
を相互平行するように形成すると同時にこれらの間にこ
れらと平行するように第３活性領域と第４活性領域とを
形成する。次に、ゲート酸化膜を形成した後、その上部
に第１導電層を蒸着してパターニングすることにより、
第１アクセストランジスタと第１ドライブトランジスタ
とが直列に連結されるように前記第１活性領域を垂直で
横断する模様の第１アクセストランジスタのゲートと第
１ドライブトランジスタのゲート、第２アクセストラン
ジスタと第２ドライブトランジスタとが直列に連結され
るように前記第２活性領域を垂直で横断する模様の第２
アクセストランジスタのゲートと第２ドライブトランジ
スタのゲート、前記第３活性領域を垂直で横断する模様
の第１負荷トランジスタのゲート及び前記第４活性領域
を垂直で横断する模様の第２負荷トランジスタのゲート
を形成する。次に、第１層間絶縁層を形成した後、これ
を部分的にエッチングすることによって、前記第１アク
セストランジスタ及び前記第１ドライブトランジスタの
共通ドレインを露出するＣ１、Ｃ３コンタクトホール
と、前記第２ドライブトランジスタのゲートと連結され
ている第２負荷トランジスタのゲート上と前記第１負荷
トランジスタのソースを露出するＣ６コンタクトホール
と、前記第２アクセストランジスタ及び前記第２ドライ
ブトランジスタの共有ドレインを露出するＣ２、Ｃ４コ
ンタクトホールと、前記第１ドライブトランジスタのゲ
ートと連結されている第１負荷トランジスタのゲート上
と前記第２負荷トランジスタのソースを露出するＣ５コ
ンタクトホールとを形成する。次に、第２導電層を形成
した後、これをパターニングすることにより、前記Ｃ
１、Ｃ３コンタクトホール及びＣ６コンタクトホールを
通して、前記第１アクセストランジスタ及び前記第１ド
ライブトランジスタの共通ドレイン、相互連結された前
記第２ドライブトランジスタ及び前記第２負荷トランジ
スタのゲート及び前記第１負荷トランジスタのソースを
連結する第１連結ラインと、前記Ｃ２、Ｃ４コンタクト
ホール及びＣ５コンタクトホールを通して、前記第２ア
クセストランジスタ及び前記第２ドライブトランジスタ
の共通ドレイン、相互連結された前記第１ドライブトラ
ンジスタ及び前記第１負荷トランジスタのゲート及び前
記第２負荷トランジスタのソースを連結する第２連結ラ
インを形成する。次に、第２層間絶縁層を形成した後、
これを部分的にエッチングすることによって、前記第１
アクセストランジスタのゲートを露出するＣ９第１バイ
アホールと、前記第２アクセストランジスタのゲートを
露出するＣ１０第１バイアホールとを形成する。次に、
第３導電層を形成した後、これをパターニングすること
により、前記Ｃ９第１バイアホール及びＣ１０第１バイ
アホールを通して、前記第１アクセストランジスタのゲ
ート及び第２アクセストランジスタのゲートと連結され
るワードラインを形成する。次に、第３層間絶縁層を形
成した後、これを部分的にエッチングすることによっ
て、前記第１及び第２負荷トランジスタのドレインを露
出するＣ１２第２バイアホールと、前記第１及び第２ド
ライブトランジスタのソースを露出するＣ１１第２バイ
アホールと、前記第１アクセストランジスタのソースを
露出するＣ７第２バイアホールと、前記第２アクセスト
ランジスタのソースを露出するＣ８第２バイアホールと
を形成する。次に、第４導電層を形成した後、これをパ
ターニングすることにより、前記Ｃ１２第２バイアホー
ルを通して第１及び第２負荷トランジスタのドレインと
連結される第１電源ラインと、前記Ｃ１１第２バイアホ
ールを通して第１及び第２ドライブトランジスタのソー
スと連結される第２電源ラインと、前記Ｃ７第２バイア
ホールを通して第１アクセストランジスタのソースと連
結される第１ビットラインと、前記Ｃ８第２バイアホー
ルを通して第２アクセストランジスタのソースと連結さ
れる第２ビットラインとを形成する。
【００２６】前記第１層間絶縁層にコンタクトホールを
形成する段階で、前記Ｃ１、Ｃ３コンタクトホール、Ｃ
２、Ｃ４コンタクトホール、Ｃ５コンタクトホール及び
Ｃ６コンタクトホールと共に、前記第１アクセストラン
ジスタのソース及びゲートを各々露出するＣ７コンタク
トホール及びＣ９コンタクトホールと、前記第１及び第
２ドライブトランジスタのソースを露出するＣ１１コン
タクトホールと、前記第２アクセストランジスタのソー
ス及びゲートを各々露出するＣ８コンタクトホール及び
Ｃ１０コンタクトホールと、前記第１及び第２負荷トラ
ンジスタのドレインを露出するＣ１２コンタクトホール
とを形成する。
形成する段階で、前記Ｃ１、Ｃ３コンタクトホール、Ｃ
２、Ｃ４コンタクトホール、Ｃ５コンタクトホール及び
Ｃ６コンタクトホールと共に、前記第１アクセストラン
ジスタのソース及びゲートを各々露出するＣ７コンタク
トホール及びＣ９コンタクトホールと、前記第１及び第
２ドライブトランジスタのソースを露出するＣ１１コン
タクトホールと、前記第２アクセストランジスタのソー
ス及びゲートを各々露出するＣ８コンタクトホール及び
Ｃ１０コンタクトホールと、前記第１及び第２負荷トラ
ンジスタのドレインを露出するＣ１２コンタクトホール
とを形成する。
【００２７】また、前記第２導電層を形成する段階前
に、前記Ｃ１、Ｃ３コンタクトホールと、Ｃ２、Ｃ４コ
ンタクトホールと、Ｃ５コンタクトホールと、Ｃ６コン
タクトホールが完全に埋め立てられるようにタングステ
ンを蒸着した後、前記第１層間絶縁層表面が露出される
時までこれを平坦化することによって、前記Ｃ１、Ｃ３
コンタクトホールと、Ｃ２、Ｃ４コンタクトホールと、
Ｃ５コンタクトホールと、Ｃ６コンタクトホールとを完
全に埋め立てる模様のＣ１、Ｃ３第１プラグと、Ｃ２、
Ｃ４第１プラグと、Ｃ５第１プラグと、Ｃ６第１プラグ
とを形成する。この時、前記第１層間絶縁層にコンタク
トホールを形成する段階で、前記Ｃ１、Ｃ３コンタクト
ホール、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクト
ホール及びＣ６コンタクトホールと共に、前記第１アク
セストランジスタのソース及びゲートを各々露出するＣ
７コンタクトホール及びＣ９コンタクトホールと、前記
第１及び第２ドライブトランジスタのソースを露出する
Ｃ１１コンタクトホールと、前記第２アクセストランジ
スタのソース及びゲートを各々露出するＣ８コンタクト
ホール及びＣ１０コンタクトホールと、前記第１及び第
２負荷トランジスタのドレインを露出するＣ１２コンタ
クトホールとを形成し、前記第１プラグを形成する段階
で、前記Ｃ１、Ｃ３第１プラグ、Ｃ２、Ｃ４第１プラ
グ、Ｃ５第１プラグ及びＣ６第１プラグと共に、前記Ｃ
７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２コンタクト
ホール内に各々Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及び
Ｃ１２第１プラグを形成する。
に、前記Ｃ１、Ｃ３コンタクトホールと、Ｃ２、Ｃ４コ
ンタクトホールと、Ｃ５コンタクトホールと、Ｃ６コン
タクトホールが完全に埋め立てられるようにタングステ
ンを蒸着した後、前記第１層間絶縁層表面が露出される
時までこれを平坦化することによって、前記Ｃ１、Ｃ３
コンタクトホールと、Ｃ２、Ｃ４コンタクトホールと、
Ｃ５コンタクトホールと、Ｃ６コンタクトホールとを完
全に埋め立てる模様のＣ１、Ｃ３第１プラグと、Ｃ２、
Ｃ４第１プラグと、Ｃ５第１プラグと、Ｃ６第１プラグ
とを形成する。この時、前記第１層間絶縁層にコンタク
トホールを形成する段階で、前記Ｃ１、Ｃ３コンタクト
ホール、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクト
ホール及びＣ６コンタクトホールと共に、前記第１アク
セストランジスタのソース及びゲートを各々露出するＣ
７コンタクトホール及びＣ９コンタクトホールと、前記
第１及び第２ドライブトランジスタのソースを露出する
Ｃ１１コンタクトホールと、前記第２アクセストランジ
スタのソース及びゲートを各々露出するＣ８コンタクト
ホール及びＣ１０コンタクトホールと、前記第１及び第
２負荷トランジスタのドレインを露出するＣ１２コンタ
クトホールとを形成し、前記第１プラグを形成する段階
で、前記Ｃ１、Ｃ３第１プラグ、Ｃ２、Ｃ４第１プラ
グ、Ｃ５第１プラグ及びＣ６第１プラグと共に、前記Ｃ
７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２コンタクト
ホール内に各々Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及び
Ｃ１２第１プラグを形成する。
【００２８】前記第２導電層をパターニングして第１連
結ラインと第２連結ラインとを形成すると同時に、前記
Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１プラ
グと各々接続するＣ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及
びＣ１２第１パッド層を形成する。前記第２導電層は、
多結晶シリコン、非晶質シリコン、アルミニウム、タン
グステン、チタン、コバルトまたは銅のような金属物質
で形成し、前記第３及び第４導電層はアルミニウムまた
は銅のような金属物質で形成する。
結ラインと第２連結ラインとを形成すると同時に、前記
Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１プラ
グと各々接続するＣ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及
びＣ１２第１パッド層を形成する。前記第２導電層は、
多結晶シリコン、非晶質シリコン、アルミニウム、タン
グステン、チタン、コバルトまたは銅のような金属物質
で形成し、前記第３及び第４導電層はアルミニウムまた
は銅のような金属物質で形成する。
【００２９】前記コンタクトホール、第１バイアホール
及び第２バイアホール内部はタングステンで埋め立て
て、各々第１プラグ、第２プラグ及び第３プラグを形成
する。
及び第２バイアホール内部はタングステンで埋め立て
て、各々第１プラグ、第２プラグ及び第３プラグを形成
する。
【００３０】前記活性領域を形成する段階から前記第４
導電層を形成する段階までの各段階は一般的なＣＭＯＳ
製造方法で行われる。
導電層を形成する段階までの各段階は一般的なＣＭＯＳ
製造方法で行われる。
【００３１】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の実施の形態を詳細に説明する。しかし、本発明の
実施の形態は多様な種類の異なる形態に変形でき、本発
明の範囲が以下で詳述する実施形態によって限定される
ことと解釈されてはいけない。本発明の実施の形態は当
業界で平均的な知識を有する者に本発明をより完全に説
明するために提供されるものである。したがって、図面
における要素の形状等はより明確な説明のために誇張さ
れており、図面上で同一の符号で表示された要素は同一
の要素を意味する。
発明の実施の形態を詳細に説明する。しかし、本発明の
実施の形態は多様な種類の異なる形態に変形でき、本発
明の範囲が以下で詳述する実施形態によって限定される
ことと解釈されてはいけない。本発明の実施の形態は当
業界で平均的な知識を有する者に本発明をより完全に説
明するために提供されるものである。したがって、図面
における要素の形状等はより明確な説明のために誇張さ
れており、図面上で同一の符号で表示された要素は同一
の要素を意味する。
【００３２】図３ないし図９は、追加的なマスクや工程
なくスタンダードＣＭＯＳロジック製造工程でスタティ
ックランダムアクセスメモリ素子を製造できる本発明の
一実施形態によるマスクパターンを示したレイアウトで
ある。
なくスタンダードＣＭＯＳロジック製造工程でスタティ
ックランダムアクセスメモリ素子を製造できる本発明の
一実施形態によるマスクパターンを示したレイアウトで
ある。
【００３３】図３は、活性領域及びゲートを形成するた
めのマスクパターンを示したレイアウトであり、“Ｐ１
０”は第１活性領域を、“Ｐ１２”は第３活性領域を、
“Ｐ１４”は第４活性領域を、“Ｐ１６”は第２活性領
域を、“Ｐ１８”は第１アクセストランジスタＱ１のゲ
ートを、“Ｐ２０”は相互連結された第１ドライブトラ
ンジスタＱ３のゲートと第１負荷トランジスタＱ５のゲ
ートを、“Ｐ２２”は相互連結された第２ドライブトラ
ンジスタＱ４のゲートと第２負荷トランジスタＱ６のゲ
ートを、そして“Ｐ２４”は第２アクセストランジスタ
Ｑ２のゲートを形成するためのマスクパターンである。
めのマスクパターンを示したレイアウトであり、“Ｐ１
０”は第１活性領域を、“Ｐ１２”は第３活性領域を、
“Ｐ１４”は第４活性領域を、“Ｐ１６”は第２活性領
域を、“Ｐ１８”は第１アクセストランジスタＱ１のゲ
ートを、“Ｐ２０”は相互連結された第１ドライブトラ
ンジスタＱ３のゲートと第１負荷トランジスタＱ５のゲ
ートを、“Ｐ２２”は相互連結された第２ドライブトラ
ンジスタＱ４のゲートと第２負荷トランジスタＱ６のゲ
ートを、そして“Ｐ２４”は第２アクセストランジスタ
Ｑ２のゲートを形成するためのマスクパターンである。
【００３４】第１活性領域Ｐ１０と第２活性領域Ｐ１６
とは、ＮＭＯＳトランジスタを形成するための領域とし
て“１”字模様（または帯模様）であり相互平行するよ
うに配置されており、第３活性領域Ｐ１２と第４活性領
域Ｐ１４とはＰＭＯＳトランジスタを形成するための領
域として前記第１及び第２活性領域間にこれらと相互平
行し、相互に対してジグザグになるように配置されてい
る。
とは、ＮＭＯＳトランジスタを形成するための領域とし
て“１”字模様（または帯模様）であり相互平行するよ
うに配置されており、第３活性領域Ｐ１２と第４活性領
域Ｐ１４とはＰＭＯＳトランジスタを形成するための領
域として前記第１及び第２活性領域間にこれらと相互平
行し、相互に対してジグザグになるように配置されてい
る。
【００３５】第１アクセストランジスタＱ１のゲートＰ
１８は、前記第１活性領域Ｐ１０を垂直で横断するよう
に配置されており、前記第２アクセストランジスタＱ２
のゲートＰ２４は前記第２活性領域Ｐ１６を垂直で横断
するように配置されている。第１活性領域Ｐ１０を垂直
で横断するように配置された第１ドライブトランジスタ
Ｑ３のゲートと第３活性領域Ｐ１２を垂直で横断するよ
うに配置された第１負荷トランジスタＱ５のゲートＰ２
０とは水平で伸びて第４活性領域Ｐ１４の一端まで延長
している。第２活性領域Ｐ１６を垂直で横断するように
配置された第２ドライブトランジスタＱ４のゲートと第
４活性領域Ｐ１４を垂直で横断するように配置された第
２負荷トランジスタＱ６のゲートＰ２２とは水平で伸び
て第３活性領域Ｐ１２の他端まで延長している。この
時、第１アクセストランジスタＱ１のゲートＰ１８、第
２ドライブトランジスタＱ４のゲート及び第２負荷トラ
ンジスタＱ６のゲートＰ２２は一直線上に位置し、これ
らと平行するようにして前記第２アクセストランジスタ
Ｑ２のゲートＰ２４、第１ドライブトランジスタＱ３の
ゲート及び第１負荷トランジスタＱ５のゲートＰ２０は
他の一直線上に位置する。
１８は、前記第１活性領域Ｐ１０を垂直で横断するよう
に配置されており、前記第２アクセストランジスタＱ２
のゲートＰ２４は前記第２活性領域Ｐ１６を垂直で横断
するように配置されている。第１活性領域Ｐ１０を垂直
で横断するように配置された第１ドライブトランジスタ
Ｑ３のゲートと第３活性領域Ｐ１２を垂直で横断するよ
うに配置された第１負荷トランジスタＱ５のゲートＰ２
０とは水平で伸びて第４活性領域Ｐ１４の一端まで延長
している。第２活性領域Ｐ１６を垂直で横断するように
配置された第２ドライブトランジスタＱ４のゲートと第
４活性領域Ｐ１４を垂直で横断するように配置された第
２負荷トランジスタＱ６のゲートＰ２２とは水平で伸び
て第３活性領域Ｐ１２の他端まで延長している。この
時、第１アクセストランジスタＱ１のゲートＰ１８、第
２ドライブトランジスタＱ４のゲート及び第２負荷トラ
ンジスタＱ６のゲートＰ２２は一直線上に位置し、これ
らと平行するようにして前記第２アクセストランジスタ
Ｑ２のゲートＰ２４、第１ドライブトランジスタＱ３の
ゲート及び第１負荷トランジスタＱ５のゲートＰ２０は
他の一直線上に位置する。
【００３６】第１活性領域Ｐ１０は、第１アクセストラ
ンジスタＱ１のゲートＰ１８が横断する部分より第１ド
ライブトランジスタＱ３のゲートＰ２０が横断する部分
の幅がさらに大きく、第２活性領域Ｐ１６は第２アクセ
ストランジスタＱ２のゲートＰ２４が横断する部分より
第２ドライブトランジスタＱ４のゲートＰ２２が横断す
る部分の幅がさらに大きい。
ンジスタＱ１のゲートＰ１８が横断する部分より第１ド
ライブトランジスタＱ３のゲートＰ２０が横断する部分
の幅がさらに大きく、第２活性領域Ｐ１６は第２アクセ
ストランジスタＱ２のゲートＰ２４が横断する部分より
第２ドライブトランジスタＱ４のゲートＰ２２が横断す
る部分の幅がさらに大きい。
【００３７】図４は、コンタクトホールを形成するため
のマスクパターンを示したレイアウトであり、“Ｐ２
６”は第１アクセストランジスタＱ１のソース上に形成
されるＣ７コンタクトホールを、“Ｐ２８”は第１アク
セストランジスタＱ１のゲート上に形成されるＣ９コン
タクトホールを、“Ｐ３０”は第１アクセストランジス
タＱ１及び第１ドライブトランジスタＱ３のドレイン上
に形成されるＣ１、Ｃ３コンタクトホールを、“Ｐ３
２”は第１ドライブトランジスタＱ３のソース上に形成
される第１インバータのＣ１１コンタクトホールを、
“Ｐ３４”は第１負荷トランジスタＱ５のドレイン上に
形成される第１インバータのＣ１２コンタクトホール
を、“Ｐ３６”は第２負荷トランジスタＱ６及び第２ド
ライブトランジスタＱ４のゲートと第１負荷トランジス
タＱ５のソース上に形成されるＣ６コンタクトホール
を、“Ｐ３８”は第２アクセストランジスタＱ２のソー
ス上に形成されるＣ８コンタクトホールを、“Ｐ４０”
は第２アクセストランジスタＱ２のゲート上に形成され
るＣ１０コンタクトホールを、“Ｐ４２”は第２アクセ
ストランジスタＱ２及び第２ドライブトランジスタＱ４
のドレイン上に形成されるＣ２、Ｃ４コンタクトホール
を、“Ｐ４４”は第２ドライブトランジスタＱ４のソー
ス上に形成される第２インバータのＣ１１コンタクトホ
ールを、“Ｐ４６”は第２負荷トランジスタＱ６のドレ
イン上に形成される第２インバータのＣ１２コンタクト
ホールを、そして“Ｐ４８”は第１負荷トランジスタＱ
５及び第１ドライブトランジスタＱ３のゲートと第２負
荷トランジスタＱ６のソース上に形成されるＣ５コンタ
クトホールを形成するためのマスクパターンである。
のマスクパターンを示したレイアウトであり、“Ｐ２
６”は第１アクセストランジスタＱ１のソース上に形成
されるＣ７コンタクトホールを、“Ｐ２８”は第１アク
セストランジスタＱ１のゲート上に形成されるＣ９コン
タクトホールを、“Ｐ３０”は第１アクセストランジス
タＱ１及び第１ドライブトランジスタＱ３のドレイン上
に形成されるＣ１、Ｃ３コンタクトホールを、“Ｐ３
２”は第１ドライブトランジスタＱ３のソース上に形成
される第１インバータのＣ１１コンタクトホールを、
“Ｐ３４”は第１負荷トランジスタＱ５のドレイン上に
形成される第１インバータのＣ１２コンタクトホール
を、“Ｐ３６”は第２負荷トランジスタＱ６及び第２ド
ライブトランジスタＱ４のゲートと第１負荷トランジス
タＱ５のソース上に形成されるＣ６コンタクトホール
を、“Ｐ３８”は第２アクセストランジスタＱ２のソー
ス上に形成されるＣ８コンタクトホールを、“Ｐ４０”
は第２アクセストランジスタＱ２のゲート上に形成され
るＣ１０コンタクトホールを、“Ｐ４２”は第２アクセ
ストランジスタＱ２及び第２ドライブトランジスタＱ４
のドレイン上に形成されるＣ２、Ｃ４コンタクトホール
を、“Ｐ４４”は第２ドライブトランジスタＱ４のソー
ス上に形成される第２インバータのＣ１１コンタクトホ
ールを、“Ｐ４６”は第２負荷トランジスタＱ６のドレ
イン上に形成される第２インバータのＣ１２コンタクト
ホールを、そして“Ｐ４８”は第１負荷トランジスタＱ
５及び第１ドライブトランジスタＱ３のゲートと第２負
荷トランジスタＱ６のソース上に形成されるＣ５コンタ
クトホールを形成するためのマスクパターンである。
【００３８】Ｃ１、Ｃ３コンタクトホールは、第１アク
セストランジスタＱ１のドレインと第１ドライブトラン
ジスタＱ３のドレインとを同時に露出させ、Ｃ２、Ｃ４
コンタクトホールは第２アクセストランジスタＱ２のド
レインと第２ドライブトランジスタＱ４のドレインとを
同時に露出させ、Ｃ５コンタクトホールは相互連結され
た第１ドライブトランジスタＱ３のゲート及び第１負荷
トランジスタＱ５のゲートと第２負荷トランジスタＱ６
のソースとを同時に露出させ、Ｃ６コンタクトホールは
相互連結された第２ドライブトランジスタＱ４のゲート
及び第２負荷トランジスタＱ６のゲートと第１負荷トラ
ンジスタＱ５のソースとを同時に露出させる。
セストランジスタＱ１のドレインと第１ドライブトラン
ジスタＱ３のドレインとを同時に露出させ、Ｃ２、Ｃ４
コンタクトホールは第２アクセストランジスタＱ２のド
レインと第２ドライブトランジスタＱ４のドレインとを
同時に露出させ、Ｃ５コンタクトホールは相互連結され
た第１ドライブトランジスタＱ３のゲート及び第１負荷
トランジスタＱ５のゲートと第２負荷トランジスタＱ６
のソースとを同時に露出させ、Ｃ６コンタクトホールは
相互連結された第２ドライブトランジスタＱ４のゲート
及び第２負荷トランジスタＱ６のゲートと第１負荷トラ
ンジスタＱ５のソースとを同時に露出させる。
【００３９】図５は、第１連結ライン、第２連結ライン
及び第１パッド層を形成するためのマスクパターンを示
したレイアウトであり、“Ｐ５０”はＣ７コンタクトホ
ールを通して第１アクセストランジスタＱ１のソースと
連結されるＣ７第１パッド層を、“Ｐ５２”はＣ９コン
タクトホールを通して第１アクセストランジスタＱ１の
ゲートと連結されるＣ９第１パッド層を、“Ｐ５４”は
第１インバータのＣ１１コンタクトホールを通して第１
ドライブトランジスタＱ３のソースと連結される第１イ
ンバータのＣ１１第１パッド層を、“Ｐ５６”は第１イ
ンバータのＣ１２コンタクトホールを通して第１負荷ト
ランジスタＱ５のドレインと連結される第１インバータ
のＣ１２第１パッド層を、“Ｐ５８”はＣ１、Ｃ３コン
タクトホール及びＣ６コンタクトホールを通して第１ア
クセストランジスタＱ１及び第１ドライブトランジスタ
Ｑ３のドレインと第２ドライブトランジスタＱ４及び第
２負荷トランジスタＱ６のゲートと第１負荷トランジス
タＱ５のソースとを連結する第１連結ラインを、“Ｐ６
０”はＣ８コンタクトホールを通して第２アクセストラ
ンジスタＱ２のソースと連結されるＣ８第１パッド層
を、“Ｐ６２”はＣ１０コンタクトホールを通して第２
アクセストランジスタＱ２のゲートと連結されるＣ１０
第１パッド層を、“Ｐ６４”は第２インバータのＣ１１
コンタクトホールを通して第２ドライブトランジスタＱ
４のソースと連結される第２インバータのＣ１１第１パ
ッド層を、“Ｐ６６”は第２インバータのＣ１２コンタ
クトホールを通して第２負荷トランジスタＱ６のドレイ
ンと連結される第２インバータのＣ１２第１パッド層
を、そして“Ｐ６８”はＣ２、Ｃ４コンタクトホール及
びＣ５コンタクトホールを通して第２アクセストランジ
スタＱ２及び第２ドライブトランジスタＱ４のドレイン
と第１ドライブトランジスタＱ３及び第１負荷トランジ
スタＱ５のゲートと第２負荷トランジスタＱ６のソース
とを連結する第２連結ラインを形成するためのマスクパ
ターンである。
及び第１パッド層を形成するためのマスクパターンを示
したレイアウトであり、“Ｐ５０”はＣ７コンタクトホ
ールを通して第１アクセストランジスタＱ１のソースと
連結されるＣ７第１パッド層を、“Ｐ５２”はＣ９コン
タクトホールを通して第１アクセストランジスタＱ１の
ゲートと連結されるＣ９第１パッド層を、“Ｐ５４”は
第１インバータのＣ１１コンタクトホールを通して第１
ドライブトランジスタＱ３のソースと連結される第１イ
ンバータのＣ１１第１パッド層を、“Ｐ５６”は第１イ
ンバータのＣ１２コンタクトホールを通して第１負荷ト
ランジスタＱ５のドレインと連結される第１インバータ
のＣ１２第１パッド層を、“Ｐ５８”はＣ１、Ｃ３コン
タクトホール及びＣ６コンタクトホールを通して第１ア
クセストランジスタＱ１及び第１ドライブトランジスタ
Ｑ３のドレインと第２ドライブトランジスタＱ４及び第
２負荷トランジスタＱ６のゲートと第１負荷トランジス
タＱ５のソースとを連結する第１連結ラインを、“Ｐ６
０”はＣ８コンタクトホールを通して第２アクセストラ
ンジスタＱ２のソースと連結されるＣ８第１パッド層
を、“Ｐ６２”はＣ１０コンタクトホールを通して第２
アクセストランジスタＱ２のゲートと連結されるＣ１０
第１パッド層を、“Ｐ６４”は第２インバータのＣ１１
コンタクトホールを通して第２ドライブトランジスタＱ
４のソースと連結される第２インバータのＣ１１第１パ
ッド層を、“Ｐ６６”は第２インバータのＣ１２コンタ
クトホールを通して第２負荷トランジスタＱ６のドレイ
ンと連結される第２インバータのＣ１２第１パッド層
を、そして“Ｐ６８”はＣ２、Ｃ４コンタクトホール及
びＣ５コンタクトホールを通して第２アクセストランジ
スタＱ２及び第２ドライブトランジスタＱ４のドレイン
と第１ドライブトランジスタＱ３及び第１負荷トランジ
スタＱ５のゲートと第２負荷トランジスタＱ６のソース
とを連結する第２連結ラインを形成するためのマスクパ
ターンである。
【００４０】前記第１連結ラインＰ５８と第２連結ライ
ンＰ６８とは相互交差しないように配置されて、第１連
結ラインＰ５８は第２連結ラインＰ６８に連結される要
素（すなわち、第２アクセストランジスタＱ２及び第２
ドライブトランジスタＱ４のドレイン、第１ドライブト
ランジスタＱ３及び第１負荷トランジスタＱ５のゲート
及び第２負荷トランジスタＱ６のソース）と重畳されな
く、第２連結ラインＰ６８は第１連結ラインＰ５８に連
結される要素（すなわち、第１アクセストランジスタＱ
１及び第１ドライブトランジスタＱ３のドレイン、第２
ドライブトランジスタＱ４及び第２負荷トランジスタＱ
６のゲート及び第１負荷トランジスタＱ５のソース）と
重畳されない。
ンＰ６８とは相互交差しないように配置されて、第１連
結ラインＰ５８は第２連結ラインＰ６８に連結される要
素（すなわち、第２アクセストランジスタＱ２及び第２
ドライブトランジスタＱ４のドレイン、第１ドライブト
ランジスタＱ３及び第１負荷トランジスタＱ５のゲート
及び第２負荷トランジスタＱ６のソース）と重畳されな
く、第２連結ラインＰ６８は第１連結ラインＰ５８に連
結される要素（すなわち、第１アクセストランジスタＱ
１及び第１ドライブトランジスタＱ３のドレイン、第２
ドライブトランジスタＱ４及び第２負荷トランジスタＱ
６のゲート及び第１負荷トランジスタＱ５のソース）と
重畳されない。
【００４１】前記第１連結ラインＰ５８は、Ｃ１、Ｃ３
コンタクトホールと、第２負荷トランジスタＱ６のゲー
トが第３活性領域Ｐ１２の他端まで延長された部分及び
第１負荷トランジスタＱ５のソース上に形成されたＣ６
コンタクトホールとを連結し、前記第２連結ラインＰ６
８はＣ２、Ｃ４コンタクトホールと、第１負荷トランジ
スタＱ５のゲートが第４活性領域Ｐ１４の一端まで延長
された部分及び第２負荷トランジスタＱ６のソース上に
形成されたＣ５コンタクトホールとを連結する。
コンタクトホールと、第２負荷トランジスタＱ６のゲー
トが第３活性領域Ｐ１２の他端まで延長された部分及び
第１負荷トランジスタＱ５のソース上に形成されたＣ６
コンタクトホールとを連結し、前記第２連結ラインＰ６
８はＣ２、Ｃ４コンタクトホールと、第１負荷トランジ
スタＱ５のゲートが第４活性領域Ｐ１４の一端まで延長
された部分及び第２負荷トランジスタＱ６のソース上に
形成されたＣ５コンタクトホールとを連結する。
【００４２】図６は、第１バイアホールを形成するため
のマスクパターンを示したレイアウトであり、“Ｐ７
０”はＣ７第１パッド層Ｐ５０上に形成されるＣ７第１
バイアホールを、“Ｐ７２”はＣ９第１パッド層Ｐ５２
上に形成されるＣ９第１バイアホールを、“Ｐ７４”は
第１インバータのＣ１１第１パッド層Ｐ５４上に形成さ
れる第１インバータのＣ１１第１バイアホールを、“Ｐ
７６”は第１インバータのＣ１２第１パッド層Ｐ５６上
に形成される第１インバータのＣ１２第１バイアホール
を、“Ｐ７８”はＣ８第１パッド層Ｐ６０上に形成され
るＣ８第１バイアホールを、“Ｐ８０”はＣ１０第１パ
ッド層Ｐ６２上に形成されるＣ１０第１バイアホール
を、“Ｐ８２”は第２インバータのＣ１１第１パッド層
Ｐ６４上に形成される第２インバータのＣ１１第１バイ
アホールを、そして“Ｐ８４”は第２インバータのＣ１
２第１パッド層Ｐ６８上に形成される第２インバータの
Ｃ１２第１バイアホールを形成するためのマスクパター
ンである。
のマスクパターンを示したレイアウトであり、“Ｐ７
０”はＣ７第１パッド層Ｐ５０上に形成されるＣ７第１
バイアホールを、“Ｐ７２”はＣ９第１パッド層Ｐ５２
上に形成されるＣ９第１バイアホールを、“Ｐ７４”は
第１インバータのＣ１１第１パッド層Ｐ５４上に形成さ
れる第１インバータのＣ１１第１バイアホールを、“Ｐ
７６”は第１インバータのＣ１２第１パッド層Ｐ５６上
に形成される第１インバータのＣ１２第１バイアホール
を、“Ｐ７８”はＣ８第１パッド層Ｐ６０上に形成され
るＣ８第１バイアホールを、“Ｐ８０”はＣ１０第１パ
ッド層Ｐ６２上に形成されるＣ１０第１バイアホール
を、“Ｐ８２”は第２インバータのＣ１１第１パッド層
Ｐ６４上に形成される第２インバータのＣ１１第１バイ
アホールを、そして“Ｐ８４”は第２インバータのＣ１
２第１パッド層Ｐ６８上に形成される第２インバータの
Ｃ１２第１バイアホールを形成するためのマスクパター
ンである。
【００４３】図７は、ワードライン及び第２パッド層を
形成するためのマスクパターンを示したレイアウトであ
り、“Ｐ８６”はＣ７第１バイアホール(図６のＰ７０)
を通して第１アクセストランジスタＱ１のソースと連結
されるＣ７第２パッド層を、“Ｐ８８”は第２インバー
タのＣ１２第１バイアホール(図６のＰ８４)を通して第
２負荷トランジスタＱ６のドレインと連結される第２イ
ンバータのＣ１２第２パッド層を、“Ｐ９０”は第２イ
ンバータのＣ１１第１バイアホール(図６のＰ８２)を通
して第２ドライブトランジスタＱ４のソースと連結され
る第２インバータのＣ１１第２パッド層を、“Ｐ９２”
はＣ８第１バイアホール(図６のＰ７８)を通して第２ア
クセストランジスタＱ２のソースと連結されるＣ８第２
パッド層を、“Ｐ９４”は第１インバータのＣ１２第１
バイアホール(図６のＰ７６)を通して第１負荷トランジ
スタＱ５のドレインと連結される第１インバータのＣ１
２第２パッド層を、“Ｐ９６”は第１インバータのＣ１
１第１バイアホール(図６のＰ７４)を通して第１ドライ
ブトランジスタＱ３のソースと連結される第１インバー
タのＣ１１第２パッド層を、そして“Ｐ９８”はＣ９第
１バイアホール(図６のＰ７２)及びＣ１０第１バイアホ
ール(図６のＰ８０)を通して第１アクセストランジスタ
Ｑ１のゲート及び第２アクセストランジスタＱ２のゲー
トと連結されるワードラインを形成するためのマスクパ
ターンである。前記ワードラインＰ９８は、ゲートと相
互平行するように配置され、単位セルを横断する帯模様
である。
形成するためのマスクパターンを示したレイアウトであ
り、“Ｐ８６”はＣ７第１バイアホール(図６のＰ７０)
を通して第１アクセストランジスタＱ１のソースと連結
されるＣ７第２パッド層を、“Ｐ８８”は第２インバー
タのＣ１２第１バイアホール(図６のＰ８４)を通して第
２負荷トランジスタＱ６のドレインと連結される第２イ
ンバータのＣ１２第２パッド層を、“Ｐ９０”は第２イ
ンバータのＣ１１第１バイアホール(図６のＰ８２)を通
して第２ドライブトランジスタＱ４のソースと連結され
る第２インバータのＣ１１第２パッド層を、“Ｐ９２”
はＣ８第１バイアホール(図６のＰ７８)を通して第２ア
クセストランジスタＱ２のソースと連結されるＣ８第２
パッド層を、“Ｐ９４”は第１インバータのＣ１２第１
バイアホール(図６のＰ７６)を通して第１負荷トランジ
スタＱ５のドレインと連結される第１インバータのＣ１
２第２パッド層を、“Ｐ９６”は第１インバータのＣ１
１第１バイアホール(図６のＰ７４)を通して第１ドライ
ブトランジスタＱ３のソースと連結される第１インバー
タのＣ１１第２パッド層を、そして“Ｐ９８”はＣ９第
１バイアホール(図６のＰ７２)及びＣ１０第１バイアホ
ール(図６のＰ８０)を通して第１アクセストランジスタ
Ｑ１のゲート及び第２アクセストランジスタＱ２のゲー
トと連結されるワードラインを形成するためのマスクパ
ターンである。前記ワードラインＰ９８は、ゲートと相
互平行するように配置され、単位セルを横断する帯模様
である。
【００４４】図８は、第２バイアホールを形成するため
のマスクパターンを示したレイアウトであり、“Ｐ１０
０”はＣ７第２パッド層(図７のＰ８６)上に形成される
Ｃ７第２バイアホールを、“Ｐ１０２”は第２インバー
タのＣ１２第２パッド層(図７のＰ８８)上に形成される
第２インバータのＣ１２第２バイアホールを、“Ｐ１０
４”は第１インバータのＣ１２第２パッド層(図７のＰ
９４)上に形成された第１インバータのＣ１２第２バイ
アホールを、“Ｐ１０６”はＣ８第２パッド層(図７の
Ｐ９２)上に形成されるＣ８第２バイアホールを、“Ｐ
１０８”は第１インバータのＣ１１第２パッド層(図７
のＰ９６)上に形成される第１インバータのＣ１１第２
バイアホールを、そして“１１０”は第２インバータの
Ｃ１１第２パッド層(図７のＰ９０)上に形成される第２
インバータのＣ１１第２バイアホールを形成するための
マスクパターンである。
のマスクパターンを示したレイアウトであり、“Ｐ１０
０”はＣ７第２パッド層(図７のＰ８６)上に形成される
Ｃ７第２バイアホールを、“Ｐ１０２”は第２インバー
タのＣ１２第２パッド層(図７のＰ８８)上に形成される
第２インバータのＣ１２第２バイアホールを、“Ｐ１０
４”は第１インバータのＣ１２第２パッド層(図７のＰ
９４)上に形成された第１インバータのＣ１２第２バイ
アホールを、“Ｐ１０６”はＣ８第２パッド層(図７の
Ｐ９２)上に形成されるＣ８第２バイアホールを、“Ｐ
１０８”は第１インバータのＣ１１第２パッド層(図７
のＰ９６)上に形成される第１インバータのＣ１１第２
バイアホールを、そして“１１０”は第２インバータの
Ｃ１１第２パッド層(図７のＰ９０)上に形成される第２
インバータのＣ１１第２バイアホールを形成するための
マスクパターンである。
【００４５】図９は、電源ライン及びビットラインを形
成するためのマスクパターンを示したレイアウトであ
り、“Ｐ１１２”は第１インバータのＣ１１第２バイア
ホール(図８のＰ１０８)を通して第１ドライブトランジ
スタＱ３のソースと連結される第２電源ライン（すなわ
ち、Ｖｓｓ供給ライン）を、“Ｐ１１４”はＣ７第２バ
イアホール(図８のＰ１００)を通して第１アクセストラ
ンジスタＱ１のソースと連結される第１ビットライン
を、“Ｐ１１６”は第１インバータのＣ１２第２バイア
ホール(図８のＰ１０４)及び第２インバータのＣ１２第
２バイアホール(図８のＰ１０２)を通して第１負荷トラ
ンジスタＱ５及び第２負荷トランジスタＱ６のドレイン
と連結される第１電源ライン（すなわち、Ｖｃｃ供給ラ
イン）を、“Ｐ１１８”はＣ８第２バイアホール(図８
のＰ１０６)を通して第２アクセストランジスタＱ２の
ソースと連結される第２ビットラインを、そして“Ｐ１
２０”は第２インバータのＣ１１第２バイアホール(図
８のＰ１１０)を通して第２ドライブトランジスタＱ４
のソースと連結される第２電源ライン（すなわち、Ｖｓ
ｓ供給ライン）を形成するためのマスクパターンであ
る。
成するためのマスクパターンを示したレイアウトであ
り、“Ｐ１１２”は第１インバータのＣ１１第２バイア
ホール(図８のＰ１０８)を通して第１ドライブトランジ
スタＱ３のソースと連結される第２電源ライン（すなわ
ち、Ｖｓｓ供給ライン）を、“Ｐ１１４”はＣ７第２バ
イアホール(図８のＰ１００)を通して第１アクセストラ
ンジスタＱ１のソースと連結される第１ビットライン
を、“Ｐ１１６”は第１インバータのＣ１２第２バイア
ホール(図８のＰ１０４)及び第２インバータのＣ１２第
２バイアホール(図８のＰ１０２)を通して第１負荷トラ
ンジスタＱ５及び第２負荷トランジスタＱ６のドレイン
と連結される第１電源ライン（すなわち、Ｖｃｃ供給ラ
イン）を、“Ｐ１１８”はＣ８第２バイアホール(図８
のＰ１０６)を通して第２アクセストランジスタＱ２の
ソースと連結される第２ビットラインを、そして“Ｐ１
２０”は第２インバータのＣ１１第２バイアホール(図
８のＰ１１０)を通して第２ドライブトランジスタＱ４
のソースと連結される第２電源ライン（すなわち、Ｖｓ
ｓ供給ライン）を形成するためのマスクパターンであ
る。
【００４６】図１０及び図１１は、前記図３ないし図９
のマスクパターンを用いて形成された本発明の一実施形
態によるスタティックランダムアクセスメモリ素子の完
成断面図であり、各々は図９のＡ−Ａ'線とＢ−Ｂ'線の
切断面に該当する断面図である。
のマスクパターンを用いて形成された本発明の一実施形
態によるスタティックランダムアクセスメモリ素子の完
成断面図であり、各々は図９のＡ−Ａ'線とＢ−Ｂ'線の
切断面に該当する断面図である。
【００４７】ＮＭＯＳトランジスタ（すなわち、第１及
び第２アクセストランジスタＱ１及びＱ２と第１及び第
２ドライブトランジスタＱ３及びＱ４）が形成される領
域にはＰ型ウェル５０（またはＰ型半導体基板）が形成
されており、ＰＭＯＳトランジスタ（すなわち、第１及
び第２負荷トランジスタＱ５及びＱ６）が形成される領
域にはＮウェル５２が形成されている。トレンチ型フィ
ールド酸化膜５４間の領域は活性領域であり、図１０及
び図１１の左側から右側に向って各々第１活性領域（図
３のＰ１０）、第３活性領域（図３のＰ１２）、第４活
性領域（図３のＰ１４）、第２活性領域（図３のＰ１
６）に該当する。
び第２アクセストランジスタＱ１及びＱ２と第１及び第
２ドライブトランジスタＱ３及びＱ４）が形成される領
域にはＰ型ウェル５０（またはＰ型半導体基板）が形成
されており、ＰＭＯＳトランジスタ（すなわち、第１及
び第２負荷トランジスタＱ５及びＱ６）が形成される領
域にはＮウェル５２が形成されている。トレンチ型フィ
ールド酸化膜５４間の領域は活性領域であり、図１０及
び図１１の左側から右側に向って各々第１活性領域（図
３のＰ１０）、第３活性領域（図３のＰ１２）、第４活
性領域（図３のＰ１４）、第２活性領域（図３のＰ１
６）に該当する。
【００４８】第１活性領域には第１アクセストランジス
タＱ１のソース及びドレインと第１ドライブトランジス
タＱ３のソース及びドレインが形成されているが、図１
１の図面符号“６２”は第１アクセストランジスタＱ１
及び第１ドライブトランジスタＱ３のドレインに該当す
る。第３活性領域には第１負荷トランジスタＱ５のソー
ス及びドレインが形成されているが、図１１の図面符号
“６４”は第１負荷トランジスタＱ５のソースに該当す
る。第４活性領域には第２負荷トランジスタＱ６のソー
ス及びドレインが形成されているが、図１１の図面符号
“６６”は第２負荷トランジスタＱ６のソースに該当す
る。第２活性領域には第２アクセストランジスタＱ２の
ソース及びドレインと第２ドライブトランジスタＱ４の
ソース及びドレインが形成されているが、図１１の図面
符号“６８”は第２アクセストランジスタＱ２及び第２
ドライブトランジスタＱ４のドレインに該当する。
タＱ１のソース及びドレインと第１ドライブトランジス
タＱ３のソース及びドレインが形成されているが、図１
１の図面符号“６２”は第１アクセストランジスタＱ１
及び第１ドライブトランジスタＱ３のドレインに該当す
る。第３活性領域には第１負荷トランジスタＱ５のソー
ス及びドレインが形成されているが、図１１の図面符号
“６４”は第１負荷トランジスタＱ５のソースに該当す
る。第４活性領域には第２負荷トランジスタＱ６のソー
ス及びドレインが形成されているが、図１１の図面符号
“６６”は第２負荷トランジスタＱ６のソースに該当す
る。第２活性領域には第２アクセストランジスタＱ２の
ソース及びドレインと第２ドライブトランジスタＱ４の
ソース及びドレインが形成されているが、図１１の図面
符号“６８”は第２アクセストランジスタＱ２及び第２
ドライブトランジスタＱ４のドレインに該当する。
【００４９】各トランジスタのゲートは、例えば不純物
がドープされた多結晶シリコンのような導電物質（第１
導電層）で形成されており、第１ドライブトランジスタ
Ｑ３及び第１負荷トランジスタＱ５のゲート５８は図１
０に示されたように第１、第３及び第４活性領域を垂直
で横断するように形成されており、第２アクセストラン
ジスタＱ２のゲート６０は第２活性領域を垂直で横断す
るように形成されており、第２ドライブトランジスタＱ
４及び第２負荷トランジスタＱ６のゲート（図示せず）
は第２、第４及び第３活性領域を垂直で横断するように
形成されており、第１アクセストランジスタＱ１のゲー
ト（図示せず）は第１活性領域を垂直で横断するように
形成されている。図面符号“５６”はゲート酸化膜であ
る。
がドープされた多結晶シリコンのような導電物質（第１
導電層）で形成されており、第１ドライブトランジスタ
Ｑ３及び第１負荷トランジスタＱ５のゲート５８は図１
０に示されたように第１、第３及び第４活性領域を垂直
で横断するように形成されており、第２アクセストラン
ジスタＱ２のゲート６０は第２活性領域を垂直で横断す
るように形成されており、第２ドライブトランジスタＱ
４及び第２負荷トランジスタＱ６のゲート（図示せず）
は第２、第４及び第３活性領域を垂直で横断するように
形成されており、第１アクセストランジスタＱ１のゲー
ト（図示せず）は第１活性領域を垂直で横断するように
形成されている。図面符号“５６”はゲート酸化膜であ
る。
【００５０】ＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒ
ｇｉｎ）を改善するためにはドライブトランジスタの幅
を増やすことが有利であるので、本発明の一実施形態で
は、第１及び第２ドライブトランジスタＱ３及びＱ４の
ゲートの幅が他のトランジスタのゲートの幅よりさらに
大きいように前記第１及び第２ドライブトランジスタＱ
３及びＱ４のゲートが横断する部分の第１及び第２活性
領域の幅は他の部分より大きく形成されている。
ｇｉｎ）を改善するためにはドライブトランジスタの幅
を増やすことが有利であるので、本発明の一実施形態で
は、第１及び第２ドライブトランジスタＱ３及びＱ４の
ゲートの幅が他のトランジスタのゲートの幅よりさらに
大きいように前記第１及び第２ドライブトランジスタＱ
３及びＱ４のゲートが横断する部分の第１及び第２活性
領域の幅は他の部分より大きく形成されている。
【００５１】第１連結ライン８４及び第２連結ライン８
６は、例えば多結晶シリコン、非晶質シリコン、アルミ
ニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔ
ｉ）、コバルト（Ｃｏ）または銅（Ｃｕ）のような金属
物質（第２導電層）で形成されている。この第１連結ラ
イン８４は、Ｃ１、Ｃ３プラグ７２及びＣ６プラグ７８
を通して第１アクセストランジスタＱ１及び第１ドライ
ブトランジスタＱ３のドレイン６２と、第１負荷トラン
ジスタＱ５のソース６４と、第２ドライブトランジスタ
Ｑ４及び第２負荷トランジスタＱ６のゲート（図示せ
ず）とを連結する。前記第２連結ライン８６は、Ｃ２、
Ｃ４プラグ７４及びＣ５プラグ７６を通して、第２アク
セストランジスタＱ２及び第２ドライブトランジスタＱ
４のドレイン６８と、第２負荷トランジスタＱ６のソー
ス６６と、第１ドライブトランジスタＱ３及び第１負荷
トランジスタＱ５のゲート５８とを連結する。
６は、例えば多結晶シリコン、非晶質シリコン、アルミ
ニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔ
ｉ）、コバルト（Ｃｏ）または銅（Ｃｕ）のような金属
物質（第２導電層）で形成されている。この第１連結ラ
イン８４は、Ｃ１、Ｃ３プラグ７２及びＣ６プラグ７８
を通して第１アクセストランジスタＱ１及び第１ドライ
ブトランジスタＱ３のドレイン６２と、第１負荷トラン
ジスタＱ５のソース６４と、第２ドライブトランジスタ
Ｑ４及び第２負荷トランジスタＱ６のゲート（図示せ
ず）とを連結する。前記第２連結ライン８６は、Ｃ２、
Ｃ４プラグ７４及びＣ５プラグ７６を通して、第２アク
セストランジスタＱ２及び第２ドライブトランジスタＱ
４のドレイン６８と、第２負荷トランジスタＱ６のソー
ス６６と、第１ドライブトランジスタＱ３及び第１負荷
トランジスタＱ５のゲート５８とを連結する。
【００５２】前記第１連結ライン８４は、第１ＣＭＯＳ
インバータの出力端と第２ＣＭＯＳインバータの入力端
とを連結し、前記第２連結ライン８６は第２ＣＭＯＳイ
ンバータの出力端と第１ＣＭＯＳインバータの入力端と
を連結するもので、図２の局部的な相互連結ライン２２
に該当する。図２の場合、前記局部的な相互連結ライン
２２は、チタン及びチタンナイトライドを積層した形態
で形成されており、ＣＭＯＳスタンダードロジック製造
工程に別途のマスク（追加的な１枚のマスク）及び工程
を追加して形成した。しかし、本発明の一実施形態によ
る前記第１及び第２連結ライン８４及び８６は一般的な
金属配線をそのまま用いて形成するので、図２のように
追加的なマスクや工程なくＣＭＯＳスタンダードロジッ
ク製造工程でこれを形成することができ、しかも金属配
線を用いるので抵抗を数十分の１に低めることができて
ＳＲＡＭセルのスピード向上の面でも図２の従来技術よ
り有利である。
インバータの出力端と第２ＣＭＯＳインバータの入力端
とを連結し、前記第２連結ライン８６は第２ＣＭＯＳイ
ンバータの出力端と第１ＣＭＯＳインバータの入力端と
を連結するもので、図２の局部的な相互連結ライン２２
に該当する。図２の場合、前記局部的な相互連結ライン
２２は、チタン及びチタンナイトライドを積層した形態
で形成されており、ＣＭＯＳスタンダードロジック製造
工程に別途のマスク（追加的な１枚のマスク）及び工程
を追加して形成した。しかし、本発明の一実施形態によ
る前記第１及び第２連結ライン８４及び８６は一般的な
金属配線をそのまま用いて形成するので、図２のように
追加的なマスクや工程なくＣＭＯＳスタンダードロジッ
ク製造工程でこれを形成することができ、しかも金属配
線を用いるので抵抗を数十分の１に低めることができて
ＳＲＡＭセルのスピード向上の面でも図２の従来技術よ
り有利である。
【００５３】ワードライン９６は、第２層間絶縁層９０
上に形成され、Ｃ９第２プラグ９２及びＣ１０第２プラ
グ９４を通して第１アクセストランジスタＱ１のゲート
及び第２アクセストランジスタＱ２のゲート６０と連結
されており、ストラッピング（ｓｔｒａｐｐｉｎｇ）の
ようにセルを横断して配置されている。このワードライ
ン９６は第１及び第２連結ライン８４及び８６のよう
に、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）のよ
うな金属物質でなった金属配線（第３導電層）である。
図２の場合、多結晶シリコンからなったワードライン２
６とこのワードライン２６を第１及び第２アクセストラ
ンジスタのゲートと連結するためのバイアホールを形成
するための工程をＣＭＯＳスタンダードロジック工程と
は別途の工程で行なうべきであるが（この場合、追加的
に２枚のマスクが必要）、本発明の一実施形態の場合
は、一般的な金属配線をそのまま用いて形成するので、
図２のように追加的なマスクや工程なくＣＭＯＳスタン
ダードロジック製造工程でワードラインを形成すること
ができる。
上に形成され、Ｃ９第２プラグ９２及びＣ１０第２プラ
グ９４を通して第１アクセストランジスタＱ１のゲート
及び第２アクセストランジスタＱ２のゲート６０と連結
されており、ストラッピング（ｓｔｒａｐｐｉｎｇ）の
ようにセルを横断して配置されている。このワードライ
ン９６は第１及び第２連結ライン８４及び８６のよう
に、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）のよ
うな金属物質でなった金属配線（第３導電層）である。
図２の場合、多結晶シリコンからなったワードライン２
６とこのワードライン２６を第１及び第２アクセストラ
ンジスタのゲートと連結するためのバイアホールを形成
するための工程をＣＭＯＳスタンダードロジック工程と
は別途の工程で行なうべきであるが（この場合、追加的
に２枚のマスクが必要）、本発明の一実施形態の場合
は、一般的な金属配線をそのまま用いて形成するので、
図２のように追加的なマスクや工程なくＣＭＯＳスタン
ダードロジック製造工程でワードラインを形成すること
ができる。
【００５４】第１電源ライン１０４は、第１及び第２負
荷トランジスタＱ５及びＱ６のドレインにＶｃｃ電源電
圧を供給し、第２電源ライン１００、１０８は第１及び
第２ドライブトランジスタＱ３及びＱ４のソースにＶｓ
ｓ接地電圧を供給する。第１ビットライン１０２は第１
アクセストランジスタＱ１のソースと接続し、第２ビッ
トライン１０６は第２アクセストランジスタＱ２のソー
スと接続する。これら第１及び第２電源ラインと第１及
び第２ビットラインは最終的な金属ラインとして、例え
ばアルミニウム（Ａｌ）または銅（Ｃｕ）のような金属
物質でなった金属配線であり、第３層間絶縁層９８上に
形成され、図９を参照した時、活性領域に対しては平行
しゲートに対しては垂直になり、相互平行するように配
置されているということがわかる。
荷トランジスタＱ５及びＱ６のドレインにＶｃｃ電源電
圧を供給し、第２電源ライン１００、１０８は第１及び
第２ドライブトランジスタＱ３及びＱ４のソースにＶｓ
ｓ接地電圧を供給する。第１ビットライン１０２は第１
アクセストランジスタＱ１のソースと接続し、第２ビッ
トライン１０６は第２アクセストランジスタＱ２のソー
スと接続する。これら第１及び第２電源ラインと第１及
び第２ビットラインは最終的な金属ラインとして、例え
ばアルミニウム（Ａｌ）または銅（Ｃｕ）のような金属
物質でなった金属配線であり、第３層間絶縁層９８上に
形成され、図９を参照した時、活性領域に対しては平行
しゲートに対しては垂直になり、相互平行するように配
置されているということがわかる。
【００５５】ＳＲＡＭセルに貯蔵されているデータを読
む時、第１ビットラインＢＬと第２ビットラインＢＬバ
ー間の微細な電圧の差を利用してセンシングするが、こ
の時隣接したビットライン間の干渉現象が生じる場合が
あり、本発明の一実施形態では示されたように、第１ビ
ットライン１０２と第２ビットライン１０６間に第１電
源ライン１０４または第２電源ライン１００、１０８を
配置するので前記した干渉問題を解決できる。
む時、第１ビットラインＢＬと第２ビットラインＢＬバ
ー間の微細な電圧の差を利用してセンシングするが、こ
の時隣接したビットライン間の干渉現象が生じる場合が
あり、本発明の一実施形態では示されたように、第１ビ
ットライン１０２と第２ビットライン１０６間に第１電
源ライン１０４または第２電源ライン１００、１０８を
配置するので前記した干渉問題を解決できる。
【００５６】また、第３活性領域と第４活性領域とがジ
グザグ模様で配置（図３のＰ１２とＰ１４参照）されて
いるのでセルの縦横比（ａｓｐｅｃｔ ｒａｔｉｏ、図
３を基準にした時横方向の長さに対する縦方向の長さの
比率）を小さくできる。セルの縦横比が小さければビッ
トラインの長さが短くなるので素子の動作速度に直接的
な影響を与えるビットラインのキャパシタンス値を減ら
すことができて結果的に素子の高速動作を可能にする。
グザグ模様で配置（図３のＰ１２とＰ１４参照）されて
いるのでセルの縦横比（ａｓｐｅｃｔ ｒａｔｉｏ、図
３を基準にした時横方向の長さに対する縦方向の長さの
比率）を小さくできる。セルの縦横比が小さければビッ
トラインの長さが短くなるので素子の動作速度に直接的
な影響を与えるビットラインのキャパシタンス値を減ら
すことができて結果的に素子の高速動作を可能にする。
【００５７】加えて、本発明の一実施形態によるＳＲＡ
Ｍ素子はトランジスタのゲートを除いたあらゆる導電層
を金属物質（３層の金属層）で形成するので追加的なマ
スクなく一般的なスタンダードＣＭＯＳ製造工程で素子
を製造できるだけでなく素子の速度も向上させることが
できる。
Ｍ素子はトランジスタのゲートを除いたあらゆる導電層
を金属物質（３層の金属層）で形成するので追加的なマ
スクなく一般的なスタンダードＣＭＯＳ製造工程で素子
を製造できるだけでなく素子の速度も向上させることが
できる。
【００５８】図１２ないし図１８及び図１９ないし図２
５は本発明の一実施形態によるＳＲＡＭ素子の製造方法
を工程順序別に説明するための断面図であり、図１２な
いし図１８は各々前記図３ないし図９のＡ−Ａ'線の切
断面を示し、図１９ないし図２５は各々前記図３ないし
図９のＢ−Ｂ'線の切断面を示す。
５は本発明の一実施形態によるＳＲＡＭ素子の製造方法
を工程順序別に説明するための断面図であり、図１２な
いし図１８は各々前記図３ないし図９のＡ−Ａ'線の切
断面を示し、図１９ないし図２５は各々前記図３ないし
図９のＢ−Ｂ'線の切断面を示す。
【００５９】まず、図１２及び図１９を参照すると、Ｎ
ＭＯＳトランジスタ（第１及び第２アクセストランジス
タＱ１及びＱ２と第１及び第２ドライブトランジスタＱ
３及びＱ４）が形成される領域には、例えばボロン
（Ｂ）イオンを２〜３×１０Ｅ１３／cm2のドーズ量で
イオン注入してＰ型ウェル（または半導体基板５０）を
形成し、ＰＭＯＳトランジスタ（第１及び第２負荷トラ
ンジスタＱ５及びＱ６）が形成される領域には、例えば
ヒ素（Ａｓ）イオンを３〜４×１０Ｅ１３／cm2のドー
ズ量でイオン注入してＮ型ウェル５２を形成する。以
後、図３のＰ１０、Ｐ１２、Ｐ１４及びＰ１６マスクパ
ターンを利用してトレンチ型フィールド酸化膜５４を形
成することによって半導体基板を第１ないし第４活性領
域に分離する。図面において、活性領域はトレンチ型フ
ィールド酸化膜５４間の領域であり、左側から右側に向
って各々第１活性領域（図３のＰ１０）、第３活性領域
（図３のＰ１２）、第４活性領域（図３のＰ１４）、第
２活性領域（図３のＰ１６）に該当する。この時、活性
領域の模様は図３の説明と図１０及び図１１の説明を参
照する。
ＭＯＳトランジスタ（第１及び第２アクセストランジス
タＱ１及びＱ２と第１及び第２ドライブトランジスタＱ
３及びＱ４）が形成される領域には、例えばボロン
（Ｂ）イオンを２〜３×１０Ｅ１３／cm2のドーズ量で
イオン注入してＰ型ウェル（または半導体基板５０）を
形成し、ＰＭＯＳトランジスタ（第１及び第２負荷トラ
ンジスタＱ５及びＱ６）が形成される領域には、例えば
ヒ素（Ａｓ）イオンを３〜４×１０Ｅ１３／cm2のドー
ズ量でイオン注入してＮ型ウェル５２を形成する。以
後、図３のＰ１０、Ｐ１２、Ｐ１４及びＰ１６マスクパ
ターンを利用してトレンチ型フィールド酸化膜５４を形
成することによって半導体基板を第１ないし第４活性領
域に分離する。図面において、活性領域はトレンチ型フ
ィールド酸化膜５４間の領域であり、左側から右側に向
って各々第１活性領域（図３のＰ１０）、第３活性領域
（図３のＰ１２）、第４活性領域（図３のＰ１４）、第
２活性領域（図３のＰ１６）に該当する。この時、活性
領域の模様は図３の説明と図１０及び図１１の説明を参
照する。
【００６０】続いて、半導体基板５０全面上に約３〜６
ｎｍ程度厚さのゲート酸化膜５６を形成した後、例えば
不純物がドープされた多結晶シリコンのような導電物質
を蒸着してゲート形成物質層、すなわち第１導電層（以
後各トランジスタのゲートになる）を形成し、その後、
図３のＰ１８、Ｐ２０、Ｐ２２及びＰ２４のマスクパタ
ーンを利用したフォトエッチング工程を行なって第１ア
クセストランジスタＱ１のゲート（図示せず）（図３の
Ｐ１８）、第１ドライブトランジスタＱ３及び第１負荷
トランジスタＱ５のゲート５８（図３のＰ２０）、第２
ドライブトランジスタＱ４及び第２負荷トランジスタＱ
６のゲート（図示せず）（図３のＰ２２）及び第２アク
セストランジスタＱ２のゲート６０（図３のＰ２４）を
形成する。この時、前記各トランジスタのゲートの配置
及び模様は図３の説明と図１０及び図１１の説明を参照
する。
ｎｍ程度厚さのゲート酸化膜５６を形成した後、例えば
不純物がドープされた多結晶シリコンのような導電物質
を蒸着してゲート形成物質層、すなわち第１導電層（以
後各トランジスタのゲートになる）を形成し、その後、
図３のＰ１８、Ｐ２０、Ｐ２２及びＰ２４のマスクパタ
ーンを利用したフォトエッチング工程を行なって第１ア
クセストランジスタＱ１のゲート（図示せず）（図３の
Ｐ１８）、第１ドライブトランジスタＱ３及び第１負荷
トランジスタＱ５のゲート５８（図３のＰ２０）、第２
ドライブトランジスタＱ４及び第２負荷トランジスタＱ
６のゲート（図示せず）（図３のＰ２２）及び第２アク
セストランジスタＱ２のゲート６０（図３のＰ２４）を
形成する。この時、前記各トランジスタのゲートの配置
及び模様は図３の説明と図１０及び図１１の説明を参照
する。
【００６１】引続き、Ｐウェル５０領域には、例えばヒ
素（Ａｓ）のようなＮ型イオンを１×１０Ｅ１３／cm2
程度のドーズ量で注入して、一方Ｎウェル５２領域に
は、例えばボロン（Ｂ）のようなＰ型イオンを２×１０
Ｅ１４／cm2程度のドーズ量で注入して各トランジスタ
の低濃度ソース及びドレインを形成する。続いて酸化膜
を塗布して異方性エッチングする工程を進めて各ゲート
の側壁に側壁スペーサを形成した後、Ｎウェル５２領域
とＰウェル５０領域各々にボロンとヒ素イオンを１〜７
×１０Ｅ１５／cm2程度のドーズ量で注入して各トラン
ジスタの高濃度ソース及びドレインを形成する。図１９
に示されたソース及びドレインは前記二度のイオン注入
工程を経た後、完成されたＬＤＤ（Ｌｉｇhｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）型ソース及びドレインを示し、
“６２”領域は第１アクセストランジスタＱ１及び第１
ドライブトランジスタＱ３のドレインであり、“６４”
領域は第１負荷トランジスタＱ５のソースであり、“６
６”は第２負荷トランジスタＱ６のソースであり、“６
８”は第２アクセストランジスタＱ２及び第２ドライブ
トランジスタＱ４のドレインである。
素（Ａｓ）のようなＮ型イオンを１×１０Ｅ１３／cm2
程度のドーズ量で注入して、一方Ｎウェル５２領域に
は、例えばボロン（Ｂ）のようなＰ型イオンを２×１０
Ｅ１４／cm2程度のドーズ量で注入して各トランジスタ
の低濃度ソース及びドレインを形成する。続いて酸化膜
を塗布して異方性エッチングする工程を進めて各ゲート
の側壁に側壁スペーサを形成した後、Ｎウェル５２領域
とＰウェル５０領域各々にボロンとヒ素イオンを１〜７
×１０Ｅ１５／cm2程度のドーズ量で注入して各トラン
ジスタの高濃度ソース及びドレインを形成する。図１９
に示されたソース及びドレインは前記二度のイオン注入
工程を経た後、完成されたＬＤＤ（Ｌｉｇhｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）型ソース及びドレインを示し、
“６２”領域は第１アクセストランジスタＱ１及び第１
ドライブトランジスタＱ３のドレインであり、“６４”
領域は第１負荷トランジスタＱ５のソースであり、“６
６”は第２負荷トランジスタＱ６のソースであり、“６
８”は第２アクセストランジスタＱ２及び第２ドライブ
トランジスタＱ４のドレインである。
【００６２】図１３及び図２０を参照すると、各トラン
ジスタのゲートまで形成されている基板全面に、例えば
酸化膜を５００ｎｍ〜１０００ｎｍ程度の厚さで塗布し
て化学機械的研磨（Ｃhｅｍｉｃａｌ Ｍｅｃhａｎｉｃ
ａｌ Ｐｏｌｉｓhｉｎｇ；ＣＭＰ）のような平坦化工程
を経て第１層間絶縁層７０を形成した後、図４のＰ２６
ないしＰ４８のマスクパターンを利用したフォトエッチ
ング工程を行なうことによって第１アクセストランジス
タＱ１のソース（図示せず）を露出させるＣ７コンタク
トホール（図示せず）（図４のＰ２６）と、第１アクセ
ストランジスタＱ１のゲート（図示せず）を露出させる
Ｃ９コンタクトホール（図示せず）（図４のＰ２８）
と、第１アクセストランジスタＱ１及び第１ドライブト
ランジスタＱ３のドレイン６２を露出させるＣ１、Ｃ３
コンタクトホール７２ａ（図４のＰ３０）と、第１ドラ
イブトランジスタＱ３のソース（図示せず）を露出させ
る第１インバータのＣ１１コンタクトホール（図示せ
ず）（図４のＰ３２）と、第１負荷トランジスタＱ５の
ドレイン（図示せず）を露出させる第１インバータのＣ
１２コンタクトホール（図示せず）（図４のＰ３４）
と、第１負荷トランジスタＱ５のソース６４と第２ドラ
イブトランジスタＱ４及び第２負荷トランジスタＱ６の
ゲート（図示せず）を同時に露出させるＣ６コンタクト
ホール７８ａ（図４のＰ３６）と、第２アクセストラン
ジスタＱ２のソース（図示せず）を露出させるＣ８コン
タクトホール（図示せず）（図４のＰ３８）と、第２ア
クセストランジスタＱ２のゲート６０を露出させるＣ１
０コンタクトホール８０ａ（図４のＰ４０）と、第２ア
クセストランジスタＱ２及び第２ドライブトランジスタ
Ｑ４のドレイン６８を露出させるＣ２、Ｃ４コンタクト
ホール７４ａ（図４のＰ４２）と、第２ドライブトラン
ジスタＱ４のドレイン（図示せず）を露出させる第２イ
ンバータのＣ１１コンタクトホール（図示せず）（図４
のＰ４４）と、第２負荷トランジスタＱ６のドレイン
（図示せず）を露出させる第２インバータのＣ１２コン
タクトホール（図示せず）（図４のＰ４６）と、第１ド
ライブトランジスタＱ３及び第１負荷トランジスタＱ５
のゲート５８と第２負荷トランジスタＱ６のソース６６
を同時に露出させるＣ５コンタクトホール７６ａ（図４
のＰ４８）とを形成する。
ジスタのゲートまで形成されている基板全面に、例えば
酸化膜を５００ｎｍ〜１０００ｎｍ程度の厚さで塗布し
て化学機械的研磨（Ｃhｅｍｉｃａｌ Ｍｅｃhａｎｉｃ
ａｌ Ｐｏｌｉｓhｉｎｇ；ＣＭＰ）のような平坦化工程
を経て第１層間絶縁層７０を形成した後、図４のＰ２６
ないしＰ４８のマスクパターンを利用したフォトエッチ
ング工程を行なうことによって第１アクセストランジス
タＱ１のソース（図示せず）を露出させるＣ７コンタク
トホール（図示せず）（図４のＰ２６）と、第１アクセ
ストランジスタＱ１のゲート（図示せず）を露出させる
Ｃ９コンタクトホール（図示せず）（図４のＰ２８）
と、第１アクセストランジスタＱ１及び第１ドライブト
ランジスタＱ３のドレイン６２を露出させるＣ１、Ｃ３
コンタクトホール７２ａ（図４のＰ３０）と、第１ドラ
イブトランジスタＱ３のソース（図示せず）を露出させ
る第１インバータのＣ１１コンタクトホール（図示せ
ず）（図４のＰ３２）と、第１負荷トランジスタＱ５の
ドレイン（図示せず）を露出させる第１インバータのＣ
１２コンタクトホール（図示せず）（図４のＰ３４）
と、第１負荷トランジスタＱ５のソース６４と第２ドラ
イブトランジスタＱ４及び第２負荷トランジスタＱ６の
ゲート（図示せず）を同時に露出させるＣ６コンタクト
ホール７８ａ（図４のＰ３６）と、第２アクセストラン
ジスタＱ２のソース（図示せず）を露出させるＣ８コン
タクトホール（図示せず）（図４のＰ３８）と、第２ア
クセストランジスタＱ２のゲート６０を露出させるＣ１
０コンタクトホール８０ａ（図４のＰ４０）と、第２ア
クセストランジスタＱ２及び第２ドライブトランジスタ
Ｑ４のドレイン６８を露出させるＣ２、Ｃ４コンタクト
ホール７４ａ（図４のＰ４２）と、第２ドライブトラン
ジスタＱ４のドレイン（図示せず）を露出させる第２イ
ンバータのＣ１１コンタクトホール（図示せず）（図４
のＰ４４）と、第２負荷トランジスタＱ６のドレイン
（図示せず）を露出させる第２インバータのＣ１２コン
タクトホール（図示せず）（図４のＰ４６）と、第１ド
ライブトランジスタＱ３及び第１負荷トランジスタＱ５
のゲート５８と第２負荷トランジスタＱ６のソース６６
を同時に露出させるＣ５コンタクトホール７６ａ（図４
のＰ４８）とを形成する。
【００６３】図１４及び図２１を参照すると、例えばタ
ングステンのような金属物質を、例えば３００〜４００
ｎｍ程度の厚さで結果物基板全面に蒸着した後、化学機
械的研磨（ＣＭＰ）のような平坦化工程を進めることに
よって前記コンタクトホール内部を充填する模様の第１
プラグを形成する。図１４及び図２１において、図面符
号“７２”はＣ１、Ｃ３コンタクトホール（図２０の７
２ａ）を充填するＣ１、Ｃ３第１プラグを、“７４”は
Ｃ２、Ｃ４コンタクトホール（図２０の７４ａ）を充填
するＣ２、Ｃ４第１プラグを、“７６”はＣ５コンタク
トホール（図１３及び図２０の７６ａ）を充填するＣ５
第１プラグを、“７８”はＣ６コンタクトホール（図２
０の７８ａ）を充填するＣ６第１プラグを、そして“８
０”はＣ１０コンタクトホール（図１３の８０ａ）を充
填するＣ１０第１プラグを示す。示さなかったが、Ｃ
７、Ｃ９、第１インバータのＣ１１及びＣ１２、Ｃ８、
第２インバータのＣ１１及びＣ１２コンタクトホール内
にも各々その名称に該当する第１プラグが形成される。
ングステンのような金属物質を、例えば３００〜４００
ｎｍ程度の厚さで結果物基板全面に蒸着した後、化学機
械的研磨（ＣＭＰ）のような平坦化工程を進めることに
よって前記コンタクトホール内部を充填する模様の第１
プラグを形成する。図１４及び図２１において、図面符
号“７２”はＣ１、Ｃ３コンタクトホール（図２０の７
２ａ）を充填するＣ１、Ｃ３第１プラグを、“７４”は
Ｃ２、Ｃ４コンタクトホール（図２０の７４ａ）を充填
するＣ２、Ｃ４第１プラグを、“７６”はＣ５コンタク
トホール（図１３及び図２０の７６ａ）を充填するＣ５
第１プラグを、“７８”はＣ６コンタクトホール（図２
０の７８ａ）を充填するＣ６第１プラグを、そして“８
０”はＣ１０コンタクトホール（図１３の８０ａ）を充
填するＣ１０第１プラグを示す。示さなかったが、Ｃ
７、Ｃ９、第１インバータのＣ１１及びＣ１２、Ｃ８、
第２インバータのＣ１１及びＣ１２コンタクトホール内
にも各々その名称に該当する第１プラグが形成される。
【００６４】続いて、第１プラグが形成されている結果
物基板上に、例えば多結晶シリコン、非晶質シリコン、
アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン
（Ｔｉ）、コバルト（Ｃｏ）または銅（Ｃｕ）のような
金属物質を蒸着して第２導電層を形成した後、図５のＰ
５０ないしＰ６８のマスクパターンを利用したフォトエ
ッチング工程を行なうことによって、Ｃ７第１プラグを
通して第１アクセストランジスタＱ１のソースと連結さ
れるＣ７第１パッド層（図示せず）（図５のＰ５０）
と、Ｃ９第１プラグを通して第１アクセストランジスタ
Ｑ１のゲートと連結される第１パッド層８２（図５のＰ
５２）と、第１インバータのＣ１１第１プラグを通して
第１ドライブトランジスタＱ３のソースと連結される第
１インバータのＣ１１第１パッド層（図示せず）（図５
のＰ５４）と、第１インバータのＣ１２第１プラグを通
して第１負荷トランジスタＱ５のドレインと連結される
第１インバータのＣ１２第１パッド層（図示せず）（図
５のＰ５６）と、Ｃ１、Ｃ３第１プラグ７２及びＣ６プ
ラグ７８を通して第１アクセストランジスタＱ１及び第
１ドライブトランジスタＱ３のドレイン６２、第１負荷
トランジスタＱ５のソース６４及び第２ドライブトラン
ジスタＱ４及び第２負荷トランジスタＱ６のゲート（図
示せず）を連結する第１連結ライン８４（図５のＰ５
８）と、Ｃ８第１プラグを通して第２アクセストランジ
スタＱ２のソースと連結されるＣ８第１パッド層（図示
せず）（図５のＰ６０）と、Ｃ１０第１プラグ８０を通
して第２アクセストランジスタＱ２のゲート６０と連結
されるＣ１０第１パッド層８８（図５のＰ６２）と、第
２インバータのＣ１１第１プラグを通して第２ドライブ
トランジスタＱ４のソースと連結される第２インバータ
のＣ１１第１パッド層（図示せず）（図５のＰ６４）
と、第２インバータのＣ１２第１プラグを通して第２負
荷トランジスタＱ６のドレインと連結される第２インバ
ータのＣ１２第１パッド層（図示せず）（図５のＰ６
６）と、Ｃ２、Ｃ４第１プラグ７４及びＣ５第１プラグ
７６を通して第２アクセストランジスタＱ２及び第２ド
ライブトランジスタＱ４のドレイン６８、第２負荷トラ
ンジスタＱ６のソース６６及び第１ドライブトランジス
タＱ３及び第１負荷トランジスタＱ５のゲート５８を連
結する第２連結ライン８６（図５のＰ６８）とを形成す
る。
物基板上に、例えば多結晶シリコン、非晶質シリコン、
アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン
（Ｔｉ）、コバルト（Ｃｏ）または銅（Ｃｕ）のような
金属物質を蒸着して第２導電層を形成した後、図５のＰ
５０ないしＰ６８のマスクパターンを利用したフォトエ
ッチング工程を行なうことによって、Ｃ７第１プラグを
通して第１アクセストランジスタＱ１のソースと連結さ
れるＣ７第１パッド層（図示せず）（図５のＰ５０）
と、Ｃ９第１プラグを通して第１アクセストランジスタ
Ｑ１のゲートと連結される第１パッド層８２（図５のＰ
５２）と、第１インバータのＣ１１第１プラグを通して
第１ドライブトランジスタＱ３のソースと連結される第
１インバータのＣ１１第１パッド層（図示せず）（図５
のＰ５４）と、第１インバータのＣ１２第１プラグを通
して第１負荷トランジスタＱ５のドレインと連結される
第１インバータのＣ１２第１パッド層（図示せず）（図
５のＰ５６）と、Ｃ１、Ｃ３第１プラグ７２及びＣ６プ
ラグ７８を通して第１アクセストランジスタＱ１及び第
１ドライブトランジスタＱ３のドレイン６２、第１負荷
トランジスタＱ５のソース６４及び第２ドライブトラン
ジスタＱ４及び第２負荷トランジスタＱ６のゲート（図
示せず）を連結する第１連結ライン８４（図５のＰ５
８）と、Ｃ８第１プラグを通して第２アクセストランジ
スタＱ２のソースと連結されるＣ８第１パッド層（図示
せず）（図５のＰ６０）と、Ｃ１０第１プラグ８０を通
して第２アクセストランジスタＱ２のゲート６０と連結
されるＣ１０第１パッド層８８（図５のＰ６２）と、第
２インバータのＣ１１第１プラグを通して第２ドライブ
トランジスタＱ４のソースと連結される第２インバータ
のＣ１１第１パッド層（図示せず）（図５のＰ６４）
と、第２インバータのＣ１２第１プラグを通して第２負
荷トランジスタＱ６のドレインと連結される第２インバ
ータのＣ１２第１パッド層（図示せず）（図５のＰ６
６）と、Ｃ２、Ｃ４第１プラグ７４及びＣ５第１プラグ
７６を通して第２アクセストランジスタＱ２及び第２ド
ライブトランジスタＱ４のドレイン６８、第２負荷トラ
ンジスタＱ６のソース６６及び第１ドライブトランジス
タＱ３及び第１負荷トランジスタＱ５のゲート５８を連
結する第２連結ライン８６（図５のＰ６８）とを形成す
る。
【００６５】この時、前記第１パッド層と第１及び第２
連結ラインを形成する工程は金属物質を用いる一般的な
フォトエッチング工程に該当するので、ＣＭＯＳスタン
ダード製造工程で行うことができる。前記第１及び第２
連結ラインの具体的な配置及び模様は図５と図１０及び
図１１の説明から分かる。
連結ラインを形成する工程は金属物質を用いる一般的な
フォトエッチング工程に該当するので、ＣＭＯＳスタン
ダード製造工程で行うことができる。前記第１及び第２
連結ラインの具体的な配置及び模様は図５と図１０及び
図１１の説明から分かる。
【００６６】図１５及び図２２を参照すると、第１パッ
ド層と第１及び第２連結ラインまで形成されている基板
全面に第２層間絶縁層９０を形成した後、図６のＰ７０
ないしＰ８４のマスクパターンを利用したフォトエッチ
ング工程を行なうことによって、Ｃ７第１パッド層を露
出させるＣ７第１バイアホール（図示せず）（図６のＰ
７０）と、Ｃ９第１パッド層を露出させるＣ９第１バイ
アホール９２ａ（図６のＰ７２）と、第１インバータの
Ｃ１１第１パッド層を露出させる第１インバータのＣ１
１第１バイアホール（図示せず）（図６のＰ７４）と、
第１インバータのＣ１２第１パッド層を露出させる第１
インバータのＣ１２第１バイアホール（図示せず）（図
６のＰ７６）と、Ｃ８第１パッド層を露出させるＣ８第
１バイアホール（図示せず）（図６のＰ７８）と、Ｃ１
０第１パッド層を露出させるＣ１０第１バイアホール９
４ａ（図６のＰ８０）と、第２インバータのＣ１１第１
パッド層を露出させる第２インバータのＣ１１第１バイ
アホール（図示せず）（図６のＰ８２）と、第２インバ
ータのＣ１２第１パッド層を露出させる第２インバータ
のＣ１２第１バイアホール（図示せず）（図６のＰ８
４）とを形成する。
ド層と第１及び第２連結ラインまで形成されている基板
全面に第２層間絶縁層９０を形成した後、図６のＰ７０
ないしＰ８４のマスクパターンを利用したフォトエッチ
ング工程を行なうことによって、Ｃ７第１パッド層を露
出させるＣ７第１バイアホール（図示せず）（図６のＰ
７０）と、Ｃ９第１パッド層を露出させるＣ９第１バイ
アホール９２ａ（図６のＰ７２）と、第１インバータの
Ｃ１１第１パッド層を露出させる第１インバータのＣ１
１第１バイアホール（図示せず）（図６のＰ７４）と、
第１インバータのＣ１２第１パッド層を露出させる第１
インバータのＣ１２第１バイアホール（図示せず）（図
６のＰ７６）と、Ｃ８第１パッド層を露出させるＣ８第
１バイアホール（図示せず）（図６のＰ７８）と、Ｃ１
０第１パッド層を露出させるＣ１０第１バイアホール９
４ａ（図６のＰ８０）と、第２インバータのＣ１１第１
パッド層を露出させる第２インバータのＣ１１第１バイ
アホール（図示せず）（図６のＰ８２）と、第２インバ
ータのＣ１２第１パッド層を露出させる第２インバータ
のＣ１２第１バイアホール（図示せず）（図６のＰ８
４）とを形成する。
【００６７】図１６及び図２３を参照すると、前記各第
１バイアホール内に、例えばタングステンのような金属
物質を埋め立てた後、その表面を化学機械的研磨（ＣＭ
Ｐ）で平坦化することによって各名称に該当する第２プ
ラグを形成する。例えば、図２３において、“９２”領
域はＣ９第１バイアホール９２ａを充填するＣ９第２プ
ラグであり、“９４”領域はＣ１０第１バイアホール９
４ａを充填するＣ１０第２プラグである。続いて、例え
ばアルミニウム（Ａｌ）または銅（Ｃｕ）等のような金
属物質を蒸着して第３導電層を形成した後、図７のＰ８
６ないしＰ９８のマスクパターンを利用したフォトエッ
チング工程を行なうことによって、Ｃ７第２プラグを通
して第１アクセストランジスタＱ１のソースと連結され
るＣ７第２パッド層（図示せず）（図７のＰ８６）と、
第２インバータのＣ１２第２プラグを通して第２負荷ト
ランジスタＱ６のドレインと連結される第２インバータ
のＣ１２第２パッド層（図示せず）（図７のＰ８８）
と、第２インバータのＣ１１第２プラグを通して第２ド
ライブトランジスタＱ４のソースと連結される第２イン
バータのＣ１１第２パッド層（図示せず）（図７のＰ９
０）と、Ｃ８第２プラグを通して第２アクセストランジ
スタＱ２のソースと連結されるＣ８第２パッド層（図示
せず）（図７のＰ９２）と、第１インバータのＣ１２第
２プラグを通して第１負荷トランジスタＱ５のドレイン
と連結される第１インバータのＣ１２第２パッド層（図
示せず）（図７のＰ９４）と、第１インバータのＣ１１
第２プラグを通して第１ドライブトランジスタＱ３のソ
ースと連結される第１インバータのＣ１１第２パッド層
（図示せず）（図７のＰ９６）と、Ｃ９第２プラグ９２
及びＣ１０第２プラグ９４を通して第１アクセストラン
ジスタＱ１のゲート及び第２アクセストランジスタＱ２
のゲート６０を連結するワードライン９６とを形成す
る。前記ワードライン９６の配置及び模様は図７の説明
と図１０及び図１１の説明を参照する。
１バイアホール内に、例えばタングステンのような金属
物質を埋め立てた後、その表面を化学機械的研磨（ＣＭ
Ｐ）で平坦化することによって各名称に該当する第２プ
ラグを形成する。例えば、図２３において、“９２”領
域はＣ９第１バイアホール９２ａを充填するＣ９第２プ
ラグであり、“９４”領域はＣ１０第１バイアホール９
４ａを充填するＣ１０第２プラグである。続いて、例え
ばアルミニウム（Ａｌ）または銅（Ｃｕ）等のような金
属物質を蒸着して第３導電層を形成した後、図７のＰ８
６ないしＰ９８のマスクパターンを利用したフォトエッ
チング工程を行なうことによって、Ｃ７第２プラグを通
して第１アクセストランジスタＱ１のソースと連結され
るＣ７第２パッド層（図示せず）（図７のＰ８６）と、
第２インバータのＣ１２第２プラグを通して第２負荷ト
ランジスタＱ６のドレインと連結される第２インバータ
のＣ１２第２パッド層（図示せず）（図７のＰ８８）
と、第２インバータのＣ１１第２プラグを通して第２ド
ライブトランジスタＱ４のソースと連結される第２イン
バータのＣ１１第２パッド層（図示せず）（図７のＰ９
０）と、Ｃ８第２プラグを通して第２アクセストランジ
スタＱ２のソースと連結されるＣ８第２パッド層（図示
せず）（図７のＰ９２）と、第１インバータのＣ１２第
２プラグを通して第１負荷トランジスタＱ５のドレイン
と連結される第１インバータのＣ１２第２パッド層（図
示せず）（図７のＰ９４）と、第１インバータのＣ１１
第２プラグを通して第１ドライブトランジスタＱ３のソ
ースと連結される第１インバータのＣ１１第２パッド層
（図示せず）（図７のＰ９６）と、Ｃ９第２プラグ９２
及びＣ１０第２プラグ９４を通して第１アクセストラン
ジスタＱ１のゲート及び第２アクセストランジスタＱ２
のゲート６０を連結するワードライン９６とを形成す
る。前記ワードライン９６の配置及び模様は図７の説明
と図１０及び図１１の説明を参照する。
【００６８】この時、前記第２パッド層とワードライン
９６とを形成する工程は金属物質を用いる一般的なフォ
トエッチング工程に該当するので、ＣＭＯＳスタンダー
ド製造工程で行うことができる。
９６とを形成する工程は金属物質を用いる一般的なフォ
トエッチング工程に該当するので、ＣＭＯＳスタンダー
ド製造工程で行うことができる。
【００６９】図１７及び図２４を参照すると、第２パッ
ド層とワードライン９６まで形成されている基板全面に
第３層間絶縁層９８を形成した後、図８のＰ１００ない
しＰ１１０のマスクパターンを利用したフォトエッチン
グ工程を行なうことによって、Ｃ７第２パッド層を露出
させるＣ７第２バイアホール（図示せず）（図８のＰ１
００）と、第２インバータのＣ１２第２パッド層を露出
させる第２インバータのＣ１２第２バイアホール（図示
せず）（図８のＰ１０２）と、第１インバータのＣ１２
第２パッド層を露出させる第１インバータのＣ１２第２
バイアホール（図示せず）（図８のＰ１０４）と、Ｃ８
第２パッド層を露出させるＣ８第２バイアホール（図示
せず）（図８のＰ１０６）と、第１インバータのＣ１１
第２パッド層を露出させる第１インバータのＣ１１第２
バイアホール（図示せず）（図８のＰ１０８）と、第２
インバータのＣ１１第２パッド層を露出させる第２イン
バータのＣ１１第２バイアホール（図示せず）（図９の
１１０）とを形成する。
ド層とワードライン９６まで形成されている基板全面に
第３層間絶縁層９８を形成した後、図８のＰ１００ない
しＰ１１０のマスクパターンを利用したフォトエッチン
グ工程を行なうことによって、Ｃ７第２パッド層を露出
させるＣ７第２バイアホール（図示せず）（図８のＰ１
００）と、第２インバータのＣ１２第２パッド層を露出
させる第２インバータのＣ１２第２バイアホール（図示
せず）（図８のＰ１０２）と、第１インバータのＣ１２
第２パッド層を露出させる第１インバータのＣ１２第２
バイアホール（図示せず）（図８のＰ１０４）と、Ｃ８
第２パッド層を露出させるＣ８第２バイアホール（図示
せず）（図８のＰ１０６）と、第１インバータのＣ１１
第２パッド層を露出させる第１インバータのＣ１１第２
バイアホール（図示せず）（図８のＰ１０８）と、第２
インバータのＣ１１第２パッド層を露出させる第２イン
バータのＣ１１第２バイアホール（図示せず）（図９の
１１０）とを形成する。
【００７０】図１８及び図２５を参照すると、前記各第
２バイアホール内に、例えばタングステンのような導電
物質を埋め立てた後、その表面を化学機械的研磨（ＣＭ
Ｐ）で平坦化することによって各名称に該当する第３プ
ラグを形成する。例えば、Ｃ７第２バイアホール内には
Ｃ７第３プラグ（図示せず）を形成し、第１インバータ
のＣ１１第２バイアホール内には第１インバータのＣ１
１第３プラグ（図示せず）を形成する。続いて、例えば
アルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属
物質を蒸着して第４導電層を形成した後、図９のＰ１１
２ないしＰ１２０のマスクパターンを利用したフォトエ
ッチング工程を行なうことによって、第１インバータの
Ｃ１１第３プラグ（図示せず）を通して第１ドライブト
ランジスタＱ３のソースと連結される第２電源ライン
（Ｖｓｓ接地電圧供給）１００（図９のＰ１１２）と、
Ｃ７第３プラグ（図示せず）を通して第１アクセストラ
ンジスタＱ１のソースと連結される第１ビットライン１
０２（図９のＰ１１４）と、第１インバータのＣ１２第
３プラグ及び第２インバータのＣ１２第３プラグを通し
て各々第１負荷トランジスタＱ５のドレイン及び第２負
荷トランジスタＱ６のドレインと連結される第１電源ラ
イン（Ｖｃｃ電源電圧供給）１０４（図９のＰ１１６）
と、Ｃ８第３プラグを通して第２アクセストランジスタ
Ｑ２のソースと連結される第２ビットライン１０６（図
９のＰ１１８）と、第２インバータのＣ１１第３プラグ
を通して第２ドライブトランジスタＱ４のソースと連結
される第２電源ライン（Ｖｓｓ接地電圧供給）１０８
（図９のＰ１２０）とを形成する。
２バイアホール内に、例えばタングステンのような導電
物質を埋め立てた後、その表面を化学機械的研磨（ＣＭ
Ｐ）で平坦化することによって各名称に該当する第３プ
ラグを形成する。例えば、Ｃ７第２バイアホール内には
Ｃ７第３プラグ（図示せず）を形成し、第１インバータ
のＣ１１第２バイアホール内には第１インバータのＣ１
１第３プラグ（図示せず）を形成する。続いて、例えば
アルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属
物質を蒸着して第４導電層を形成した後、図９のＰ１１
２ないしＰ１２０のマスクパターンを利用したフォトエ
ッチング工程を行なうことによって、第１インバータの
Ｃ１１第３プラグ（図示せず）を通して第１ドライブト
ランジスタＱ３のソースと連結される第２電源ライン
（Ｖｓｓ接地電圧供給）１００（図９のＰ１１２）と、
Ｃ７第３プラグ（図示せず）を通して第１アクセストラ
ンジスタＱ１のソースと連結される第１ビットライン１
０２（図９のＰ１１４）と、第１インバータのＣ１２第
３プラグ及び第２インバータのＣ１２第３プラグを通し
て各々第１負荷トランジスタＱ５のドレイン及び第２負
荷トランジスタＱ６のドレインと連結される第１電源ラ
イン（Ｖｃｃ電源電圧供給）１０４（図９のＰ１１６）
と、Ｃ８第３プラグを通して第２アクセストランジスタ
Ｑ２のソースと連結される第２ビットライン１０６（図
９のＰ１１８）と、第２インバータのＣ１１第３プラグ
を通して第２ドライブトランジスタＱ４のソースと連結
される第２電源ライン（Ｖｓｓ接地電圧供給）１０８
（図９のＰ１２０）とを形成する。
【００７１】図２６ないし図２９は、本発明の他の実施
形態によるマスクパターンを示したレイアウトである。
まず、図２６は、ビットラインをトランジスタに連結す
るための第２バイアホールを形成するためのマスクパタ
ーンを示したレイアウトであり、“Ｐ１００”はＣ７第
２パッド層上に形成されるＣ７第２バイアホールを、そ
して“Ｐ１０６”はＣ８第２パッド層上に形成されるＣ
８第２バイアホールを形成するためのマスクパターンで
ある。
形態によるマスクパターンを示したレイアウトである。
まず、図２６は、ビットラインをトランジスタに連結す
るための第２バイアホールを形成するためのマスクパタ
ーンを示したレイアウトであり、“Ｐ１００”はＣ７第
２パッド層上に形成されるＣ７第２バイアホールを、そ
して“Ｐ１０６”はＣ８第２パッド層上に形成されるＣ
８第２バイアホールを形成するためのマスクパターンで
ある。
【００７２】図２７は、ビットラインを形成するための
マスクパターンを示したレイアウトであり、“Ｐ１１
４”はＣ７第２バイアホールを通して第１アクセストラ
ンジスタＱ１のソースと連結される第１ビットライン
を、そして“Ｐ１１８”はＣ８第２バイアホールを通し
て第２アクセストランジスタＱ２のソースと連結される
第２ビットラインを形成するためのマスクパターンであ
る。
マスクパターンを示したレイアウトであり、“Ｐ１１
４”はＣ７第２バイアホールを通して第１アクセストラ
ンジスタＱ１のソースと連結される第１ビットライン
を、そして“Ｐ１１８”はＣ８第２バイアホールを通し
て第２アクセストランジスタＱ２のソースと連結される
第２ビットラインを形成するためのマスクパターンであ
る。
【００７３】図２８は、電源ラインをトランジスタに連
結するための第３バイアホールを形成するためのマスク
パターンを示したレイアウトであり、“Ｐ１０２”は第
２インバータのＣ１２第２パッド層上に形成される第２
インバータのＣ１２第３バイアホールを、“Ｐ１０４”
は第１インバータのＣ１２第２パッド層上に形成された
第１インバータのＣ１２第３バイアホールを、“Ｐ１０
８”は第１インバータのＣ１１第２パッド層上に形成さ
れる第１インバータのＣ１１第３バイアホールを、そし
て“Ｐ１１０”は第２インバータのＣ１１第２パッド層
上に形成される第２インバータのＣ１１第３バイアホー
ルを形成するためのマスクパターンである。
結するための第３バイアホールを形成するためのマスク
パターンを示したレイアウトであり、“Ｐ１０２”は第
２インバータのＣ１２第２パッド層上に形成される第２
インバータのＣ１２第３バイアホールを、“Ｐ１０４”
は第１インバータのＣ１２第２パッド層上に形成された
第１インバータのＣ１２第３バイアホールを、“Ｐ１０
８”は第１インバータのＣ１１第２パッド層上に形成さ
れる第１インバータのＣ１１第３バイアホールを、そし
て“Ｐ１１０”は第２インバータのＣ１１第２パッド層
上に形成される第２インバータのＣ１１第３バイアホー
ルを形成するためのマスクパターンである。
【００７４】図２９は、電源ラインを形成するためのマ
スクパターンを示したレイアウトであり、“Ｐ１１２”
は第１インバータのＣ１１第３バイアホールを通して第
１ドライブトランジスタＱ３のソースと連結される第２
電源ライン（すなわち、Ｖｓｓ供給ライン）を、“Ｐ１
１６”は第１インバータのＣ１２第３バイアホール及び
第２インバータのＣ１２第３バイアホールを通して第１
負荷トランジスタＱ５のドレイン及び第２負荷トランジ
スタＱ６のドレインと連結される第１電源ライン（すな
わち、Ｖｃｃ供給ライン）を、そして“Ｐ１２０”は第
２インバータのＣ１１第３バイアホールを通して第２ド
ライブトランジスタＱ４のソースと連結される第２電源
ライン（すなわち、Ｖｓｓ供給ライン）を形成するため
のマスクパターンである。
スクパターンを示したレイアウトであり、“Ｐ１１２”
は第１インバータのＣ１１第３バイアホールを通して第
１ドライブトランジスタＱ３のソースと連結される第２
電源ライン（すなわち、Ｖｓｓ供給ライン）を、“Ｐ１
１６”は第１インバータのＣ１２第３バイアホール及び
第２インバータのＣ１２第３バイアホールを通して第１
負荷トランジスタＱ５のドレイン及び第２負荷トランジ
スタＱ６のドレインと連結される第１電源ライン（すな
わち、Ｖｃｃ供給ライン）を、そして“Ｐ１２０”は第
２インバータのＣ１１第３バイアホールを通して第２ド
ライブトランジスタＱ４のソースと連結される第２電源
ライン（すなわち、Ｖｓｓ供給ライン）を形成するため
のマスクパターンである。
【００７５】図３０及び図３１は、各々前記図２９のＡ
−Ａ'線とＢ−Ｂ'線の切断面に該当する断面図であり、
前記図３ないし図７と図２６ないし図２９のマスクパタ
ーンを用いて形成された本発明の他の実施形態によるス
タティックランダムアクセスメモリ素子の完成断面図で
ある。
−Ａ'線とＢ−Ｂ'線の切断面に該当する断面図であり、
前記図３ないし図７と図２６ないし図２９のマスクパタ
ーンを用いて形成された本発明の他の実施形態によるス
タティックランダムアクセスメモリ素子の完成断面図で
ある。
【００７６】本発明の一実施形態ではビットラインと電
源ラインとを同一金属層で形成したが（図１０及び図１
１参照）、図３０及び図３１に示されたように本発明の
他の実施形態ではビットラインと電源ラインとを相異な
る金属層で形成した。
源ラインとを同一金属層で形成したが（図１０及び図１
１参照）、図３０及び図３１に示されたように本発明の
他の実施形態ではビットラインと電源ラインとを相異な
る金属層で形成した。
【００７７】すなわち、本発明の一実施形態はすべて３
層の金属層、すなわち、第２導電層である第１及び第２
連結ライン（第１金属層）、第３導電層であるワードラ
イン（第２金属層）、第４導電層であるビットライン及
び電源ライン（第３金属層）でＳＲＡＭスタティックラ
ンダムアクセスメモリ素子を形成したが、本発明の他の
実施形態ではすべて４層の金属層、すなわち、第１金属
層である第１及び第２連結ライン８４及び８６と、第２
金属層であるワードライン９６と、第３金属層である第
１及び第２ビットライン１０２及び１０６と、第４金属
層である第１及び第２電源ライン１０４及び１００、１
０８とでＳＲＡＭ素子を形成した。
層の金属層、すなわち、第２導電層である第１及び第２
連結ライン（第１金属層）、第３導電層であるワードラ
イン（第２金属層）、第４導電層であるビットライン及
び電源ライン（第３金属層）でＳＲＡＭスタティックラ
ンダムアクセスメモリ素子を形成したが、本発明の他の
実施形態ではすべて４層の金属層、すなわち、第１金属
層である第１及び第２連結ライン８４及び８６と、第２
金属層であるワードライン９６と、第３金属層である第
１及び第２ビットライン１０２及び１０６と、第４金属
層である第１及び第２電源ライン１０４及び１００、１
０８とでＳＲＡＭ素子を形成した。
【００７８】図３０及び図３１において、図面符号“１
１０”は第４層間絶縁層である。本発明の他の実施形態
によるＳＲＡＭ素子を製造する場合に用いる金属物質の
種類、厚さ、形成する方法等はすべて本発明の一実施形
態での説明を参照する。
１０”は第４層間絶縁層である。本発明の他の実施形態
によるＳＲＡＭ素子を製造する場合に用いる金属物質の
種類、厚さ、形成する方法等はすべて本発明の一実施形
態での説明を参照する。
【００７９】
【発明の効果】以上のように、本発明によるスタティッ
クランダムアクセスメモリ素子及びその製造方法による
と、第１インバータ及び第２インバータの相互連結とワ
ードラインのストラッピング（ｓｔｒａｐｐｉｎｇ）の
ためにチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）
とが積層された配線または多結晶シリコンを用いる従来
技術に比べて本発明では金属配線をそのまま用いること
によって（３層または４層の金属層を有する構造）配線
の抵抗を数十分の１に低めることができてＳＲＡＭセル
の動作速度を向上させることができる。またセル構造の
改良によりＣＭＯＳスタンダードロジック製造工程で工
程を進めることができるようにすることにより追加され
るマスクや工程が全くない簡単な工程でもＳＲＡＭセル
を製造できる。
クランダムアクセスメモリ素子及びその製造方法による
と、第１インバータ及び第２インバータの相互連結とワ
ードラインのストラッピング（ｓｔｒａｐｐｉｎｇ）の
ためにチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）
とが積層された配線または多結晶シリコンを用いる従来
技術に比べて本発明では金属配線をそのまま用いること
によって（３層または４層の金属層を有する構造）配線
の抵抗を数十分の１に低めることができてＳＲＡＭセル
の動作速度を向上させることができる。またセル構造の
改良によりＣＭＯＳスタンダードロジック製造工程で工
程を進めることができるようにすることにより追加され
るマスクや工程が全くない簡単な工程でもＳＲＡＭセル
を製造できる。
【図１】一般的なＳＲＡＭ素子の単位メモリセルを示し
た等価回路図である。
た等価回路図である。
【図２】従来のフルＣＭＯＳ型ＳＲＡＭセルの一部分を
示した断面図である。
示した断面図である。
【図３】本発明の一実施形態によるマスクパターンを示
したレイアウトである。
したレイアウトである。
【図４】本発明の一実施形態によるマスクパターンを示
したレイアウトである。
したレイアウトである。
【図５】本発明の一実施形態によるマスクパターンを示
したレイアウトである。
したレイアウトである。
【図６】本発明の一実施形態によるマスクパターンを示
したレイアウトである。
したレイアウトである。
【図７】本発明の一実施形態によるマスクパターンを示
したレイアウトである。
したレイアウトである。
【図８】本発明の一実施形態によるマスクパターンを示
したレイアウトである。
したレイアウトである。
【図９】本発明の一実施形態によるマスクパターンを示
したレイアウトである。
したレイアウトである。
【図１０】前記図３ないし図９のマスクパターンを用い
て形成された本発明の一実施形態によるスタティックラ
ンダムアクセスメモリ素子の完成断面図であり、図９の
Ａ−Ａ'線の切断面に該当する断面図である。
て形成された本発明の一実施形態によるスタティックラ
ンダムアクセスメモリ素子の完成断面図であり、図９の
Ａ−Ａ'線の切断面に該当する断面図である。
【図１１】前記図３ないし図９のマスクパターンを用い
て形成された本発明の一実施形態によるスタティックラ
ンダムアクセスメモリ素子の完成断面図であり、図９の
Ｂ−Ｂ'線の切断面に該当する断面図である。
て形成された本発明の一実施形態によるスタティックラ
ンダムアクセスメモリ素子の完成断面図であり、図９の
Ｂ−Ｂ'線の切断面に該当する断面図である。
【図１２】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
【図１３】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
【図１４】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
【図１５】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
【図１６】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
【図１７】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
【図１８】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＡ−
Ａ'線の切断面に該当する断面図。
【図１９】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
【図２０】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
【図２１】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
【図２２】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
【図２３】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
【図２４】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
【図２５】本発明の一実施形態によるスタティックラン
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
ダムアクセスメモリ素子の製造方法を工程順序別に説明
するための断面図であり、前記図３ないし図９のＢ−
Ｂ'線の切断面に該当する断面図。
【図２６】本発明の他の実施形態によるマスクパターン
を示したレイアウトである。
を示したレイアウトである。
【図２７】本発明の他の実施形態によるマスクパターン
を示したレイアウトである。
を示したレイアウトである。
【図２８】本発明の他の実施形態によるマスクパターン
を示したレイアウトである。
を示したレイアウトである。
【図２９】本発明の他の実施形態によるマスクパターン
を示したレイアウトである。
を示したレイアウトである。
【図３０】前記図２９のＡ−Ａ'線の切断面に該当する
断面図である。
断面図である。
【図３１】前記図２９のＢ−Ｂ'線の切断面に該当する
断面図である。
断面図である。
５０：Ｐ型ウェル（またはＰ型半導体基板） ５２：Ｎ型ウェル ５４：トレンチ型フィールド酸化膜 ６２：第１ドライブトランジスタＱ３のドレイン ６４：第１負荷トランジスタＱ５のソース ６６：第２負荷トランジスタＱ６のソース ６８：第２ドライブトランジスタＱ４のドレイン ７０：第１層間絶縁層 ７２：Ｃ１、Ｃ３第１プラグ ７４：Ｃ２、Ｃ４第１プラグ ７６：Ｃ５第１プラグ ７８：Ｃ６第１プラグ ８２：Ｃ９第１パッド層 ８４：第１連結ライン ８６：第２連結ライン ８８：Ｃ１０第１パッド層 ９０：第２層間絶縁層 ９２：Ｃ９第２プラグ ９４：Ｃ１０第２プラグ ９６：ワードライン ９８：第３層間絶縁層 １００：第２電源ライン １０２：第１ビットライン １０４：第１電源ライン １０６：第２ビットライン １０８：第２電源ライン
Claims (29)
- 【請求項１】 各ゲートはワードラインに接続し各ソー
スはビットラインに接続する第１及び第２アクセストラ
ンジスタと、第１ドライブトランジスタ及び第１負荷ト
ランジスタで構成された第１インバータと、第２ドライ
ブトランジスタ及び第２負荷トランジスタで構成された
第２インバータと、前記第１インバータの入力端、前記
第２インバータの出力端及び第２アクセストランジスタ
のドレインを連結する第１連結ラインと、前記第２イン
バータの入力端、第１インバータの出力端及び第１アク
セストランジスタのドレインを連結する第２連結ライン
とを含むスタティックランダムアクセスメモリ素子にお
いて、 前記二つのアクセストランジスタのゲートと第１及び第
２インバータを構成するトランジスタのゲートとを除い
たあらゆる導電層が多層の金属層でなっていることを特
徴とするスタティックランダムアクセスメモリ素子。 - 【請求項２】 前記多層の金属層は、前記第１及び第２
連結ラインを構成する第１金属層、前記ワードラインを
構成する第２金属層及び前記ビットラインと第１及び第
２インバータに連結される電源ラインを構成する第３金
属層でなっていることを特徴とする請求項１に記載のス
タティックランダムアクセスメモリ素子。 - 【請求項３】 前記多層の金属層は、前記第１及び第２
連結ラインを構成する第１金属層、前記ワードラインを
構成する第２金属層、前記ビットラインを構成する第３
金属層及び前記第１及び第２インバータに連結される電
源ラインを構成する第４金属層でなっていることを特徴
とする請求項１に記載のスタティックランダムアクセス
メモリ素子。 - 【請求項４】 二つのアクセストランジスタとインバー
タ一対とでなった一つのフリップフロップ回路で構成さ
れたスタティックランダムアクセスメモリ素子におい
て、 相互平行するように配置された第１導電型の第１活性領
域と第２活性領域及びこれら間に位置する第２導電型の
第３活性領域と第４活性領域とが形成されている半導体
基板と、 第１アクセストランジスタと第１ドライブトランジスタ
とが直列に連結されるように前記第１活性領域を垂直で
横断する第１アクセストランジスタのゲートと第１ドラ
イブトランジスタのゲート、第２アクセストランジスタ
と第２ドライブトランジスタとが直列に連結されるよう
に前記第２活性領域を垂直で横断する第２アクセストラ
ンジスタのゲートと第２ドライブトランジスタのゲー
ト、前記第３活性領域を垂直で横断する第１負荷トラン
ジスタのゲート及び前記第４活性領域を垂直で横断する
第２負荷トランジスタのゲートの役割をする第１導電層
と、 前記第１アクセストランジスタ及び前記第１ドライブト
ランジスタの共通ドレイン、相互連結された前記第２ド
ライブトランジスタのゲート及び前記第２負荷トランジ
スタのゲート、及び前記第１負荷トランジスタのソース
を連結する第１連結ラインと、前記第２アクセストラン
ジスタ及び前記第２ドライブトランジスタの共通ドレイ
ン、相互連結された前記第１ドライブトランジスタのゲ
ート及び前記第１負荷トランジスタのゲート、及び前記
第２負荷トランジスタのソースを連結する第２連結ライ
ンの役割をする第２導電層と、 前記第１アクセストランジスタのゲート及び第２アクセ
ストランジスタのゲートと連結されたワードラインの役
割をする第３導電層と、 前記第１及び第２負荷トランジスタのドレインと連結さ
れた第１電源ライン、前記第１及び第２ドライブトラン
ジスタのソースと連結された第２電源ライン、前記第１
アクセストランジスタのソースと連結された第１ビット
ライン、前記第２アクセストランジスタのソースと連結
された第２ビットラインの役割をする第４導電層とを備
えることを特徴とするスタティックランダムアクセスメ
モリ素子。 - 【請求項５】 前記第１活性領域と第２活性領域とは単
位セルを横断する帯模様であり、前記第３活性領域と第
４活性領域とは前記第１活性領域及び第２活性領域と平
行して相互に対してジグザグで配置されていることを特
徴とする請求項４に記載のスタティックランダムアクセ
スメモリ素子。 - 【請求項６】 前記第１活性領域は、前記第１アクセス
トランジスタのゲートが横断する部分より前記第１ドラ
イブトランジスタのゲートが横断する部分の幅がさらに
大きく、前記第２活性領域は、前記第２アクセストラン
ジスタのゲートが横断する部分より前記第２ドライブト
ランジスタのゲートが横断する部分の幅がさらに大きい
ことを特徴とする請求項４に記載のスタティックランダ
ムアクセスメモリ素子。 - 【請求項７】 前記第１活性領域を垂直で横断する前記
第１ドライブトランジスタのゲートと前記第３活性領域
を垂直で横断する前記第１負荷トランジスタのゲートは
水平で相互連結されて前記第４活性領域の一端まで延長
されており、前記第２活性領域を垂直で横断する前記第
２ドライブトランジスタのゲートと前記第４活性領域を
垂直で横断する前記第２負荷トランジスタのゲートとは
水平で相互連結されて前記第３活性領域の他端まで延長
されていることを特徴とする請求項４に記載のスタティ
ックランダムアクセスメモリ素子。 - 【請求項８】 前記第１アクセストランジスタのゲー
ト、前記第２ドライブトランジスタのゲート及び前記第
２負荷トランジスタのゲートは一直線上に位置し、これ
らと平行するように前記第２アクセストランジスタのゲ
ート、前記第１ドライブトランジスタのゲート及び前記
第１負荷トランジスタのゲートが他の直線上に位置する
ことを特徴とする請求項７に記載のスタティックランダ
ムアクセスメモリ素子。 - 【請求項９】 前記第１連結ラインと第２連結ラインと
は相互交差しなく、前記第１連結ラインは前記第２連結
ラインに連結される要素と重畳されなく、前記第２連結
ラインは前記第１連結ラインに連結される要素と重畳さ
れないことを特徴とする請求項４に記載のスタティック
ランダムアクセスメモリ素子。 - 【請求項１０】 前記第１連結ラインは、前記第１アク
セストランジスタ及び第１ドライブトランジスタの共有
ドレイン上に形成されたコンタクトホールと、前記第２
負荷トランジスタのゲートが第３活性領域の他端まで延
長された部分と前記第１負荷トランジスタのソース上に
形成されたコンタクトホールとを通して、前記第１アク
セストランジスタ及び第１ドライブトランジスタの共通
ドレイン、前記第２ドライブトランジスタ及び第２負荷
トランジスタの相互連結されたゲート及び前記第１負荷
トランジスタのソースを連結し、前記第２連結ライン
は、前記第２アクセストランジスタ及び第２ドライブト
ランジスタの共有ドレイン上に形成されたコンタクトホ
ールと、前記第１負荷トランジスタのゲートが第４活性
領域の一端まで延長された部分と前記第２負荷トランジ
スタのソース上に形成されたコンタクトホールとを通し
て、前記第２アクセストランジスタ及び第２ドライブト
ランジスタの共通ドレイン、前記第１ドライブトランジ
スタ及び前記第１負荷トランジスタの相互連結されたゲ
ート及び前記第２負荷トランジスタのソースを連結する
ことを特徴とする請求項７に記載のスタティックランダ
ムアクセスメモリ素子。 - 【請求項１１】 前記第１連結ライン及び第２連結ライ
ンは、多結晶シリコン、非晶質シリコン、アルミニウ
ム、タングステン、チタン、コバルトまたは銅のような
金属物質でなっていることを特徴とする請求項４に記載
のスタティックランダムアクセスメモリ素子。 - 【請求項１２】 前記ワードラインは、前記第１アクセ
ストランジスタのゲートと連結された前記第１導電層か
らなった第１パッド層、及び前記第２アクセストランジ
スタのゲートと連結された前記第１導電層からなった第
１パッド層と連結されていることを特徴とする請求項４
に記載のスタティックランダムアクセスメモリ素子。 - 【請求項１３】 前記ワードラインは、前記ゲートと相
互平行するように配置され、単位セルを横断する帯模様
であることを特徴とする請求項４に記載のスタティック
ランダムアクセスメモリ素子。 - 【請求項１４】 前記第１電源ライン、第２電源ライ
ン、第１ビットライン及び第２ビットラインは前記ワー
ドラインに対して垂直方向に配置されていることを特徴
とする請求項４に記載のスタティックランダムアクセス
メモリ素子。 - 【請求項１５】 前記第１電源ラインは、前記第１ビッ
トライン及び第２ビットラインと平行するようにその間
に形成されており、前記第２電源ラインは、前記第１電
源ラインが形成されていない第１ビットラインと第２ビ
ットライン間にこれらと平行するように形成されている
ことを特徴とする請求項４に記載のスタティックランダ
ムアクセスメモリ素子。 - 【請求項１６】 前記第１電源ラインは、前記第１及び
第２負荷トランジスタのドレイン上に形成された前記第
２導電層からなった第１パッド層と前記第３導電層から
なった第２パッド層を通して前記第１及び第２負荷トラ
ンジスタのドレインに電源電圧を供給し、 前記第２電源ラインは、前記第１及び第２ドライブトラ
ンジスタのソース上に形成された前記第２導電層からな
った第１パッド層と前記第３導電層からなったＣ１１第
２パッド層を通して前記第１及び第２ドライブトランジ
スタのソースに接地電圧を供給し、 前記第１ビットラインは、前記第１アクセストランジス
タのソース上に形成された前記第２導電層からなった第
１パッド層と前記第３導電層からなった第２パッド層を
通して前記第１アクセストランジスタのソースにビット
ラインまたはビットラインバー電圧を供給し、 前記第２ビットラインは、前記第２アクセストランジス
タのソース上に形成された前記第２導電層からなった第
１パッド層と前記第３導電層からなった第２パッド層を
通して前記第２アクセストランジスタのソースにビット
ラインバーまたはビットライン電圧を供給することを特
徴とする請求項１５に記載のスタティックランダムアク
セスメモリ素子。 - 【請求項１７】 前記第２ないし第４導電層は、金属層
であることを特徴とする請求項４に記載のスタティック
ランダムアクセスメモリ素子。 - 【請求項１８】 二つのアクセストランジスタとインバ
ータ一対でなった一つのフリップフロップ回路で構成さ
れたスタティックランダムアクセスメモリ素子を製造す
る方法において、 半導体基板に第１活性領域と第２活性領域とを相互平行
するように形成すると同時にこれらの間にこれらと平行
するように第３活性領域と第４活性領域とを形成する段
階と、 ゲート酸化膜を形成した後、その上部に第１導電層を蒸
着してパターニングすることにより、第１アクセストラ
ンジスタと第１ドライブトランジスタとが直列に連結さ
れるように前記第１活性領域を垂直で横断する模様の第
１アクセストランジスタのゲートと第１ドライブトラン
ジスタのゲート、第２アクセストランジスタと第２ドラ
イブトランジスタとが直列に連結されるように前記第２
活性領域を垂直で横断する模様の第２アクセストランジ
スタのゲートと第２ドライブトランジスタのゲート、前
記第３活性領域を垂直で横断する模様の第１負荷トラン
ジスタのゲート及び前記第４活性領域を垂直で横断する
模様の第２負荷トランジスタのゲートを形成する段階
と、 第１層間絶縁層を形成した後、これを部分的にエッチン
グすることによって、前記第１アクセストランジスタ及
び前記第１ドライブトランジスタの共通ドレインを露出
するＣ１、Ｃ３コンタクトホールと、前記第２ドライブ
トランジスタのゲートと連結されている第２負荷トラン
ジスタのゲート上と前記第１負荷トランジスタのソース
を露出するＣ６コンタクトホールと、前記第２アクセス
トランジスタ及び前記第２ドライブトランジスタの共有
ドレインを露出するＣ２、Ｃ４コンタクトホールと、前
記第１ドライブトランジスタのゲートと連結されている
第１負荷トランジスタのゲート上と前記第２負荷トラン
ジスタのソースを露出するＣ５コンタクトホールとを形
成する段階と、 第２導電層を形成した後、これをパターニングすること
により、前記Ｃ１、Ｃ３コンタクトホール及びＣ６コン
タクトホールを通して、前記第１アクセストランジスタ
及び前記第１ドライブトランジスタの共通ドレイン、相
互連結された前記第２ドライブトランジスタ及び前記第
２負荷トランジスタのゲート及び前記第１負荷トランジ
スタのソースを連結する第１連結ラインと、前記Ｃ２、
Ｃ４コンタクトホール及びＣ５コンタクトホールを通し
て、前記第２アクセストランジスタ及び前記第２ドライ
ブトランジスタの共通ドレイン、相互連結された前記第
１ドライブトランジスタ及び前記第１負荷トランジスタ
のゲート及び前記第２負荷トランジスタのソースを連結
する第２連結ラインを形成する段階と、 第２層間絶縁層を形成した後、これを部分的にエッチン
グすることによって、前記第１アクセストランジスタの
ゲートを露出するＣ９第１バイアホールと、前記第２ア
クセストランジスタのゲートを露出するＣ１０第１バイ
アホールとを形成する段階と、 第３導電層を形成した後、これをパターニングすること
により、前記Ｃ９第１バイアホール及びＣ１０第１バイ
アホールを通して、前記第１アクセストランジスタのゲ
ート及び第２アクセストランジスタのゲートと連結され
るワードラインを形成する段階と、 第３層間絶縁層を形成した後、これを部分的にエッチン
グすることによって、前記第１及び第２負荷トランジス
タのドレインを露出するＣ１２第２バイアホールと、前
記第１及び第２ドライブトランジスタのソースを露出す
るＣ１１第２バイアホールと、前記第１アクセストラン
ジスタのソースを露出するＣ７第２バイアホールと、前
記第２アクセストランジスタのソースを露出するＣ８第
２バイアホールとを形成する段階と、 第４導電層を形成した後、これをパターニングすること
により、前記Ｃ１２第２バイアホールを通して第１及び
第２負荷トランジスタのドレインと連結される第１電源
ラインと、前記Ｃ１１第２バイアホールを通して第１及
び第２ドライブトランジスタのソースと連結される第２
電源ラインと、前記Ｃ７第２バイアホールを通して第１
アクセストランジスタのソースと連結される第１ビット
ラインと、前記Ｃ８第２バイアホールを通して第２アク
セストランジスタのソースと連結される第２ビットライ
ンとを形成する段階とを備えることを特徴とするスタテ
ィックランダムアクセスメモリ素子の製造方法。 - 【請求項１９】 前記第１活性領域と第２活性領域とは
単位セルを横断する帯模様に形成され、前記第３活性領
域と第４活性領域とは前記第１活性領域及び第２活性領
域と平行し、相互に対してジグザグで配置されるように
形成することを特徴とする請求項１８に記載のスタティ
ックランダムアクセスメモリ素子の製造方法。 - 【請求項２０】 前記第１活性領域は、前記第１アクセ
ストランジスタのゲートが横断する部分より前記第１ド
ライブトランジスタのゲートが横断する部分の幅がさら
に大きく形成し、前記第２活性領域は、前記第２アクセ
ストランジスタのゲートが横断する部分より前記第２ド
ライブトランジスタのゲートが横断する部分の幅がさら
に大きく形成することを特徴とする請求項１８に記載の
スタティックランダムアクセスメモリ素子の製造方法。 - 【請求項２１】 前記第１層間絶縁層にコンタクトホー
ルを形成する段階で、前記Ｃ１、Ｃ３コンタクトホー
ル、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクトホー
ル及びＣ６コンタクトホールと共に、前記第１アクセス
トランジスタのソース及びゲートを各々露出するＣ７コ
ンタクトホール及びＣ９コンタクトホールと、前記第１
及び第２ドライブトランジスタのソースを露出するＣ１
１コンタクトホールと、前記第２アクセストランジスタ
のソース及びゲートを各々露出するＣ８コンタクトホー
ル及びＣ１０コンタクトホールと、前記第１及び第２負
荷トランジスタのドレインを露出するＣ１２コンタクト
ホールとを形成することを特徴とする請求項１８に記載
のスタティックランダムアクセスメモリ素子の製造方
法。 - 【請求項２２】 前記第２導電層を形成する段階前に、 前記Ｃ１、Ｃ３コンタクトホールと、Ｃ２、Ｃ４コンタ
クトホールと、Ｃ５コンタクトホールと、Ｃ６コンタク
トホールが完全に埋め立てられるようにタングステンを
蒸着した後、前記第１層間絶縁層表面が露出される時ま
でこれを平坦化することによって、前記Ｃ１、Ｃ３コン
タクトホールと、Ｃ２、Ｃ４コンタクトホールと、Ｃ５
コンタクトホールと、Ｃ６コンタクトホールとを完全に
埋め立てる模様のＣ１、Ｃ３第１プラグと、Ｃ２、Ｃ４
第１プラグと、Ｃ５第１プラグと、Ｃ６第１プラグとを
形成する段階をさらに備えることを特徴とする請求項１
８に記載のスタティックランダムアクセスメモリ素子の
製造方法。 - 【請求項２３】 前記第１層間絶縁層にコンタクトホー
ルを形成する段階で、前記Ｃ１、Ｃ３コンタクトホー
ル、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクトホー
ル及びＣ６コンタクトホールと共に、前記第１アクセス
トランジスタのソース及びゲートを各々露出するＣ７コ
ンタクトホール及びＣ９コンタクトホールと、前記第１
及び第２ドライブトランジスタのソースを露出するＣ１
１コンタクトホールと、前記第２アクセストランジスタ
のソース及びゲートを各々露出するＣ８コンタクトホー
ル及びＣ１０コンタクトホールと、前記第１及び第２負
荷トランジスタのドレインを露出するＣ１２コンタクト
ホールとを形成し、 前記第１プラグを形成する段階で、前記Ｃ１、Ｃ３第１
プラグ、Ｃ２、Ｃ４第１プラグ、Ｃ５第１プラグ及びＣ
６第１プラグと共に、前記Ｃ７、Ｃ８、Ｃ９、Ｃ１０、
Ｃ１１及びＣ１２コンタクトホール内に各々Ｃ７、Ｃ
８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１プラグを形成
することを特徴とする請求項２２に記載のスタティック
ランダムアクセスメモリ素子の製造方法。 - 【請求項２４】 前記第２導電層をパターニングして第
１連結ラインと第２連結ラインとを形成すると同時に、
前記Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１
プラグと各々接続するＣ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１
１及びＣ１２第１パッド層を形成することを特徴とする
請求項２３に記載のスタティックランダムアクセスメモ
リ素子の製造方法。 - 【請求項２５】 前記第２導電層は、多結晶シリコン、
非晶質シリコン、アルミニウム、タングステン、チタ
ン、コバルトまたは銅のような金属物質で形成し、前記
第３及び第４導電層はアルミニウムまたは銅のような金
属物質で形成することを特徴とする請求項１８に記載の
スタティックランダムアクセスメモリ素子の製造方法。 - 【請求項２６】 前記コンタクトホール、第１バイアホ
ール及び第２バイアホール内部はタングステンで埋め立
てて、各々第１プラグ、第２プラグ及び第３プラグを形
成することを特徴とする請求項１８に記載のスタティッ
クランダムアクセスメモリ素子の製造方法。 - 【請求項２７】 前記活性領域を形成する段階から前記
第４導電層を形成する段階までの各段階は一般的なＣＭ
ＯＳ製造方法で行われることを特徴とする請求項１８に
記載のスタティックランダムアクセスメモリ素子の製造
方法。 - 【請求項２８】 二つのアクセストランジスタとインバ
ータ一対でなった一つのフリップフロップ回路で構成さ
れたスタティックランダムアクセスメモリ素子におい
て、前記インバータの入力端と出力端とを相互連結する
連結ラインと、ワードライン、電源ライン及びビットラ
インがすべて金属配線で形成されていることを特徴とす
るスタティックランダムアクセスメモリ素子。 - 【請求項２９】 二つのアクセストランジスタとインバ
ータ一対でなった一つのフリップフロップ回路で構成さ
れたスタティックランダムアクセスメモリ素子におい
て、 相互平行するように配置された第１導電型の第１活性領
域と第２活性領域及びこれら間に位置する第２導電型の
第３活性領域と第４活性領域とが形成されている半導体
基板と、 第１アクセストランジスタと第１ドライブトランジスタ
とが直列に連結されるように前記第１活性領域を垂直で
横断する第１アクセストランジスタのゲートと第１ドラ
イブトランジスタのゲート、第２アクセストランジスタ
と第２ドライブトランジスタとが直列に連結されるよう
に前記第２活性領域を垂直で横断する第２アクセストラ
ンジスタのゲートと第２ドライブトランジスタのゲー
ト、前記第３活性領域を垂直で横断する第１負荷トラン
ジスタのゲート及び前記第４活性領域を垂直で横断する
第２負荷トランジスタのゲートの役割をする第１導電層
と、 前記第１アクセストランジスタ及び前記第１ドライブト
ランジスタの共通ドレイン、前記連結された前記第２ド
ライブトランジスタのゲート及び前記第２負荷トランジ
スタのゲート、及び前記第１負荷トランジスタのソース
を連結する第１連結ラインと、前記第２アクセストラン
ジスタ及び前記第２ドライブトランジスタの共通ドレイ
ン、相互連結された前記第１ドライブトランジスタのゲ
ート及び前記第１負荷トランジスタのゲート、及び前記
第２負荷トランジスタのソースを連結する第２連結ライ
ンの役割をする金属層からなった第２導電層と、 前記第１アクセストランジスタのゲート及び第２アクセ
ストランジスタのゲートと連結されたワードラインの役
割をする金属層からなった第３導電層と、 前記第１アクセストランジスタのソースと連結された第
１ビットラインと、前記第２アクセストランジスタのソ
ースと連結された第２ビットラインの役割をする金属層
からなった第４導電層と、 前記第１及び第２負荷トランジスタのドレインと連結さ
れた第１電源ラインと、前記第１及び第２ドライブトラ
ンジスタのソースと連結された第２電源ラインの役割を
する金属層からなった第５導電層とを備えることを特徴
とするスタティックランダムアクセスメモリ素子。
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