KR20010069090A - 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법 - Google Patents

스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법에 대해 개시한다. 본 발명에 의한 스태틱 랜덤 억세스 메모리 소자는, 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서, 상기 인버터들을 입력단과 출력단을 서로 연결하는 연결 라인들과, 워드 라인과 전원 라인 및 비트 라인이 모두 금속 배선으로 형성되어 있는 것을 특징으로 한다. 본 발명에 따르면, 배선의 저항을 감소시킬 수가 있고, CMOS 스탠다드 로직 제조 공정과 병행하여 공정을 진행할 수 있다.

Description

스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법{Static random access memory device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 일반적인 CMOS 스탠다드 로직(standard logic) 제조 공정으로 제조된 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법에 관한 것이다.
스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하, "SRAM"이라 칭함) 소자는 DRAM (Dynamic Random Access Memory) 소자에 비해 사용하기 쉽고 고속 동작이 가능하기 때문에 컴퓨터의 캐시 메모리나 단말기기의 시스템 메모리로써 광범위하게 사용되고 있다. 최근에는, 시스템을 고성능화하고 복합화 하는 추세에 맞추어 반도체 칩 레벨(chip level)에서 로직(logic) 제품에 SRAM을 머지(merge)하여 단일 칩(one chip)화한 SRAM 임베디드 로직(embedded logic) 제품이 많이 사용되고 있다.
도 1은 일반적인 SRAM 소자의 단위 메모리 셀을 도시한 등가 회로도이다.
도 1을 참조하면, 두 개의 억세스(access) 트랜지스터(Q1,Q2)와 CMOS 인버터 쌍(Q5와 Q3로 된 인버터와 Q6와 Q4로 된 인버터)으로 이루어진 한 개의 플립플럽(flip flop) 회로 (Q3, Q4, Q5 및 Q6으로 구성)로 구성되어 있다. SRAM 소자의 메모리 셀은 플립 플럽을 구성하는 부하(즉, Q5과 Q6)의 종류에 따라 저항형(resistor type) SRAM, 박막 트랜지스터(thin film transistor)형 SRAM 및 풀(full) CMOS형 SRAM과 같이 크게 세 종류로 나누어지는데, 최근에는 전원 전압이 낮아지는 추세 및 초고속 제품의 요구 등에 따라 풀 CMOS형 SRAM에 대한 관심이 높아지고 있다.
그러나, 풀 CMOS형 SRAM의 경우, 도 1에서 알 수 있듯이, 하나의 메모리 셀을 구성하기 위해서는 여섯 개의 트랜지스터(Q1 ∼ Q6)가 있어야 하며 C1 ∼ C10으로 표시된 열 개의 연결점이 필요하기 때문에, 네 개의 트랜지스터로 구성되는 다른 두 종류에 비해 셀 면적이 커진다는 단점이 있어서, 저항형 및 박막 트랜지스터형에 비해 고집적화에는 불리하다.
도 1에 있어서, 제1 억세스 트랜지스터(Q1) 및 제2 억세스 트랜지스터(Q2)의 게이트들은 각각 C9 및 C10 연결점들을 통해 워드 라인(WL)과 접속하고, 그 소오스들은 각각 C7 및 C8 연결점들을 통해 제1 비트 라인(BL1)과 제2 비트 라인(BL2)과 접속한다. 제1 CMOS 인버터는 제1 부하 트랜지스터(Q5)와 제1 드라이브 트랜지스터(Q3)로 구성되는데, 입력단(C5 연결점)은 제2 CMOS 인버터의 출력단 및 제2 억세스 트랜지스터(Q2)의 드레인과 각각 C2 연결점 및 C4 연결점을 통해 접속하고 있으며, 출력단은 제1 억세스 트랜지스터(Q1)의 드레인 및 제2 CMOS 인버터의 입력단(C6 연결점)과 각각 C1 연결점 및 C3 연결점을 통해 접속하고 있다. 제2 CMOS 인버터는 제2 부하 트랜지스터(Q6)와 제2 드라이브 트랜지스터(Q4)로 구성되는데, 입력단(C6 연결점)은 제1 CMOS 인버터의 출력단 및 제1 억세스 트랜지스터(Q1)의 드레인과 각각 C3 연결점 및 C1 연결점을 통해 접속하고 있으며, 출력단은 제2 억세스 트랜지스터(Q2)의 드레인 및 제1 CMOS 인버터의 입력단(C5 연결점)과 각각 C2 연결점 및 C4 연결점을 통해 접속하고 있다. 또한, 제1 및 제2 부하 트랜지스터(Q5 및 Q6)의 드레인은 C12 연결점을 통해 제1 전원(Vcc)과 접속하고, 제1 및 제2 드라이브 트랜지스터(Q3 및 Q4)의 소오스는 C11 연결점을 통해 제2 전원(Vss)과 접속한다.
도 2는 종래의 풀 CMOS형 SRAM 셀의 일부분을 도시한 단면도로서, 제1 CMOS 인버터의 입력단(제1 부하 트랜지스터(Q5)의 게이트 상에 형성된 C5 연결점)과 제1 부하 트랜지스터(Q6)의 소오스(16) 및 제2 억세스 트랜지스터(Q2)의 드레인(18) ( 제2 드라이브 트랜지스터(Q4)의 드레인(18)과 동일 영역임)이 국부적인 상호 연결 라인(22)의 C4 연결점 및 C2 연결점을 통해 서로 연결되어 있는 부분을 도시한다.
도 2에 있어서, 도면부호 "10"은 반도체 기판을, "12"는 필드 산화막을, "14"는 제1 부하 트랜지스터의 게이트를, "16"은 제2 부하 트랜지스터의 소오스를, "18"은 제2 억세스 트랜지스터 및 제2 드라이브 트랜지스터의 드레인을, "20"은 절연막을, "22"는 국부적인 상호 연결 라인을, "24"는 제1 층간 절연층을, "26"은 워드 라인을, "28"은 제2 층간 절연층을, "30"은 전원 라인을, "32"는 제3 층간 절연층을 그리고 "34"는 비트 라인을 나타낸다.
제1 CMOS 인버터의 입력단(제1 부하 트랜지스터(Q5)의 게이트(14) 참조)은 티타늄(Ti) 및 티타늄 나이트 라이드(TiN)가 적층된 형태의 제1 국부적인 상호 연결 라인(22)을 통해 제2 부하 트랜지스터(Q6)의 소오스(16)와 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인(18)과 연결되어 있고, 제2 CMOS 인버터의 입력단(미도시)은 제2 국부적인 상호 연결 라인(미도시)을 통해 제1 부하 트랜지스터(Q5)의 소오스(미도시)와 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인(미도시)과 연결되어 있다.
워드 라인(26)은 제1 및 제2 억세스 트랜지스터(Q1 및 Q2)의 게이트와 연결되어 있다.
전원 라인(30)과 비트 라인(34)은 금속 배선으로 되어 있으며 서로 다른 층에 형성되어 있다. 상기 전원 라인(30)은 도 2를 기준으로 했을 때 횡 방향(좌우 방향)으로 배치되어 있고, 상기 비트 라인(34)은 종 방향(앞뒤 방향)으로 배치되어 있다.
도 2의 SRAM 셀을 로직 제품에 탑재할 경우에는 일반적인 CMOS 스탠다드 로직 제조 공정에다 추가적인 공정을 행해야 하므로 마스크 추가에 따른 비용 증가 문제와 공정이 복잡해진다는 문제점이 발생한다.
이에 대해 상세하게 설명하면, 종래의 풀 CMOS형 SRAM의 경우, 도 2에 도시된 바와 같이, 제1 CMOS 인버터의 입력단과 제2 CMOS 인버터의 출력단 및 제2 CMOS 인버터의 입력단과 제1 CMOS 인버터의 출력단을 연결하기 위해, 예컨대 티타늄(Ti)과 티타늄 나이트 라이드(TiN)가 적층된 구조의 국부적인 상호 연결 라인(local interconnection line)(22)을 형성하는 공정을 일반적인 CMOS 스탠다드 로직 제조 공정과는 별도로 행하여야 하므로 이를 형성하기 위한 추가적인 마스크(mask)가 필요하게 된다.
또한, 워드 라인(26)은 제1 부하 트랜지스터의 게이트(14)와 같은 다결정 실리콘으로 형성하는데, 이를 형성하기 위해서는, 상기 국부적인 상호 연결 라인을 제조할 때와 같이, 일반적인 CMOS 스탠다드 로직 제조 공정과는 별도의 공정을 행하여야 하므로 두 장의 추가적인 마스크 (워드 라인을 위한 마스크와 워드 라인을 트랜지스터와 연결하는 콘택홀을 위한 마스크)가 필요하게 되어 공정을 복잡하게 만든다.
한편, 추가적인 공정 없이 상기 도 2의 SRAM 셀을 로직 제품에 탑재할 경우에는 단위 SRAM 셀의 크기가 필요 이상으로 커지는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 추가되는 마스크나 공정 없이 스탠다드 CMOS 로직 제조 공정을 진행하여 제조한 셀 크기의 증가가 최소화된 스태틱 랜덤 억세스 메모리 소자를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 추가적인 마스크나 공정 없이 스탠다드 CMOS 로직 제조 공정을 진행하여 셀 크기의 증가가 최소화된 스태틱 랜덤 억세스 메모리 소자를 제조하는 방법을 제공하는데 있다.
도 1은 일반적인 SRAM 소자의 단위 메모리 셀을 도시한 등가 회로도이다.
도 2는 종래의 풀 CMOS형 SRAM 셀의 일부분을 도시한 단면도로서, 제1 CMOS 인버터의 입력단과 제1 부하 트랜지스터의 소오스 및 제2 억세스 트랜지스터의 드레인(제2 드라이브 트랜지스터의 드레인과 동일 영역임)이 국부적인 상호 연결 라인의 C4 연결점 및 C2 연결점을 통해 서로 연결되어 있는 부분을 도시한다.
도 3 내지 도 9는 추가적인 마스크나 공정 없이 스탠다드 CMOS 로직 제조 공정과 병행하여 스태틱 랜덤 억세스 메모리 소자를 제조할 수 있는 본 발명의 일 실시 예에 의한 마스크 패턴들을 도시한 레이아웃들이다.
도 10 및 도 11은 상기 도 3 내지 도 9의 마스크 패턴들을 사용하여 형성된 본 발명의 일 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자의 완성 단면도들로서, 각각은 도 9의 A-A'선과 B-B'선의 절단면에 해당하는 단면도이다.
도 12 내지 도 18과 도 19 내지 도 25는 본 발명의 일 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자의 제조 방법을 공정순서별로 설명하기 위한 단면도들로서, 도 12 내지 도 18은 각각 상기 도 3 내지 도 9의 A-A'선의 절단면을 도시하고, 도 19 내지 도 25는 각각 상기 도 3 내지 도 9의 B-B'선의 절단면을 도시한다.
도 26 내지 도 29는 본 발명의 다른 실시 예에 의한 마스크 패턴들을 도시한 레이아웃들이다.
도 30 및 도 31은 각각 상기 도 29의 A-A'선과 B-B'선의 절단면에 해당하는 단면도이다.
상기 기술적 과제를 달성하기 위한, 본 발명에 의한 스태틱 랜덤 억세스 메모리 소자는, 각 게이트는 워드 라인과 접속하고 각 소오스는 비트 라인에 접속하는 제1 및 제2의 억세스 트랜지스터와, 제1 드라이브 트랜지스터와 제1 부하 트랜지스터로 구성된 제1 인버터와, 제2 드라이브 트랜지스터와 제2 부하 트랜지스터로 구성된 제2 인버터와, 상기 제1 인버터의 입력단과 상기 제2 인버터의 출력단 및 제2 억세스 트랜지스터의 드레인을 연결하는 제1 연결 라인, 및 상기 제2 인버터의 입력단과 제1 인버터의 출력단 및 제1 억세스 트랜지스터의 드레인을 연결하는 제2 연결 라인으로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서, 상기 두 개의 억세스 트랜지스터의 게이트와 제1 및 제2 인버터를 구성하는 트랜지스터의 게이트를 제외한 모든 도전층들이 다층의 금속층들로 되어 있는 것을 특징으로 한다.
상기 다층의 금속층들은 상기 제1 및 제2 연결 라인을 구성하는 제1 금속층, 상기 워드 라인을 구성하는 제2 금속층 및 상기 비트 라인과 제1 및 제2 인버터에 연결되는 전원 라인을 구성하는 제3 금속층으로 되어 있거나, 상기 제1 및 제2 연결 라인을 구성하는 제1 금속층, 상기 워드 라인을 구성하는 제2 금속층, 상기 비트 라인을 구성하는 제3 금속층 및 상기 제1 및 제2 인버터에 연결되는 전원 라인을 구성하는 제4 금속층으로 되어 있다.
상기 기술적 과제를 달성하기 위한, 본 발명의 일 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자는, 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서, 서로 평행하게 배치된 제1 도전형의 제1 활성 영역과 제2 활성 영역 및 이들 사이에 위치하는 제2 도전형의 제3 활성 영역과 제4 활성 영역이 형성되어 있는 반도체 기판과; 제1 억세스 트랜지스터와 제1 드라이브 트랜지스터가 직렬로 연결되도록 상기 제1 활성 영역을 수직으로 가로지르는 제1 억세스 트랜지스터의 게이트와 제1드라이브 트랜지스터의 게이트, 제2 억세스 트랜지스터와 제2 드라이브 트랜지스터가 직렬로 연결되도록 상기 제2 활성 영역을 수직으로 가로지르는 제2 억세스 트랜지스터의 게이트와 제2 드라이브 트랜지스터의 게이트, 상기 제3 활성 영역을 수직으로 가로지르는 제1 부하 트랜지스터의 게이트 및 상기 제4 활성 영역을 수직으로 가로지르는 제2 부하 트랜지스터의 게이트 역할을 하는 제1 도전층들과; 상기 제1 억세스 트랜지스터의 드레인 및 이와 공유하는 제1 드라이브 트랜지스터의 드레인과 상기 제2 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하는 제1 연결 라인과, 상기 제2 억세스 트랜지스터의 드레인 및 이와 공유하는 제2 드라이브 트랜지스터의 드레인과 상기 제1 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결하는 제2 연결 라인 역할을 하는 금속층으로 된 제2 도전층들과; 상기 제1 억세스 트랜지스터의 게이트 및 제2 억세스 트랜지스터의 게이트와 연결된 워드 라인 역할을 하는 금속층으로 된 제3 도전층과; 상기 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인과 연결된 제1 전원 라인과, 상기 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스와 연결된 제2 전원 라인과, 상기 제1 억세스 트랜지스터의 소오스와 연결된 제1 비트 라인과, 상기 제2 억세스 트랜지스터의 소오스와 연결된 제2 비트 라인 역할을 하는 금속층으로 된 제4 도전층들을 구비하는 것을 특징으로 한다.
상기 제1 활성 영역과 제2 활성 영역은 단위 셀을 가로지르는 띠 모양이고,상기 제3 활성 영역과 제4 활성 영역은 제1 활성 영역 및 제2 활성 영역과 평행하며 서로에 대해 지그재그로 배치되어 있으며, 상기 제1 활성 영역은 제1 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제1 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 크고, 상기 제2 활성 영역은 제2 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제2 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 크다. 또한, 제1 활성 영역을 수직으로 가로지르는 상기 제1 드라이브 트랜지스터의 게이트와 제3 활성 영역을 수직으로 가로지르는 제1 부하 트랜지스터의 게이트는 수평으로 서로 연결되어 상기 제4 활성 영역의 일 단까지 연장되어 있고, 제2 활성 영역을 수직으로 가로지르는 상기 제2 드라이브 트랜지스터의 게이트와 제4 활성 영역을 수직으로 가로지르는 제2 부하 트랜지스터의 게이트는 수평으로 서로 연결되어 상기 제3 활성 영역의 타 단까지 연장되어 있다.
상기 제1 억세스 트랜지스터의 게이트, 제2 드라이브 트랜지스터의 게이트 및 제2 부하 트랜지스터의 게이트는 일 선상에 위치하며, 이들과 평행하도록 상기 제2 억세스 트랜지스터의 게이트, 제1 드라이브 트랜지스터의 게이트 및 제1 부하 트랜지스터의 게이트가 다른 선상에 위치한다.
상기 제1 연결 라인과 제2 연결 라인은 서로 교차하지 않고, 제1 연결 라인은 상기 제2 연결 라인에 연결되는 요소들과 중첩되지 않으며, 제2 연결 라인은 상기 제1 연결 라인에 연결되는 요소들과 중첩되지 않는다. 또한, 상기 제1 연결 라인은 제1 억세스 트랜지스터 및 제1 드라이브 트랜지스터의 공유 드레인 상에 형성된 C1,C3 콘택홀과 제2 부하 트랜지스터의 게이트가 제3 활성 영역의 타 단까지 연장된 부분과 제1 부하 트랜지스터의 소오스 상에 형성된 C6 콘택홀을 통해 상기 제1 억세스 트랜지스터의 드레인 및 이와 공유하는 제1 드라이브 트랜지스터의 드레인과 상기 제2 드라이브 트랜지스터의 게이트, 상기 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하고, 상기 제2 연결 라인은 제2 억세스 트랜지스터 및 제2 드라이브 트랜지스터의 공유 드레인 상에 형성된 C2,C4 콘택홀과 제1 부하 트랜지스터의 게이트가 제4 활성 영역의 일 단까지 연장된 부분과 제2 부하 트랜지스터의 소오스 상에 형성된 C5 콘택홀을 통해 상기 제2 억세스 트랜지스터의 드레인 및 이와 공유하는 제2 드라이브 트랜지스터의 드레인과 상기 제1 드라이브 트랜지스터의 게이트, 상기 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결한다. 상기 제1 연결 라인 및 제2 연결 라인은 다결정 실리콘, 비정질 실리콘, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 코발트(Co) 또는 구리(Cu)와 같은 금속 물질로 되어 있다.
상기 워드 라인은 제1 억세스 트랜지스터의 게이트와 연결된 상기 제1 도전층으로 된 C9 제1 패드층과 제2 억세스 트랜지스터의 게이트와 연결된 상기 제1 도전층으로 된 C10 제1 패드층과 연결되어 있으며, 상기 게이트들과 서로 평행하도록 배치되며, 단위 셀을 가로지르는 띠 모양이다.
상기 제1 전원 라인, 제2 전원 라인, 제1 비트 라인 및 제2 비트 라인은 상기 워드 라인에 대해 수직 방향으로 배치되어 있고, 상기 제1 전원 라인은 제1 비트 라인과 제2 비트 라인과 평행하도록 그 사이에 형성되어 있고, 상기 제2 전원 라인은 상기 제1 전원 라인이 형성되어 있지 않은 제1 비트 라인과 제2 비트 라인사이에 이들과 평행하도록 형성되어 있다.
상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 C12 제1 패드층과 상기 제3 도전층으로 된 C12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 C11 제1 패드층과 상기 제3 도전층으로 된 C11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며, 상기 제1 비트 라인은 제1 억세스 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 C7 제1 패드층과 상기 제3 도전층으로 된 C7 제1 패드층을 통해 상기 제1 억세스 트랜지스터의 소오스에 비트 라인 (또는 비트 라인 바) 전압을 공급하고, 상기 제2 비트 라인은 제2 억세스 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 C8 제1 패드층과 상기 제3 도전층으로 된 C8 제2 패드층을 통해 상기 제2 억세스 트랜지스터의 소오스에 비트 라인 바 (또는 비트 라인) 전압을 공급한다.
상기 다른 기술적 과제를 달성하기 위한, 본 발명에 의한 스태틱 랜덤 억세스 메모리 소자의 제조 방법은, 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자를 제조하는데 있어서, 반도체 기판에 제1 활성 영역과 제2 활성 영역을 서로 평행하는 방향으로 배치되도록 형성하고, 이와 동시에 이들 사이에 제3 활성 영역과 제4 활성 영역을 이들과 평행하는 방향으로 배치되도록 형성한다. 게이트 산화막을 형성한후, 그 상부에 제1 도전층을 증착하고 패터닝함으로써 제1 억세스 트랜지스터와 제1 드라이브 트랜지스터가 직렬로 연결되도록 상기 제1 활성 영역을 수직으로 가로지르는 모양의 제1 억세스 트랜지스터의 게이트와 제1 드라이브 트랜지스터의 게이트, 제2 억세스 트랜지스터와 제2 드라이브 트랜지스터가 직렬로 연결되도록 상기 제2 활성 영역을 수직으로 가로지르는 모양의 제2 억세스 트랜지스터의 게이트와 제2 드라이브 트랜지스터의 게이트, 상기 제3 활성 영역을 수직으로 가로지르는 모양의 제1 부하 트랜지스터의 게이트 및 상기 제4 활성 영역을 수직으로 가로지르는 모양의 제2 부하 트랜지스터의 게이트를 형성한다. 제1 층간 절연층을 형성한 후 이를 부분적으로 식각함으로써 상기 제1 억세스 트랜지스터의 드레인과 이와 공유하는 제1 드라이브 트랜지스터의 드레인 상에 C1,C3 콘택홀을 형성하고, 상기 제2 드라이브 트랜지스터의 게이트와 연결되어 있는 제2 부하 트랜지스터의 게이트 상과 상기 제1 부하 트랜지스터의 소오스 상에 C6 콘택홀을 형성하며, 상기 제2 억세스 트랜지스터의 드레인과 이와 공유하는 제2 드라이브 트랜지스터의 드레인 상에 C2,C4 콘택홀을 형성하고, 상기 제1 드라이브 트랜지스터의 게이트와 연결되어 있는 제1 부하 트랜지스터의 게이트 상과 제2 부하 트랜지스터의 소오스 상에 C5 콘택홀을 형성한다. 제2 도전층을 형성한 후 이를 패터닝함으로써 상기 C1,C3 콘택홀과 C6 콘택홀을 통해 제1 억세스 트랜지스터의 드레인 및 제1 드라이브 트랜지스터의 드레인과 제2 드라이브 트랜지스터의 게이트, 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하는 제1 연결 라인과, 상기 C2,C4 콘택홀과 C5 콘택홀을 통해 제2 억세스 트랜지스터의 드레인 및 제2 드라이브 트랜지스터의 드레인과 제1 드라이브 트랜지스터의 게이트, 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결하는 제2 연결 라인을 형성한다. 제2 층간 절연층을 형성한 후 이를 부분적으로 식각함으로써 상기 제1 억세스 트랜지스터의 게이트 상에 C9 제1 비아홀과, 상기 제2 억세스 트랜지스터의 게이트 상에 C10 제1 비아홀을 형성한다. 제3 도전층을 형성한 후 이를 패터닝함으로써 상기 C9 제1 비아홀과 C10 제1 비아홀을 통해 상기 제1 억세스 트랜지스터의 게이트 및 제2 억세스 트랜지스터의 게이트와 연결되는 워드 라인을 형성한다. 제2 층간 절연층을 형성한 후 이를 부분적으로 식각함으로써 상기 제1 및 제2 부하 트랜지스터의 드레인 상에 C12 제2 비아홀을 형성하고, 상기 제1 및 제2 드라이브 트랜지스터의 소오스 상에 C11 제2 비아홀을 형성하며, 상기 제1 억세스 트랜지스터의 소오스 상에 C7 제2 비아홀을 형성하고, 상기 제2 억세스 트랜지스터의 소오스 상에 C8 제2 비아홀을 형성한다. 제4 도전층을 형성한 후 이를 패터닝함으로써 상기 C12 제2 비아홀을 통해 제1 및 제2 부하 트랜지스터의 드레인과 연결되는 제1 전원 라인과, 상기 C11 제2 비아홀을 통해 제1 및 제2 드라이브 트랜지스터의 소오스와 연결되는 제2 전원 라인과, 상기 C7 제2 비아홀을 통해 제1 억세스 트랜지스터의 소오스와 연결되는 제1 비트 라인과, 상기 C8 제2 비아홀을 통해 제2 억세스 트랜지스터의 소오스와 연결되는 제2 비트 라인을 형성한다.
제1 층간 절연층에 콘택홀들을 형성하는 단계에서 상기 C1,C3 콘택홀, C2,C4 콘택홀, C5 콘택홀 및 C6 콘택홀과 함께, 제1 억세스 트랜지스터의 소오스와 게이트 상에는 각각 C7 콘택홀과 C9 콘택홀을, 제1 및 제2 드라이브 트랜지스터의 소오스들 상에는 C11 콘택홀들을, 제2 억세스 트랜지스터의 소오스와 게이트 상에는 각각 C8 콘택홀과 C10 콘택홀을, 그리고 제1 및 제2 부하 트랜지스터의 드레인들 상에는 C12 콘택홀들을 형성한다.
또한, 제2 도전층을 형성하는 단계 전에, 상기 C1,C3 콘택홀과, C2,C4 콘택홀과, C5 콘택홀과, C6 콘택홀이 완전히 매립되도록 텅스텐으로 증착한 후 제1 층간 절연층 표면이 노출될 때 까지 이를 평탄화함으로써 상기 C1,C3 콘택홀, C2,C4 콘택홀, C5 콘택홀 및 C6 콘택홀을 완전히 매립하는 모양의 C1,C3 제1 플러그와, C2,C4 제1 플러그와, C5 제1 플러그와, C6 제1 플러그를 형성한다. 이때, 제1 억세스 트랜지스터의 소오스와 게이트 상에 각각 형성된 C7 콘택홀과 C9 콘택홀 내에는 각각 C7 제1 플러그와 C9 제1 플러그를 형성하고, 제1 및 제2 드라이브 트랜지스터의 소오스들 상에 형성된 C11 콘택홀들 내에는 C11 제1 플러그를 형성하며, 제2 억세스 트랜지스터의 소오스와 게이트 상에 각각 형성된 C8 콘택홀과 C10 콘택홀 내에는 각각 C8 제1 플러그와 C10 제1 플러그를 형성하고, 제1 및 제2 부하 트랜지스터의 드레인들 상에 형성된 C12 콘택홀들 내에는 C12 제1 플러그를 형성한다.
제2 도전층을 패터닝하여 제1 연결 라인과 제2 연결 라인을 형성함과 동시에, 상기 C7 제1 플러그와 접속하는 C7 제1 패드층과, 상기 C9 제1 플러그와 접속하는 C9 제1 패드층과, 상기 C11 플러그와 접속하는 C11 제1 패드층과, 상기 C8 제1 플러그와 접속하는 C8 제1 패드층과, 상기 C10 제1 플러그와 접속하는 C10 제1 패드층과, 상기 C12 제1 플러그와 접속하는 C12 제1 패드층을 형성한다. 상기 제2 도전층은 다결정 실리콘, 비정질 실리콘, 알루미늄(Al), 텅스텐(W), 티타늄(Ti),코발트(Co) 또는 구리(Cu)와 같은 금속 물질로 형성하고, 상기 제3 및 제4 도전층은 알루미늄(Al) 또는 구리(Cu)와 같은 금속 물질로 형성한다.
상기 콘택홀, 제1 비아홀 및 제2 비아홀 내부는 텅스텐으로 매립되어 각각 제1 플러그, 제2 플러그 및 제3 플러그를 형성하고 있다.
활성 영역들을 형성하는 단계에서 제4 도전층을 형성하는 각 단계들은 일반적인 CMOS 제조 방법과 병행하여 진행한다.
상기 기술적 과제를 달성하기 위한, 본 발명의 다른 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자는, 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서, 서로 평행하게 배치된 제1 도전형의 제1 활성 영역과 제2 활성 영역 및 이들 사이에 위치하는 제2 도전형의 제3 활성 영역과 제4 활성 영역이 형성되어 있는 반도체 기판; 제1 억세스 트랜지스터와 제1 드라이브 트랜지스터가 직렬로 연결되도록 상기 제1 활성 영역을 수직으로 가로지르는 제1 억세스 트랜지스터의 게이트와 제1 드라이브 트랜지스터의 게이트, 제2 억세스 트랜지스터와 제2 드라이브 트랜지스터가 직렬로 연결되도록 상기 제2 활성 영역을 수직으로 가로지르는 제2 억세스 트랜지스터의 게이트와 제2 드라이브 트랜지스터의 게이트, 상기 제3 활성 영역을 수직으로 가로지르는 제1 부하 트랜지스터의 게이트 및 상기 제4 활성 영역을 수직으로 가로지르는 제2 부하 트랜지스터의 게이트 역할을 하는 제1 도전층들; 상기 제1 억세스 트랜지스터의 드레인 및 이와 공유하는 제1 드라이브 트랜지스터의 드레인과 상기 제2 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제2 부하 트랜지스터의게이트 및 제1 부하 트랜지스터의 소오스를 연결하는 제1 연결 라인과, 상기 제2 억세스 트랜지스터의 드레인 및 이와 공유하는 제2 드라이브 트랜지스터의 드레인과 상기 제1 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결하는 제2 연결 라인 역할을 하는 금속층으로 된 제2 도전층들; 상기 제1 억세스 트랜지스터의 게이트 및 제2 억세스 트랜지스터의 게이트와 연결된 워드 라인 역할을 하는 금속층으로 된 제3 도전층; 상기 제1 억세스 트랜지스터의 소오스와 연결된 제1 비트 라인과, 상기 제2 억세스 트랜지스터의 소오스와 연결된 제2 비트 라인 역할을 하는 금속층으로 된 제4 도전층들; 및 상기 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인과 연결된 제1 전원 라인과, 상기 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스와 연결된 제2 전원 라인 역할을 하는 금속층으로 된 제5 도전층들을 구비하는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3 내지 도 9는 추가적인 마스크나 공정 없이 스탠다드 CMOS 로직 제조 공정과 병행하여 스태틱 랜덤 억세스 메모리 소자를 제조할 수 있는 본 발명의 일 실시 예에 의한 마스크 패턴들을 도시한 레이아웃들이다.
도 3을 참조하면, 활성 영역들 및 게이트들을 형성하기 위한 마스크들을 도시한 레이아웃으로, "P10"은 제1 활성 영역을, "P12"는 제3 활성 영역을, "P14"는 제4 활성 영역을, "P16"은 제2 활성 영역을, "P18"은 제1 억세스 트랜지스터(Q1)의 게이트를, "P20"은 제1 드라이브 트랜지스터(Q3)의 게이트와 제1 부하 트랜지스터(Q5)의 게이트를, "P22"는 제2 드라이브 트랜지스터(Q4)의 게이트와 제2 부하 트랜지스터(Q6)의 게이트를, 그리고 "P24"는 제2 억세스 트랜지스터(Q2)의 게이트를 형성하기 위한 마스크 패턴이다.
제1 활성 영역(P10)과 제2 활성 영역(P16)은 NMOS 트랜지스터들을 형성하기 위한 영역으로 "1"자 모양 (또는 띠 모양)이며 서로 평행하도록 배치되어 있고, 제3 활성 영역(P12)과 제4 활성 영역(P14)은 PMOS 트랜지스터들을 형성하기 위한 영역으로 상기 제1 및 제2 활성 영역 사이에 이들과 서로 평행하며 서로에 대해 지그재그가 되도록 배치되어 있다.
제1 억세스 트랜지스터(Q1)의 게이트(P18)는 상기 제1 활성 영역(P10)을 수직으로 가로지르도록 배치되어 있으며, 상기 제2 억세스 트랜지스터(Q2)의 게이트(P24)는 상기 제2 활성 영역(P16)을 수직으로 가로지르도록 배치되어 있다. 제1 활성 영역(P10)을 수직으로 가로지르도록 배치된 제1 드라이브 트랜지스터(Q3)의 게이트(P20)와 제3 활성 영역(P12)을 수직으로 가로지르도록 배치된 제1 부하 트랜지스터(Q5)의 게이트(P20)는 수평으로 서로 연결되어 제4 활성 영역(P14)의 일단까지 연장되어 있다. 제2 활성 영역(P16)을 수직으로 가로지르도록 배치된 제2 드라이브 트랜지스터(Q4)의 게이트(P22)와 제4 활성 영역(P14)을 수직으로 가로지르도록 배치된 제2 부하 트랜지스터(Q6)의 게이트(P22)는 수평으로 서로 연결되어 제3 활성 영역(P12)의 타 단까지 연장되어 있다. 이때, 제1 억세스 트랜지스터(Q1)의 게이트(P18), 제2 드라이브 트랜지스터(Q4)의 게이트(P22) 및 제2 부하 트랜지스터(Q6)의 게이트(P22)는 일 직선 상에 위치하며, 이들과 평행하도록 상기 제2 억세스 트랜지스터(Q2)의 게이트(P24), 제1 드라이브 트랜지스터(Q3)의 게이트(P20) 및 제1 부하 트랜지스터(Q5)의 게이트(P20)는 다른 직선 상에 위치한다.
제1 활성 영역(P10)은 제1 억세스 트랜지스터(Q1)의 게이트(P18)가 가로지르는 부분보다 제1 드라이브 트랜지스터(Q3)의 게이트(P20)가 가로지르는 부분의 폭이 더 크고, 제2 활성 영역(P16)은 제2 억세스 트랜지스터(Q2)의 게이트(P24)가 가로지르는 부분보다 제2 드라이브 트랜지스터(Q4)의 게이트(P22)가 가로지르는 부분의 폭이 더 크다.
도 4를 참조하면, 콘택홀들을 형성하기 위한 마스크들을 도시한 레이아웃으로, "P26"은 제1 억세스 트랜지스터(Q1)의 소오스 상에 형성되는 C7 콘택홀을, "P28"은 제1 억세스 트랜지스터(Q1)의 게이트 상에 형성되는 C9 콘택홀을, "P30"은 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인 상에 형성되는 C1,C3 콘택홀을, "P32"는 제1 드라이브 트랜지스터(Q3)의 소오스 상에 형성되는 제1 인버터의 C11 콘택홀을, "P34"는 제1 부하 트랜지스터(Q5)의 드레인 상에 형성되는 제1 인버터의 C12 콘택홀을, "P36"은 제2 부하 트랜지스터(Q6) 및 제2 드라이브 트랜지스터(Q4)의 게이트와 제1 부하 트랜지스터(Q5)의 소오스를 상에 형성되는 C6 콘택홀을, "P38"은 제2 억세스 트랜지스터(Q2)의 소오스 상에 형성되는 C8 콘택홀을, "P40"은 제2 억세스 트랜지스터(Q2)의 게이트 상에 형성되는 C10 콘택홀을, "P42"는 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인 상에 형성되는 C2,C4 콘택홀을, "P44"는 제2 드라이브 트랜지스터(Q4)의 소오스 상에 형성되는 제2 인버터의 C11 콘택홀을, "P46"은 제2 부하 트랜지스터(Q6)의 드레인 상에 형성되는 제2 인버터의 C12 콘택홀을, 그리고 "P48"은 제1 부하 트랜지스터(Q5) 및 제1 드라이브 트랜지스터(Q3)의 게이트와 제2 부하 트랜지스터(Q6)의 소오스를 상에 형성되는 C5 콘택홀을 형성하기 위한 마스크 패턴이다.
C1,C3 콘택홀은 제1 억세스 트랜지스터(Q1)의 드레인과 제1 드라이브 트랜지스터(Q3)의 드레인을 동시에 노출시키고, C2,C4 콘택홀은 제2 억세스 트랜지스터(Q2)의 드레인과 제2 드라이브 트랜지스터(Q4)의 드레인을 동시에 노출시키며, C5 콘택홀은 제1 드라이브 트랜지스터(Q3)의 게이트, 제1 부하 트랜지스터(Q5)의 게이트 및 제2 부하 트랜지스터(Q6)의 소오스를 동시에 노출시키고, C6 콘택홀은 제2 드라이브 트랜지스터(Q4)의 게이트, 제2 부하 트랜지스터(Q6)의 게이트 및 제1 부하 트랜지스터(Q5)의 소오스를 동시에 노출시킨다.
도 5를 참조하면, 제1 연결 라인, 제2 연결 라인 및 제1 패드층들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P50"은 C7 콘택홀을 통해 제1 억세스 트랜지스터(Q1)의 소오스와 연결되는 C7 제1 패드층을, "P52"는 C9 콘택홀을통해 제1 억세스 트랜지스터(Q1)의 게이트와 연결되는 C9 제1 패드층을, "P54"는 제1 인버터의 C11 콘택홀을 통해 제1 드라이브 트랜지스터(Q3)의 소오스와 연결되는 제1 인버터의 C11 제1 패드층을, "P56"은 제1 인버터의 C12 콘택홀을 통해 제1 부하 트랜지스터(Q5)의 드레인과 연결되는 제1 인버터의 C12 제1 패드층을, "P58"은 C1,C3 콘택홀 및 C6 콘택홀을 통해 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인과 제2 드라이브 트랜지스터(Q4)의 게이트, 제2 부하 트랜지스터(Q6)의 게이트 및 제1 부하 트랜지스터(Q5)의 소오스를 연결하는 제1 연결 라인을, "P60"은 C8 콘택홀을 통해 제2 억세스 트랜지스터(Q2)의 소오스와 연결되는 C8 제1 패드층을, "P62"는 C10 콘택홀을 통해 제2 억세스 트랜지스터(Q2)의 게이트와 연결되는 C10 제1 패드층을, "P64"는 제2 인버터의 C11 콘택홀을 통해 제2 드라이브 트랜지스터(Q4)의 소오스와 연결되는 제2 인버터의 C11 제1 패드층을, "P66"은 제2 인버터의 C12 콘택홀을 통해 제2 부하 트랜지스터(Q6)의 드레인과 연결되는 제2 인버터의 C12 제1 패드층을, 그리고 "P68"은 C2,C4 콘택홀 및 C5 콘택홀을 통해 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인과 제1 드라이브 트랜지스터(Q3)의 게이트, 제1 부하 트랜지스터(Q5)의 게이트 및 제2 부하 트랜지스터(Q6)의 소오스를 연결하는 제2 연결 라인을 형성하기 위한 마스크 패턴이다.
상기 제1 연결 라인(P58)과 제2 연결 라인(P68)은 서로 교차하지 않도록 배치되고, 제1 연결 라인(P58)은 상기 제2 연결 라인(P68)에 연결되는 요소들 (즉, 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인, 제1 드라이브 트랜지스터(Q3) 및 제1 부하 트랜지스터(Q5)의 게이트 및 제2 부하 트랜지스터(Q6)의 소오스)과 중첩되지 않으며, 제2 연결 라인(P68)은 상기 제1 연결 라인(P58)에 연결되는 요소들 (즉, 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인, 제2 드라이브 트랜지스터(Q4) 및 제2 부하 트랜지스터(Q6)의 게이트 및 제1 부하 트랜지스터(Q5)의 소오스)과 중첩되지 않는다.
상기 제1 연결 라인(P58)은 상기 C1,C3 콘택홀과 제2 부하 트랜지스터(Q6)의 게이트가 제3 활성 영역의 타 단까지 연장된 부분과 제1 부하 트랜지스터(Q5)의 소오스 상에 형성된 C6 콘택홀을 연결하며, 상기 제2 연결 라인(P68)은 상기 C2,C4 콘택홀과 제1 부하 트랜지스터(Q5)의 게이트가 제4 활성 영역의 일 단까지 연장된 부분과 제2 부하 트랜지스터(Q6)의 소오스 상에 형성된 C5 콘택홀을 연결한다.
도 6을 참조하면, 제1 비아홀들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P70"은 C7 제1 패드층 상에 형성되는 C7 제1 비아홀을, "P72"는 C9 제1 패드층 상에 형성되는 C9 제1 비아홀을, "P74"는 제1 인버터의 C11 제1 패드층 상에 형성되는 제1 인버터의 C11 제1 비아홀을, "P76"은 제1 인버터의 C12 제1 패드층 상에 형성되는 제1 인버터의 C12 제1 비아홀을, "P78"은 C8 제1 패드층 상에 형성되는 C8 제1 비아홀을, "P80"은 C10 제1 패드층 상에 형성되는 C10 제1 비아홀을, "P82"는 제2 인버터의 C11 제1 패드층 상에 형성되는 제2 인버터의 C11 제1 비아홀을, 그리고 "P84"는 제2 인버터의 C12 제1 패드층 상에 형성되는 제2 인버터의 C12 제1 비아홀을 형성하기 위한 마스크 패턴이다.
도 7을 참조하면, 워드 라인 및 제2 패드층들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P86"은 C7 제1 비아홀을 통해 제1 억세스 트랜지스터(Q1)의 소오스와 연결되는 C7 제2 패드층을, "P88"은 제2 인버터의 C12 제1 비아홀을 통해 제2 부하 트랜지스터(Q6)의 드레인과 연결되는 제2 인버터의 C12 제2 패드층을, "P90"은 제2 인버터의 C11 제1 비아홀을 통해 제2 드라이브 트랜지스터(Q4)의 소오스와 연결되는 제2 인버터의 C11 제2 패드층을, "P92"는 C8 제1 비아홀을 통해 제2 억세스 트랜지스터(Q2)의 소오스와 연결되는 C8 제2 패드층을, "P94"는 제1 인버터의 C12 제1 비아홀을 통해 제1 부하 트랜지스터(Q5)의 드레인과 연결되는 제1 인버터의 C12 제2 패드층을, "P96"은 제1 인버터의 C11 제1 비아홀을 통해 제1 드라이브 트랜지스터(Q3)의 소오스와 연결되는 제1 인버터의 C11 제2 패드층을, 그리고 "P98"은 C7 제1 비아홀과 C10 제1 비아홀을 통해 제1 억세스 트랜지스터(Q1)의 게이트 및 제2 억세스 트랜지스터(Q2)의 게이트와 연결되는 워드 라인을 형성하기 위한 마스크 패턴이다.
상기 워드 라인(P98)은 게이트들과 서로 평행하도록 배치되며, 단위 셀을 가로지르는 띠 모양이다.
도 8을 참조하면, 제2 비아홀들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P100"은 C7 제2 패드층 상에 형성되는 C7 제2 비아홀을, "P102"는 제2 인버터의 C12 제2 패드층 상에 형성되는 제2 인버터의 C12 제2 비아홀을, "P104"는 제1 인버터의 C12 제2 패드층 상에 형성된 제1 인버터의 C12 제2 비아홀을, "P106"은 C8 제2 패드층 상에 형성되는 C8 제2 비아홀을, "P108"은 제1 인버터의 C11 제2 패드층 상에 형성되는 제1 인버터의 C11 제2 비아홀을, 그리고 "110"은 제2 인버터의 C11 제2 패드층 상에 형성되는 제2 인버터의 C11 제2 비아홀을 형성하기 위한 마스크 패턴이다.
도 9를 참조하면, 전원 라인들 및 비트 라인들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P112"는 제1 인버터의 C11 제2 비아홀을 통해 제1 드라이브 트랜지스터(Q3)의 소오스와 연결되는 제2 전원 라인(즉, Vss 공급 라인)을, "P114"는 C7 제2 비아홀을 통해 제1 억세스 트랜지스터(Q1)의 소오스와 연결되는 제1 비트 라인을, "P116"은 제1 인버터의 C12 제2 비아홀과 제2 인버터의 C12 제2 비아홀을 통해 제1 부하 트랜지스터(Q5)의 드레인 및 제2 부하 트랜지스터(Q6)의 드레인과 연결되는 제1 전원 라인(즉, Vcc 공급 라인)을, "P118"은 C8 제2 비아홀을 통해 제2 억세스 트랜지스터(Q2)의 소오스와 연결되는 제2 비트 라인을, 그리고 "P120"은 제2 인버터의 C11 제2 비아홀을 통해 제2 드라이브 트랜지스터(Q4)의 소오스와 연결되는 제2 전원 라인(즉, Vss 공급 라인)을 형성하기 위한 마스크 패턴이다.
도 10 및 도 11은 상기 도 3 내지 도 9의 마스크 패턴들을 사용하여 형성된 본 발명의 일 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자의 완성 단면도들로서, 각각은 도 9의 A-A'선과 B-B'선의 절단면에 해당하는 단면도이다.
NMOS 트랜지스터들 (즉, 제1 및 제2 억세스 트랜지스터들과 제1 및 제2 드라이브 트랜지스터들)이 형성될 영역에는 P형 웰(50) (또는 P형 반도체 기판)이 형성되어 있고, PMOS 트랜지스터들 (즉, 제1 및 제2 부하 트랜지스터들)이 형성될 영역에는 N웰(52)이 형성되어 있다. 트렌치형 필드 산화막(54) 사이의 영역들은 활성 영역들로서, 도 10 및 도 11의 좌측에서부터 우측으로 차례대로 각각 제1 활성 영역(도 3의 P10), 제3 활성 영역(도 3의 P12), 제4 활성 영역(도 3의 P14), 제2 활성 영역(도 3의 P16)에 해당한다.
제1 활성 영역에는 제1 억세스 트랜지스터(Q1)의 소오스 및 드레인과 제1 드라이브 트랜지스터(Q3)의 소오스 및 드레인이 형성되어 있는데, 도 11의 도면부호 "62"는 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인에 해당하고, 제2 활성 영역에는 제1 부하 트랜지스터(Q5)의 소오스 및 드레인이 형성되어 있는데, 도 11의 도면부호 "64"는 소오스(64)에 해당하며, 제3 활성 영역에는 제2 부하 트랜지스터(Q6)의 소오스 및 드레인이 형성되어 있는데, 도 11의 도면부호 "66"은 소오스에 해당하고, 제2 활성 영역에는 제2 억세스 트랜지스터(Q2)의 소오스 및 드레인과 제2 드라이브 트랜지스터(Q4)의 소오스 및 드레인이 형성되어 있는데, 도 11의 도면부호 "68"은 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인에 해당한다.
각 트랜지스터들의 게이트들은, 예컨대 불순물이 도우프된 다결정 실리콘과 같은 도전 물질(제1 도전층)로 형성되어 있으며, 제1 드라이브 트랜지스터(Q3) 및 제1 부하 트랜지스터(Q5)의 게이트(58)는 도 10에 도시된 바와 같이 제1, 제3 및 제4 활성 영역을 수직으로 가로지르도록 형성되어 있고, 제2 억세스 트랜지스터(Q2)의 게이트(60)는 제2 활성 영역을 수직으로 가로지르도록 형성되어 있으며, 제2 드라이브 트랜지스터(Q4) 및 제2 부하 트랜지스터(Q6)의 게이트(미도시)는 제2, 제4 및 제3 활성 영역을 수직으로 가로지르도록 형성되어 있고, 제1 억세스 트랜지스터(Q1)의 게이트(미도시)는 제1 활성 영역을 수직으로 가로지르도록 형성되어 있다. 도면부호 "56"은 게이트 산화막이다.
SNM(Static Noise Margin)을 개선하기 위해서는 드라이브 트랜지스터의 폭을 증가시키는 것이 유리하므로, 본 발명의 일 실시 예에서는, 제1 및 제2 드라이브 트랜지스터(Q3 및 Q4)의 게이트의 폭(width)이 다른 트랜지스터들의 게이트의 폭보다 더 크도록 상기 제1 및 제2 드라이브 트랜지스터(Q3 및 Q4)의 게이트가 가로지르는 부분의 제1 및 제2 활성 영역의 폭은 다른 부분보다 크게 형성되어 있다.
제1 연결 라인(84) 및 제2 연결 라인(86)은, 예컨대 다결정 실리콘, 비정질 실리콘, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 코발트(Co) 또는 구리(Cu)와 같은 금속 물질(제2 도전층)로 형성되어 있으며, 상기 제1 연결 라인(84)은 C1,C3 플러그(72)와 C6 플러그(78)를 통해 제1 억세스 트랜지스터(Q1)와 제1 드라이브 트랜지스터(Q3)의 드레인(62), 제1 부하 트랜지스터(Q5)의 소오스(64) 및 제2 드라이브 트랜지스터(Q4)와 제2 부하 트랜지스터(Q6)의 게이트(미도시)를 연결하고, 상기 제2 연결 라인(86)은 C2,C4 플러그(74)와 C5 플러그(76)를 통해 제2 억세스 트랜지스터(Q2)와 제2 드라이브 트랜지스터(Q4)의 드레인(68)과 제2 부하 트랜지스터(Q6)의 소오스(66) 및 제1 드라이브 트랜지스터(Q3)와 제1 부하 트랜지스터(Q5)의 게이트(58)를 연결한다.
상기 제1 연결 라인(84)은 제1 CMOS 인버터의 출력단과 제2 CMOS 인버터의 입력단을 연결하고, 상기 제2 연결 라인(86)은 제2 CMOS 인버터의 출력단과 제1CMOS 인버터의 입력단을 연결하는 것으로, 도 2의 국부적인 상호 연결 라인(22)에 해당한다. 도 2의 경우, 상기 국부적인 상호 연결 라인(22)은 티타늄 및 티타늄 나이트라이드를 적층한 형태로 형성되어 있으며, CMOS 스탠다드 로직 제조 공정에서 별도의 마스크(추가적으로 1장의 마스크 필요)와 공정을 추가하여 형성하였다. 그러나, 본 발명의 일 실시 예에 의한 상기 제1 및 제2 연결 라인(84 및 86)은 일반적인 금속 배선을 그대로 사용하여 형성되어 있으므로, 도 2에서와 같이 추가적인 마스크나 공정 없이 CMOS 스탠다드 로직 제조 공정과 병행하여 이를 형성할 수 있고, 금속 배선을 사용하므로 저항을 수십 분의 1로 감소시킬 수 있어 SRAM 셀의 스피드(speed) 향상 측면에서 도 2의 종래 기술보다 유리하다.
워드 라인(96)은 제2 층간 절연층(90) 상에 형성되며, C9 제2 플러그(92)와 C10 제2 플러그(94)를 통해 제1 억세스 트랜지스터(Q1)의 게이트와 제2 억세스 트랜지스터(Q2)의 게이트(60)와 연결되어 있고, 끈(strapping)과 같이 셀을 가로질러 배치되어 있다. 상기 워드 라인(96)은 제1 및 제2 연결 라인(84 및 86)와 같이, 예컨대 알루미늄(Al) 또는 구리(Cu)와 같은 금속 물질로 된 금속 배선(제3 도전층)이다. 도 2의 경우, 다결정 실리콘으로 된 워드 라인(26)과 이 워드 라인(26)을 제1 및 제2 억세스 트랜지스터의 게이트와 연결하기 위한 비아홀을 형성하기 위한 공정을 CMOS 스탠다드 로직 공정과는 별도의 공정으로 행해야 하나 (이 경우, 추가적으로 2장의 마스크가 필요), 본 발명의 일 실시 예의 경우, 일반적인 금속 배선을 그대로 사용하여 형성되어 있으므로, 도 2에서와 같이 추가적인 마스크나 공정 없이 CMOS 스탠다드 로직 제조 공정과 병행하여 워드 라인을 형성할 수 있다.
제1 전원 라인(104)은 제1 및 제2 부하 트랜지스터(Q5 및 Q6)의 드레인에 Vcc 전원 전압을 공급하고, 제2 전원 라인(100, 108)은 제1 및 제2 드라이브 트랜지스터(Q3 및 Q4)의 소오스에 Vss 접지 전압을 공급하고, 제1 비트 라인(102)는 제1 억세스 트랜지스터(Q1)의 소오스와 접속하고, 제2 비트 라인(106)은 제2 억세스 트랜지스터(Q2)의 소오스와 접속한다. 상기 제1 및 제2 전원 라인과 제1 및 제2 비트 라인은 최종적인 금속 라인으로, 예컨대 알루미늄(Al) 또는 구리(Cu)와 같은 금속 물질로 된 금속 배선이며, 도 9를 참조했을 때, 활성 영역들에 대해서는 평행하고 게이트들에 대해서는 수직이 되며, 서로 평행하게 배치되어 있다는 것을 알 수 있다.
SRAM 셀에 저장되어 있는 데이터를 읽을 때, 제1 비트 라인(BL)과 제2 비트 라인(BLB) 간의 미세한 전압의 차이를 이용하여 센싱하는데, 이때 이웃한 비트 라인 간의 간섭(interferece) 현상이 발생할 수 있으며, 본 발명의 일 실시 예에서는 도시된 바와 같이, 제1 비트 라인(102)과 제2 비트 라인(106) 사이에 제1 전원 라인(104) 또는 제2 전원 라인(100, 108)을 배치하므로 상기한 간섭 문제를 해결 할 수 있다.
또한, 제3 활성 영역과 제4 활성 영역이 지그재그 모양으로 배치(도 3의 P12와 P14 참조)되어 있으므로 셀의 종횡비(aspect ratio, 도 3을 기준으로 했을 때 횡방향의 길이에 대한 종방향의 길이의 비율)를 작게 할 수 있는데, 셀의 종횡비가 작으면 비트 라인의 길이가 짧아지므로 소자의 동작 속도에 직접적인 영향을 주는 비트 라인의 캐패시턴스 값을 줄일 수 있어 결과적으로 소자의 고속 동작을 가능하게 한다.
더하여, 본 발명의 일 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자는 트랜지스터의 게이트를 제외한 모든 도전층을 금속 물질로 형성하므로 (3층의 금속층) 추가적인 마스크 없이 일반적인 스탠다드 CMOS 제조 공정으로 소자를 제조할 수 있을 뿐만 아니라 소자의 속도도 향상시킬 수 있다.
도 12 내지 도 18와 도 19 내지 도 25는 본 발명의 일 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자의 제조 방법을 공정순서별로 설명하기 위한 단면도들로서, 도 12 내지 도 18은 각각 상기 도 3 내지 도 9의 A-A'선의 절단면을 도시하고, 도 19 내지 도 25는 각각 상기 도 3 내지 도 9의 B-B'선의 절단면을 도시한다.
먼저, 도 12 및 도 19를 참조하면, NMOS 트랜지스터들(제1 및 제2 억세스 트랜지스터(Q1 및 Q2)와 제1 및 제2 드라이브 트랜지스터(Q3 및 Q4))이 형성될 영역에는, 예컨대 보론(B) 이온을 2∼3×10E13/㎠의 도우즈로 이온 주입하여 P형 웰 (또는 반도체 기판(50))을 형성하고, PMOS 트랜지스터들(제1 및 제2 부하 트랜지스터(Q5 및 Q6)이 형성될 영역에는, 예컨대 비소(As) 이온을 3∼4×10E13/㎠ 의 도우즈로 이온 주입하여 N형 웰(52)을 형성한다. 이후, 도 3의 P10, P12, P14 및 P16 마스크 패턴들을 이용하여 트렌치형 필드 산화막(54)을 형성함으로써 반도체 기판을 제1 내지 제4 활성 영역들로 분리한다. 도면에 있어서, 활성 영역은 트렌치형 필드 산화막(54) 사이의 영역들로서, 좌측부터 우측으로 차례대로 각각 제1 활성 영역(도 3의 P10), 제3 활성 영역(도 3의 P12), 제4 활성 영역(도 3의 P14), 제2 활성 영역(도 3의 P16)에 해당한다. 이때, 상기 활성 영역들의 모양은 도 3의 설명과 도 10 및 도 11의 설명을 참조한다.
이어서, 반도체 기판(50) 전면 상에 약 3∼6nm정도 두께의 게이트 산화막(56)을 형성하고, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전 물질을 증착하여 게이트 형성 물질층, 즉 제1 도전층(이후 각 트랜지스터의 게이트들이 됨)을 형성한 후, 도 3의 P18, P20, P22 및 P24의 마스크 패턴들을 이용한 사진 식각 공정을 행하여 제1 억세스 트랜지스터(Q1)의 게이트(미도시)(도 3의 P18), 제1 드라이브 트랜지스터(Q3) 및 제1 부하 트랜지스터(Q5)의 게이트(58)(도 3의 P20), 제2 드라이브 트랜지스터(Q4) 및 제2 부하 트랜지스터(Q6)의 게이트(미도시)(도 3의 P22) 및 제2 억세스 트랜지스터(Q2)의 게이트(60)(도 3의 P24)를 형성한다. 이때, 상기 각 트랜지스터의 게이트들의 배치 모양은 도 3의 설명과 도 10 및 도 11의 설명을 참조한다.
계속해서, N웰(52) 영역에는, 예컨대 비소(As)와 같은 P형 이온을 1×10E13/㎠ 정도의 도우즈로 주입하고, P웰(50) 영역에는, 예컨대 보론(B)과 같은 N형 이온을 2×10E14/㎠ 정도의 도우즈로 주입하여 각 트랜지스터들의 저농도 소오스 및 드레인을 형성하고, 산화막을 도포하고 이방성 식각하는 공정을 진행하여 각 게이트들의 측벽에 측벽 스페이서를 형성한 후, N웰(52) 영역과 P웰(50) 영역 각각에 비소와 보론 이온을 1∼7×10E15/㎠ 정도의 도우즈로 주입하여 각 트랜지스터들의 고농도 소오스 및 드레인을 형성한다. 도 19에 도시된 소오스 및 드레인들은 상기 두차례의 이온 주입 공정을 거친 후 완성된 LDD(Lightly Doped Drain)형 소오스 및 드레인을 나타내며, "62" 영역은 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인이고, "64" 영역은 제1 부하 트랜지스터(Q5)의 소오스이며, "66"은 제2 부하 트랜지스터(Q6)의 소오스이고, "68"은 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인이다.
도 13 및 도 20을 참조하면, 각 트랜지스터들의 게이트까지 형성되어 있는 기판 전면에, 예컨대 산화막을 500nm ∼ 1,000nm 정도의 두께로 도포하고 화학 기계적 폴리슁(Chemical Mechanical Polishing; CMP)과 같은 평탄화 공정을 거쳐 제1 층간 절연층(70)을 형성한 후, 도 4의 P26 내지 P48의 마스크 패턴들을 이용한 사진 식각 공정을 행함으로써 제1 억세스 트랜지스터(Q1)의 소오스(미도시)를 노출시키는 C7 콘택홀(미도시)(도 4의 P26)과, 제1 억세스 트랜지스터(Q1)의 게이트(미도시)를 노출시키는 C9 콘택홀(미도시)(도 4의 P28)과, 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인(62)을 노출시키는 C1,C3 콘택홀(72a)(도 4의 P30)과, 제1 드라이브 트랜지스터(Q3)의 소오스(미도시)를 노출시키는 제1 인버터의 C11 콘택홀(미도시)(도 4의 P32)과, 제1 부하 트랜지스터(Q5)의 드레인(미도시)을 노출시키는 제1 인버터의 C12 콘택홀(미도시)(도 4의 P34)과, 제1 부하 트랜지스터(Q5)의 소오스(64)와 제2 드라이브 트랜지스터(Q4) 및 제2 부하 트랜지스터(Q6)의 게이트(미도시)(도 4의 P36)를 동시에 노출시키는 C6 콘택홀(78a)과, 제2 억세스 트랜지스터(Q2)의 소오스(미도시)를 노출시키는 C8 콘택홀(미도시)(도 4의 P38)과, 제2 억세스 트랜지스터(Q2)의 게이트(60)를 노출시키는 C10 콘택홀(80a)(도 4의 P40)과, 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인(68)을 노출시키는 C2,C4 콘택홀(74a)(도 4의 P42)과, 제2 드라이브 트랜지스터(Q4)의 드레인(미도시)을 노출시키는 제2 인버터의 C11 콘택홀(미도시)(도 4의 P44)과, 제2 부하 트랜지스터(Q6)의 드레인(미도시)을 노출시키는 제2 인버터의 C12 콘택홀(미도시)(도 4의 P46)과, 제1 드라이브 트랜지스터(Q3) 및 제1 부하 트랜지스터(Q5)의 게이트(58)와 제2 부하 트랜지스터(Q6)의 소오스(66)를 동시에 노출시키는 C5 콘택홀(76a)(도 4의 P48)을 형성한다.
도 14 및 도 21을 참조하면, 예컨대 텅스텐과 같은 금속 물질을, 예컨대 300 ∼ 400nm 정도의 두께로 결과물 기판 전면에 증착한 후 화학 기계적 폴리슁(CMP)와 같은 식각 공정을 진행함으로써 상기 콘택홀들 내부를 채우는 모양의 제1 플러그들을 형성한다. 도 14 및 도 21에 있어서, 도면부호 "72"는 C1,C3 콘택홀(도 20의 72a)을 채우는 C1,C3 제1 플러그를, "74"는 C2,C4 콘택홀(도 20의 74a)을 채우는 C2,C4 제1 플러그를, "76"은 C5 콘택홀(도 13 및 도 20의 76a)을 채우는 C5 제1 플러그를, "78"은 C6 콘택홀(도 20의 78a)을 채우는 C6 제1 플러그를, 그리고 "80"은 C10 콘택홀(도 13의 80a)을 채우는 C10 제1 플러그를 나타낸다. 도시되지 않았지만, C7, C9, 제1 인버터의 C11, 제1 인버터의 C12, C8, 제2 인버터의 C11, 제2 인버터의 C12 및 C6 콘택홀들 내에도 각각 그 명칭에 해당하는 제1 플러그들이 형성된다.
이어서, 제1 플러그들이 형성되어 있는 결과물 기판 상에, 예컨대 다결정 실리콘, 비정질 실리콘, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 코발트(Co) 또는 구리(Cu)와 같은 금속 물질을 증착하여 제2 도전층을 형성한 후, 도 5의 P50 내지 P66의 마스크 패턴들을 이용한 사진 식각 공정을 행함으로써 C7 제1 플러그를 통해제1 억세스 트랜지스터(Q1)의 소오스와 연결되는 C7 제1 패드층(미도시)(도 5의 P50)과, C9 제1 플러그를 통해 제1 억세스 트랜지스터(Q1)의 게이트와 연결되는 C9 제1 패드층(82)(도 5의 P52)과, 제1 인버터의 C11 제1 플러그를 통해 제1 드라이브 트랜지스터(Q3)의 소오스와 연결되는 제1 인버터의 C11 제1 패드층(미도시)(도 5의 P54)과, 제1 인버터의 C12 제1 플러그를 통해 제1 부하 트랜지스터(Q5)의 드레인과 연결되는 제1 인??의 C12 제1 패드층(미도시)(도 5의 P56)과, C1,C3 제1 플러그(72)와 C6 플러그(78)을 통해 제1 억세스 트랜지스터(Q1) 및 제1 드라이브 트랜지스터(Q3)의 드레인(62)과, 제1 부하 트랜지스터(Q5)의 소오스(64)와, 제2 드라이브 트랜지스터(Q4) 및 제2 부하 트랜지스터(Q6)의 게이트(미도시)를 연결하는 제1 연결 라인(84)(도 5의 P58)과, C8 제1 플러그를 통해 제2 억세스 트랜지스터(Q2)의 소오스와 연결되는 C8 제1 패드층(미도시)(도 5의 P60)과, C10 제1 플러그를 통해 제2 억세스 트랜지스터(Q2)의 게이트(60)와 연결되는 C10 제1 패드층(88)(도 5의 P62)과, 제2 인버터의 C11 제1 플러그를 통해 제2 드라이브 트랜지스터(Q4)의 소오스와 연결되는 제2 인버터의 C11 제1 패드층(미도시)(도 5의 P64)과, 제2 인버터의 C12 제1 플러그를 통해 제2 부하 트랜지스터(Q6)의 드레인과 연결되는 제2 인버터의 C12 제1 패드층(미도시)(도 5의 P66)과, C2,C4 제1 플러그(74)와 C5 제1 플러그(76)을 통해 제2 억세스 트랜지스터(Q2) 및 제2 드라이브 트랜지스터(Q4)의 드레인(68)과, 제2 부하 트랜지스터(Q6)의 소오스(66)와, 제1 드라이브 트랜지스터(Q3) 및 제1 부하 트랜지스터(Q5)의 게이트(58)를 연결하는 제2 연결 라인(86)(도 5의 P68)을 형성한다.
이때, 상기 제1 패드층들과 제1 및 제2 연결 라인들을 형성하는 공정은 금속 물질을 사용하는 일반적인 사진 식각 공정에 해당하므로 CMOS 스탠다드 제조 공정과 병행하여 진행할 수 있다. 상기 제1 및 제2 연결 라인의 구체적인 배치 모양은 도 5와 도 10 및 도 11의 설명으로부터 알 수 있다.
도 15 및 도 22를 참조하면, 제1 패드층들과 제1 및 제2 연결 라인들까지 형성되어 있는 기판 전면에 제2 층간 절연층(90)을 형성한 후, 도 6의 P70 내지 P84의 마스크 패턴들을 이용한 사진 식각 공정을 행함으로써 C7 제1 패드층을 노출시키는 C7 제1 비아홀(미도시)(도 6의 P70)과, C9 제1 패드층을 노출시키는 C9 제1 비아홀(92a)(도 6의 P72)과, 제1 인버터의 C11 제1 패드층을 노출시키는 제1 인버터의 C11 제1 비아홀(미도시)(도 6의 P74)과, 제1 인버터의 C12 제1 패드층을 노출시키는 제1 인버터의 C12 제1 비아홀(미도시)(도 6의 P76)과, C8 제1 패드층을 노출시키는 C8 제1 비아홀(미도시)(도 6의 P78)과, C10 제1 패드층을 노출시키는 C10 제1 비아홀(94a)(도 6의 P80)과, 제2 인버터의 C11 제1 패드층을 노출시키는 제2 인버터의 C11 제1 비아홀(미도시)(도 6의 P82)과, 제2 인버터의 C12 제1 패드층을 노출시키는 제2 인버터의 C12 제1 비아홀(미도시)(도 6의 84)을 형성한다.
도 16 및 도 23을 참조하면, 상기 각 제1 비아홀들 내에, 예컨대 텅스텐과 같은 금속 물질을 매립한 후 그 표면을 화학 기계적 폴리슁(CMP)으로 평탄화함으로써 각 명칭에 해당하는 제2 플러그들을 형성한다. 예컨대, 도 23에 있어서, "92" 영역은 C9 제2 플러그이고, "94" 영역은 C10 제2 플러그이다. 이어서, 예컨대 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속 물질을 증착하여 제3 도전층을 형성한 후,도 7의 P86 내지 P98의 마스크 패턴들을 이용한 사진 식각 공정을 행함으로써 C7 제2 플러그를 통해 제1 억세스 트랜지스터(Q1)의 소오스와 연결되는 C7 제2 패드층(미도시)(도 7의 P86)과, 제2 인버터의 C12 제2 플러그를 통해 제2 부하 트랜지스터(Q6)의 드레인과 연결되는 제2 인버터의 C12 제2 패드층(미도시)(도 7의 P88)과, 제2 인버터의 C11 제2 플러그를 통해 제2 드라이브 트랜지스터(Q4)의 소오스와 연결되는 제2 인버터의 C11 제2 패드층(미도시)(도 7의 P90)과, C8 제2 플러그를 통해 제2 억세스 트랜지스터(Q2)의 소오스와 연결되는 C8 제2 패드층(미도시)(도 7의 P92)과, 제1 인버터의 C12 제2 플러그를 통해 제1 부하 트랜지스터(Q5)의 드레인과 연결되는 제1 인버터의 C12 제2 패드층(미도시)(도 7의 P94)과, 제1 인버터의 C11 제2 플러그를 통해 제1 드라이브 트랜지스터(Q3)의 소오스와 연결되는 제1 인버터의 C11 제2 패드층(미도시)(도 7의 P54)과, C9 제2 플러그(92)와 C10 제2 플러그(94)를 통해 제1 억세스 트랜지스터(Q1)의 게이트와 제2 억세스 트랜지스터(Q2)의 게이트(60)를 연결하는 워드 라인(96)을 형성한다. 상기 워드 라인(96)의 배치 모양은 도 7의 설명과 도 10 및 도 11의 설명을 참조한다.
이때, 상기 제2 패드층들과 워드 라인(96)을 형성하는 공정은 금속 물질을 사용하는 일반적인 사진 식각 공정에 해당하므로 CMOS 스탠다드 제조 공정과 병행하여 진행할 수 있다.
도 17 및 도 24를 참조하면, 제2 패드층들과 워드 라인(96)까지 형성되어 있는 기판 전면에 제3 층간 절연층(98)을 형성한 후, 도 8의 P100 내지 P108의 마스크 패턴들을 이용한 사진 식각 공정을 행함으로써 C7 제2 패드층을 노출시키는 C7제2 비아홀(미도시)(도 8의 P100)과, 제2 인버터의 C12 제2 패드층을 노출시키는 제2 인버터의 C12 제2 비아홀(미도시)(도 8의 P102)과, 제1 인버터의 C12 제2 패드층을 노출시키는 제1 인버터의 C12 제2 비아홀(미도시)(도 8의 P104)과, C8 제2 패드층을 노출시키는 C8 제2 비아홀(미도시)(도 8의 P106)과, 제1 인버터의 C11 제2 패드층을 노출시키는 제1 인버터의 C11 제2 비아홀(미도시)(도 8의 P108)과, 제2 인버터의 C11 제2 패드층을 노출시키는 제2 인버터의 C11 제2 비아홀(미도시)(도 9의 110)을 형성한다.
도 18 및 도 25를 참조하면, 상기 각 제2 비아홀들 내에, 예컨대 텅스텐과 같은 도전 물질을 매립한 후 그 표면을 화학 기계적 폴리슁(CMP)으로 평탄화함으로써 각 명칭에 해당하는 제3 플러그들을 형성한다. 예컨대, C7 제2 비아홀 내에는 C7 제3 플러그를 형성하고, 제1 인버터의 C11 제2 비아홀 내에는 제1 인버터의 C11 제3 플러그를 형성한다. 이어서, 예컨대 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속 물질을 증착하여 제4 도전층을 형성한 후, 도 9의 P112 내지 P120의 마스크 패턴들을 이용한 사진 식각 공정을 행함으로써 제1 인버터의 C11 제3 플러그를 통해 제1 드라이브 트랜지스터(Q3)의 소오스와 연결되는 제2 전원 라인(Vss 접지 전압 공급)(100)(도 9의 P112)과, C7 제3 플러그를 통해 제1 억세스 트랜지스터(Q1)의 소오스와 연결되는 제1 비트 라인(102)(도 9의 P114)과, 제1 인버터의 C12 제3 플러그와 제2 인버터의 C12 제3 플러그를 통해 각각 제1 부하 트랜지스터(Q5)의 드레인 및 제2 부하 트랜지스터(Q6)의 드레인과 연결되는 제1 전원 라인(Vcc 전원 전압 공급)(104)(도 9의 P116)과, C8 제3 플러그를 통해 제2 억세스 트랜지스터(Q2)의소오스와 연결되는 제2 비트 라인(106)(도 9의 P118)과, 제2 인버터의 C11 제3 플러그를 통해 제2 드라이브 트랜지스터(Q4)의 소오스와 연결되는 제1 전원 라인(Vss 접지 전압 공급)(108)(도 9의 P120)을 형성한다.
도 26 내지 도 29는 본 발명의 다른 실시 예에 의한 마스크 패턴들을 도시한 레이아웃들이다.
먼저, 도 26을 참조하면, 비트 라인들을 트랜지스터에 연결하기 위한 제2 비아홀들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P100"은 C7 제2 패드층 상에 형성되는 C7 제2 비아홀을, 그리고 "P106"은 C8 제2 패드층 상에 형성되는 C8 제2 비아홀을 형성하기 위한 마스크 패턴이다.
도 27을 참조하면, 비트 라인들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P114"는 C7 제2 비아홀을 통해 제1 억세스 트랜지스터(Q1)의 소오스와 연결되는 제1 비트 라인을, 그리고 "P118"은 C8 제2 비아홀을 통해 제2 억세스 트랜지스터(Q2)의 소오스와 연결되는 제2 비트 라인을 형성하기 위한 마스크 패턴이다.
도 28를 참조하면, 전원 라인들을 트랜지스터에 연결하기 위한 제3 비아홀들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P102"는 제2 인버터의 C12 제2 패드층 상에 형성되는 제2 인버터의 C12 제3 비아홀을, "P104"는 제1 인버터의 C12 제2 패드층 상에 형성된 제1 인버터의 C12 제3 비아홀을, "P108"은 제1 인버터의 C11 제2 패드층 상에 형성되는 제1 인버터의 C11 제3 비아홀을, 그리고 "110"은 제2 인버터의 C11 제2 패드층 상에 형성되는 제2 인버터의 C11 제3 비아홀을 형성하기 위한 마스크 패턴이다.
도 29를 참조하면, 전원 라인들을 형성하기 위한 마스크 패턴들을 도시한 레이아웃으로, "P112"는 제1 인버터의 C11 제3 비아홀을 통해 제1 드라이브 트랜지스터(Q3)의 소오스와 연결되는 제2 전원 라인(즉, Vss 공급 라인)을, "P116"은 제1 인버터의 C12 제3 비아홀과 제2 인버터의 C12 제3 비아홀을 통해 제1 부하 트랜지스터(Q5)의 드레인 및 제2 부하 트랜지스터(Q6)의 드레인과 연결되는 제1 전원 라인(즉, Vcc 공급 라인)을, 그리고 "P120"은 제2 인버터의 C11 제3 비아홀을 통해 제2 드라이브 트랜지스터(Q4)의 소오스와 연결되는 제2 전원 라인(즉, Vss 공급 라인)을 형성하기 위한 마스크 패턴이다.
도 30 및 도 31은 각각 상기 도 29의 A-A'선과 B-B'선의 절단면에 해당하는 단면도로서, 상기 도 3 내지 도 7과 도 26 내지 도 29의 마스크 패턴들을 사용하여 형성된 본 발명의 다른 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자의 완성 단단면도들이다.
본 발명의 일 실시 예서는 비트 라인들과 전원 라인들을 동일 금속층으로 형성하였으나 (도 10 및 도 11 참조), 도 30 및 도 31에 도시된 바와 같이 본 발명의 다른 실시 예서는 비트 라인들과 전원 라인들을 서로 다른 금속층에 형성하였다.
즉, 본 발명의 일 실시 예는 모두 3층의 금속층(즉, 제2 도전층인 제1 및 제2 연결 라인(제1 금속층), 제3 도전층인 워드 라인(제2 금속층), 제4 도전층인 비트 라인 및 전원 라인(제3 금속층)으로 스태틱 랜덤 억세스 메모리 소자를 형성하였으나, 본 발명의 다른 실시 예에서는 모두 4층의 금속층(즉, 제1 금속층인 제1및 제2 연결 라인(84 및 86)과, 제2 금속층인 워드 라인(96)과, 제3 금속층인 제1 및 제2 비트 라인(102 및 106)과, 제4 금속층인 제1 및 제2 전원 라인(100, 108 및 104))으로 스태틱 랜덤 억세스 메모리 소자를 형성하였다.
도 30 및 도 31에 있어서, 도면부호 "110"은 제2 층간 절연층이다.
본 발명의 다른 실시 예에 의한 스태틱 랜덤 억세스 메모리 소자를 제조하는데 사용하는 금속 물질의 종류, 두께, 형성하는 방법 등은 모두 본 발명의 일 실시 예에서 설명한 방법들을 참조한다.
본 발명에 의한 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법에 의하면, 제1 인버터와 제2 인버터의 상호 연결과 워드 라인의 스트래핑(strapping)을 위해서 티타늄(Ti)과 티타늄 나이트라이드(TiN)가 적층된 배선 또는 텅스텐 배선을 사용하는 종래 기술에 비하여 본 발명에서는 금속 배선을 그대로 사용함으로써 (3층 또는 4층의 금속층을 갖는 구조) 배선의 저항을 수십 분의 1로 감소시킬 수가 있어서 SRAM 셀의 동작 속도를 향상시킬 수 있고, 셀 구조 개량에 의해 CMOS 스탠다드 로직 제조 공정과 병행하여 공정을 진행할 수 있도록 함으로써 추가되는 마스크나 공정이 전혀 없는 간단한 공정으로도 SRAM 셀을 제조할 수 있다.

Claims (29)

  1. 각 게이트는 워드 라인과 접속하고 각 소오스는 비트 라인에 접속하는 제1 및 제2의 억세스 트랜지스터와, 제1 드라이브 트랜지스터와 제1 부하 트랜지스터로구성된 제1 인버터와, 제2 드라이브 트랜지스터와 제2 부하 트랜지스터로 구성된 제2 인버터와, 상기 제1 인버터의 입력단과 상기 제2 인버터의 출력단 및 제2 억세스 트랜지스터의 드레인을 연결하는 제1 연결 라인, 및 상기 제2 인버터의 입력단과 제1 인버터의 출력단 및 제1 억세스 트랜지스터의 드레인을 연결하는 제2 연결 라인으로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서,
    상기 두 개의 억세스 트랜지스터의 게이트와 제1 및 제2 인버터를 구성하는 트랜지스터의 게이트를 제외한 모든 도전층들이 다층의 금속층들로 되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  2. 제1항에 있어서,
    상기 다층의 금속층들은 상기 제1 및 제2 연결 라인을 구성하는 제1 금속층, 상기 워드 라인을 구성하는 제2 금속층 및 상기 비트 라인과 제1 및 제2 인버터에 연결되는 전원 라인을 구성하는 제3 금속층으로 되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  3. 제1항에 있어서,
    상기 다층의 금속층들은 상기 제1 및 제2 연결 라인을 구성하는 제1 금속층, 상기 워드 라인을 구성하는 제2 금속층, 상기 비트 라인을 구성하는 제3 금속층 및 상기 제1 및 제2 인버터에 연결되는 전원 라인을 구성하는 제4 금속층으로 되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  4. 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서,
    서로 평행하게 배치된 제1 도전형의 제1 활성 영역과 제2 활성 영역 및 이들 사이에 위치하는 제2 도전형의 제3 활성 영역과 제4 활성 영역이 형성되어 있는 반도체 기판;
    제1 억세스 트랜지스터와 제1 드라이브 트랜지스터가 직렬로 연결되도록 상기 제1 활성 영역을 수직으로 가로지르는 제1 억세스 트랜지스터의 게이트와 제1 드라이브 트랜지스터의 게이트, 제2 억세스 트랜지스터와 제2 드라이브 트랜지스터가 직렬로 연결되도록 상기 제2 활성 영역을 수직으로 가로지르는 제2 억세스 트랜지스터의 게이트와 제2 드라이브 트랜지스터의 게이트, 상기 제3 활성 영역을 수직으로 가로지르는 제1 부하 트랜지스터의 게이트 및 상기 제4 활성 영역을 수직으로 가로지르는 제2 부하 트랜지스터의 게이트 역할을 하는 제1 도전층들;
    상기 제1 억세스 트랜지스터의 드레인 및 이와 공유하는 제1 드라이브 트랜지스터의 드레인과 상기 제2 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하는 제1 연결 라인과, 상기 제2 억세스 트랜지스터의 드레인 및 이와 공유하는 제2 드라이브 트랜지스터의 드레인과 상기 제1 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결하는 제2 연결 라인 역할을 하는 제2 도전층들;
    상기 제1 억세스 트랜지스터의 게이트 및 제2 억세스 트랜지스터의 게이트와 연결된 워드 라인 역할을 하는 제3 도전층; 및
    상기 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인과 연결된 제1 전원 라인과, 상기 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스와 연결된 제2 전원 라인과, 상기 제1 억세스 트랜지스터의 소오스와 연결된 제1 비트 라인과, 상기 제2 억세스 트랜지스터의 소오스와 연결된 제2 비트 라인 역할을 하는 제4 도전층들을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 활성 영역과 제2 활성 영역은 단위 셀을 가로지르는 띠 모양이며, 상기 제3 활성 영역과 제4 활성 영역은 제1 활성 영역 및 제2 활성 영역과 평행하며 서로에 대해 지그재그로 배치되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  6. 제4항에 있어서,
    상기 제1 활성 영역은 제1 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제1 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 크고, 상기 제2 활성 영역은 제2 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제2 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 큰 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  7. 제4항에 있어서,
    제1 활성 영역을 수직으로 가로지르는 상기 제1 드라이브 트랜지스터의 게이트와 제3 활성 영역을 수직으로 가로지르는 제1 부하 트랜지스터의 게이트는 수평으로 서로 연결되어 상기 제4 활성 영역의 일 단까지 연장되어 있고, 제2 활성 영역을 수직으로 가로지르는 상기 제2 드라이브 트랜지스터의 게이트와 제4 활성 영역을 수직으로 가로지르는 제2 부하 트랜지스터의 게이트는 수평으로 서로 연결되어 상기 제3 활성 영역의 타 단까지 연장되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  8. 제7항에 있어서,
    상기 제1 억세스 트랜지스터의 게이트, 제2 드라이브 트랜지스터의 게이트 및 제2 부하 트랜지스터의 게이트는 일 선상에 위치하며, 이들과 평행하도록 상기 제2 억세스 트랜지스터의 게이트, 제1 드라이브 트랜지스터의 게이트 및 제1 부하 트랜지스터의 게이트가 다른 선상에 위치하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  9. 제4항에 있어서,
    상기 제1 연결 라인과 제2 연결 라인은 서로 교차하지 않고, 제1 연결 라인은 상기 제2 연결 라인에 연결되는 요소들과 중첩되지 않으며, 제2 연결 라인은 상기 제1 연결 라인에 연결되는 요소들과 중첩되지 않는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  10. 제7항에 있어서,
    상기 제1 연결 라인은 제1 억세스 트랜지스터 및 제1 드라이브 트랜지스터의 공유 드레인 상에 형성된 C1,C3 콘택홀과 제2 부하 트랜지스터의 게이트가 제3 활성 영역의 타 단까지 연장된 부분과 제1 부하 트랜지스터의 소오스 상에 형성된 C6 콘택홀을 통해 상기 제1 억세스 트랜지스터의 드레인 및 이와 공유하는 제1 드라이브 트랜지스터의 드레인과 상기 제2 드라이브 트랜지스터의 게이트, 상기 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하고, 상기 제2 연결 라인은 제2 억세스 트랜지스터 및 제2 드라이브 트랜지스터의 공유 드레인 상에 형성된 C2,C4 콘택홀과 제1 부하 트랜지스터의 게이트가 제4 활성 영역의 일 단까지 연장된 부분과 제2 부하 트랜지스터의 소오스 상에 형성된 C5 콘택홀을 통해 상기 제2 억세스 트랜지스터의 드레인 및 이와 공유하는 제2 드라이브 트랜지스터의 드레인과 상기 제1 드라이브 트랜지스터의 게이트, 상기 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  11. 제4항에 있어서,
    상기 제1 연결 라인 및 제2 연결 라인은 다결정 실리콘, 비정질 실리콘, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 코발트(Co) 또는 구리(Cu)와 같은 금속 물질로 되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  12. 제4항에 있어서,
    상기 워드 라인은 제1 억세스 트랜지스터의 게이트와 연결된 상기 제1 도전층으로 된 C9 제1 패드층과 제2 억세스 트랜지스터의 게이트와 연결된 상기 제1 도전층으로 된 C10 제1 패드층과 연결되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  13. 제4항에 있어서,
    상기 워드 라인은 상기 게이트들과 서로 평행하도록 배치되며, 단위 셀을 가로지르는 띠 모양인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  14. 제4항에 있어서,
    상기 제1 전원 라인, 제2 전원 라인, 제1 비트 라인 및 제2 비트 라인은 상기 워드 라인에 대해 수직 방향으로 배치되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  15. 제4항에 있어서,
    상기 제1 전원 라인은 제1 비트 라인과 제2 비트 라인과 평행하도록 그 사이에 형성되어 있고, 상기 제2 전원 라인은 상기 제1 전원 라인이 형성되어 있지 않은 제1 비트 라인과 제2 비트 라인 사이에 이들과 평행하도록 형성되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  16. 제15항에 있어서,
    상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 C12 제1 패드층과 상기 제3 도전층으로 된 C12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 C11 제1 패드층과 상기 제3 도전층으로 된 C11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며, 상기 제1 비트 라인은 제1 억세스 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 C7 제1 패드층과 상기 제3 도전층으로 된 C7 제1 패드층을 통해 상기 제1 억세스 트랜지스터의 소오스에 비트 라인 (또는 비트 라인 바) 전압을 공급하고, 상기 제2 비트 라인은 제2 억세스 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 C8 제1 패드층과 상기 제3 도전층으로 된 C8 제2 패드층을 통해 상기 제2 억세스 트랜지스터의 소오스에 비트 라인 바 (또는 비트 라인) 전압을 공급하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  17. 제4항에 있어서,
    상기 제2 내지 제4 도전층들은 금속층인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  18. 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자를 제조하는데 있어서,
    반도체 기판에 제1 활성 영역과 제2 활성 영역을 서로 평행하는 방향으로 배치되도록 형성하고, 이와 동시에 이들 사이에 제3 활성 영역과 제4 활성 영역을 이들과 평행하는 방향으로 배치되도록 형성하는 단계;
    게이트 산화막을 형성한 후, 그 상부에 제1 도전층을 증착하고 패터닝함으로써 제1 억세스 트랜지스터와 제1 드라이브 트랜지스터가 직렬로 연결되도록 상기 제1 활성 영역을 수직으로 가로지르는 모양의 제1 억세스 트랜지스터의 게이트와 제1 드라이브 트랜지스터의 게이트, 제2 억세스 트랜지스터와 제2 드라이브 트랜지스터가 직렬로 연결되도록 상기 제2 활성 영역을 수직으로 가로지르는 모양의 제2 억세스 트랜지스터의 게이트와 제2 드라이브 트랜지스터의 게이트, 상기 제3 활성 영역을 수직으로 가로지르는 모양의 제1 부하 트랜지스터의 게이트 및 상기 제4 활성 영역을 수직으로 가로지르는 모양의 제2 부하 트랜지스터의 게이트를 형성하는 단계;
    제1 층간 절연층을 형성한 후 이를 부분적으로 식각함으로써 상기 제1 억세스 트랜지스터의 드레인과 이와 공유하는 제1 드라이브 트랜지스터의 드레인 상에 C1,C3 콘택홀을 형성하고, 상기 제2 드라이브 트랜지스터의 게이트와 연결되어 있는 제2 부하 트랜지스터의 게이트 상과 상기 제1 부하 트랜지스터의 소오스 상에 C6 콘택홀을 형성하며, 상기 제2 억세스 트랜지스터의 드레인과 이와 공유하는 제2 드라이브 트랜지스터의 드레인 상에 C2,C4 콘택홀을 형성하고, 상기 제1 드라이브 트랜지스터의 게이트와 연결되어 있는 제1 부하 트랜지스터의 게이트 상과 제2 부하 트랜지스터의 소오스 상에 C5 콘택홀을 형성하는 단계;
    제2 도전층을 형성한 후 이를 패터닝함으로써 상기 C1,C3 콘택홀과 C6 콘택홀을 통해 제1 억세스 트랜지스터의 드레인 및 제1 드라이브 트랜지스터의 드레인과 제2 드라이브 트랜지스터의 게이트, 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하는 제1 연결 라인과, 상기 C2,C4 콘택홀과 C5 콘택홀을 통해 제2 억세스 트랜지스터의 드레인 및 제2 드라이브 트랜지스터의 드레인과 제1 드라이브 트랜지스터의 게이트, 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결하는 제2 연결 라인을 형성하는 단계;
    제2 층간 절연층을 형성한 후 이를 부분적으로 식각함으로써 상기 제1 억세스 트랜지스터의 게이트 상에 C9 제1 비아홀과, 상기 제2 억세스 트랜지스터의 게이트 상에 C10 제1 비아홀을 형성하는 단계;
    제3 도전층을 형성한 후 이를 패터닝함으로써 상기 C9 제1 비아홀과 C10 제1 비아홀을 통해 상기 제1 억세스 트랜지스터의 게이트 및 제2 억세스 트랜지스터의 게이트와 연결되는 워드 라인을 형성하는 단계;
    제2 층간 절연층을 형성한 후 이를 부분적으로 식각함으로써 상기 제1 및 제2 부하 트랜지스터의 드레인 상에 C12 제2 비아홀을 형성하고, 상기 제1 및 제2 드라이브 트랜지스터의 소오스 상에 C11 제2 비아홀을 형성하며, 상기 제1 억세스 트랜지스터의 소오스 상에 C7 제2 비아홀을 형성하고, 상기 제2 억세스 트랜지스터의 소오스 상에 C8 제2 비아홀을 형성하는 단계; 및
    제4 도전층을 형성한 후 이를 패터닝함으로써 상기 C12 제2 비아홀을 통해 제1 및 제2 부하 트랜지스터의 드레인과 연결되는 제1 전원 라인과, 상기 C11 제2 비아홀을 통해 제1 및 제2 드라이브 트랜지스터의 소오스와 연결되는 제2 전원 라인과, 상기 C7 제2 비아홀을 통해 제1 억세스 트랜지스터의 소오스와 연결되는 제1 비트 라인과, 상기 C8 제2 비아홀을 통해 제2 억세스 트랜지스터의 소오스와 연결되는 제2 비트 라인을 형성하는 단계를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 활성 영역과 제2 활성 영역은 단위 셀을 가로지르는 띠 모양으로 형성되며, 상기 제3 활성 영역과 제4 활성 영역은 제1 활성 영역 및 제2 활성 영역과 평행하며 서로에 대해 지그재그로 배치되도록 형성되는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 활성 영역은 제1 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제1 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 크도록 형성되고, 상기 제2 활성 영역은 제2 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제2 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 크도록 형성되는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  21. 제18항에 있어서,
    제1 층간 절연층에 콘택홀들을 형성하는 단계에서 상기 C1,C3 콘택홀, C2,C4 콘택홀, C5 콘택홀 및 C6 콘택홀과 함께, 제1 억세스 트랜지스터의 소오스와 게이트 상에는 각각 C7 콘택홀과 C9 콘택홀을, 제1 및 제2 드라이브 트랜지스터의 소오스들 상에는 C11 콘택홀들을, 제2 억세스 트랜지스터의 소오스와 게이트 상에는 각각 C8 콘택홀과 C10 콘택홀을, 그리고 제1 및 제2 부하 트랜지스터의 드레인들 상에는 C12 콘택홀들을 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  22. 제18항에 있어서,
    제2 도전층을 형성하는 단계 전에, 상기 C1,C3 콘택홀과, C2,C4 콘택홀과, C5 콘택홀과, C6 콘택홀이 완전히 매립되도록 텅스텐으로 증착한 후 제1 층간 절연층 표면이 노출될 때 까지 이를 평탄화함으로써 상기 C1,C3 콘택홀, C2,C4 콘택홀, C5 콘택홀 및 C6 콘택홀을 완전히 매립하는 모양의 C1,C3 제1 플러그와, C2,C4 제1플러그와, C5 제1 플러그와, C6 제1 플러그를 형성하는 단계를 더 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  23. 제22항에 있어서,
    상기 C1,C3 제1 플러그, C2,C4 제1 플러그, C5 제1 플러그 및 C6 제1 플러그를 형성함과 동시에, 제1 억세스 트랜지스터의 소오스와 게이트 상에 각각 형성된 C7 콘택홀과 C9 콘택홀 내에는 각각 C7 제1 플러그와 C9 제1 플러그를 형성하고, 제1 및 제2 드라이브 트랜지스터의 소오스들 상에 형성된 C11 콘택홀들 내에는 C11 제1 플러그를 형성하며, 제2 억세스 트랜지스터의 소오스와 게이트 상에 각각 형성된 C8 콘택홀과 C10 콘택홀 내에는 각각 C8 제1 플러그와 C10 제1 플러그를 형성하고, 제1 및 제2 부하 트랜지스터의 드레인들 상에 형성된 C12 콘택홀들 내에는 C12 제1 플러그를 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  24. 제23항에 있어서,
    제2 도전층을 패터닝하여 제1 연결 라인과 제2 연결 라인을 형성함과 동시에, 상기 C7 제1 플러그와 접속하는 C7 제1 패드층과, 상기 C9 제1 플러그와 접속하는 C9 제1 패드층과, 상기 C11 플러그와 접속하는 C11 제1 패드층과, 상기 C8 제1 플러그와 접속하는 C8 제1 패드층과, 상기 C10 제1 플러그와 접속하는 C10 제1 패드층과, 상기 C12 제1 플러그와 접속하는 C12 제1 패드층을 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  25. 제18항에 있어서,
    상기 제2 도전층은 다결정 실리콘, 비정질 실리콘, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 코발트(Co) 또는 구리(Cu)와 같은 금속 물질로 형성하고, 상기 제3 및 제4 도전층은 알루미늄(Al) 또는 구리(Cu)와 같은 금속 물질로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  26. 제18항에 있어서,
    상기 콘택홀, 제1 비아홀 및 제2 비아홀 내부는 텅스텐으로 매립되어 각각 제1 플러그, 제2 플러그 및 제3 플러그를 형성하고 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  27. 제18항에 있어서,
    활성 영역들을 형성하는 단계에서 제4 도전층을 형성하는 각 단계들은 일반적인 CMOS 제조 방법과 병행하여 진행하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자의 제조 방법.
  28. 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서, 상기 인버터들을 입력단과 출력단을 서로 연결하는 연결 라인들과, 워드 라인과 전원 라인 및 비트 라인이 모두 금속 배선으로 형성되어 있는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  29. 두 개의 억세스 트랜지스터와 인버터 한 쌍으로 이루어진 한 개의 플립 플럽 회로로 구성된 스태틱 랜덤 억세스 메모리 소자에 있어서,
    서로 평행하게 배치된 제1 도전형의 제1 활성 영역과 제2 활성 영역 및 이들 사이에 위치하는 제2 도전형의 제3 활성 영역과 제4 활성 영역이 형성되어 있는 반도체 기판;
    제1 억세스 트랜지스터와 제1 드라이브 트랜지스터가 직렬로 연결되도록 상기 제1 활성 영역을 수직으로 가로지르는 제1 억세스 트랜지스터의 게이트와 제1 드라이브 트랜지스터의 게이트, 제2 억세스 트랜지스터와 제2 드라이브 트랜지스터가 직렬로 연결되도록 상기 제2 활성 영역을 수직으로 가로지르는 제2 억세스 트랜지스터의 게이트와 제2 드라이브 트랜지스터의 게이트, 상기 제3 활성 영역을 수직으로 가로지르는 제1 부하 트랜지스터의 게이트 및 상기 제4 활성 영역을 수직으로 가로지르는 제2 부하 트랜지스터의 게이트 역할을 하는 제1 도전층들;
    상기 제1 억세스 트랜지스터의 드레인 및 이와 공유하는 제1 드라이브 트랜지스터의 드레인과 상기 제2 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하는 제1 연결 라인과, 상기 제2 억세스 트랜지스터의 드레인 및 이와 공유하는 제2 드라이브 트랜지스터의 드레인과 상기 제1 드라이브 트랜지스터의 게이트, 이와 연결된 상기 제1 부하 트랜지스터의 게이트 및 제2 부하 트랜지스터의 소오스를 연결하는 제2 연결 라인 역할을 하는 금속층으로 된 제2 도전층들;
    상기 제1 억세스 트랜지스터의 게이트 및 제2 억세스 트랜지스터의 게이트와 연결된 워드 라인 역할을 하는 금속층으로 된 제3 도전층;
    상기 제1 억세스 트랜지스터의 소오스와 연결된 제1 비트 라인과, 상기 제2 억세스 트랜지스터의 소오스와 연결된 제2 비트 라인 역할을 하는 금속층으로 된 제4 도전층들; 및
    상기 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인과 연결된 제1 전원 라인과, 상기 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스와 연결된 제2 전원 라인 역할을 하는 금속층으로 된 제5 도전층들을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
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