JPH04320371A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04320371A JPH04320371A JP3088812A JP8881291A JPH04320371A JP H04320371 A JPH04320371 A JP H04320371A JP 3088812 A JP3088812 A JP 3088812A JP 8881291 A JP8881291 A JP 8881291A JP H04320371 A JPH04320371 A JP H04320371A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- high resistance
- wiring
- region
- resistance load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 15
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 95
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 60
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 47
- 230000015572 biosynthetic process Effects 0.000 description 27
- 239000000377 silicon dioxide Substances 0.000 description 26
- 235000012239 silicon dioxide Nutrition 0.000 description 21
- 230000008569 process Effects 0.000 description 11
- 238000000059 patterning Methods 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910008814 WSi2 Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 101150041156 CBL1 gene Proteins 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 102100035813 E3 ubiquitin-protein ligase CBL Human genes 0.000 description 1
- 101000715390 Homo sapiens E3 ubiquitin-protein ligase CBL Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229920006264 polyurethane film Polymers 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特にＳＲＡＭを含むＭＩＳ型半導体装置及びその
製造方法に関する。
方法、特にＳＲＡＭを含むＭＩＳ型半導体装置及びその
製造方法に関する。
【０００２】近年、半導体ＩＣにおいては、通常のロジ
ック回路とＳＲＡＭを混載した１チップマイクロプロセ
ッサ等、所謂 ＲＡＭ ａｎｄ Ｌｏｇｉｃ構成の大規
模集積回路が多く用いられるようになってきているが、
このような大規模集積回路においては高集積化に伴う電
極配線の微細化及び長大化による演算速度の低下が問題
であり、改良が望まれている。
ック回路とＳＲＡＭを混載した１チップマイクロプロセ
ッサ等、所謂 ＲＡＭ ａｎｄ Ｌｏｇｉｃ構成の大規
模集積回路が多く用いられるようになってきているが、
このような大規模集積回路においては高集積化に伴う電
極配線の微細化及び長大化による演算速度の低下が問題
であり、改良が望まれている。
【０００３】
【従来の技術】図５は上記大規模集積回路に配設される
従来のＳＲＡＭの一例の模式図で、（ａ） は平面図、
（ｂ） はＡ−Ａ矢視断面図、（ｃ） は回路図である
。
従来のＳＲＡＭの一例の模式図で、（ａ） は平面図、
（ｂ） はＡ−Ａ矢視断面図、（ｃ） は回路図である
。
【０００４】図において、Ｑ５１ は第１のトランスフ
ァトランジスタで、Ｄ５１ はノード（Ｎ１）になる同
トランジスタのドレイン領域、Ｓ５１ は同トランジス
タのソース領域である。
ァトランジスタで、Ｄ５１ はノード（Ｎ１）になる同
トランジスタのドレイン領域、Ｓ５１ は同トランジス
タのソース領域である。
【０００５】Ｑ５２ は第２のトランスファトランジス
タで、Ｄ５２ はノード（Ｎ２）になる同トランジスタ
のドレイン領域、Ｓ５２ は同トランジスタのソース領
域である。ＷＬは１層目ポリＳｉを用いたポリサイドか
らなり上記トランジスタ（Ｑ５１）（Ｑ５２）のゲート
電極となるワード線である。
タで、Ｄ５２ はノード（Ｎ２）になる同トランジスタ
のドレイン領域、Ｓ５２ は同トランジスタのソース領
域である。ＷＬは１層目ポリＳｉを用いたポリサイドか
らなり上記トランジスタ（Ｑ５１）（Ｑ５２）のゲート
電極となるワード線である。
【０００６】Ｑ５３ は第１のドライバトランジスタで
、Ｇ５３ は１層目ポリＳｉを用いたポリサイドからな
る同トランジスタのゲート電極、Ｄ５３ は同トランジ
スタのドレイン領域、Ｓ５３ は同トランジスタのソー
ス領域である。
、Ｇ５３ は１層目ポリＳｉを用いたポリサイドからな
る同トランジスタのゲート電極、Ｄ５３ は同トランジ
スタのドレイン領域、Ｓ５３ は同トランジスタのソー
ス領域である。
【０００７】Ｑ５４ は第２のドライバトランジスタで
、Ｇ５４ は前記ポリサイドからなる同トランジスタの
ゲート電極、Ｄ５４ は同トランジスタのドレイン領域
、Ｓ５４ は同トランジスタのソース領域である。
、Ｇ５４ は前記ポリサイドからなる同トランジスタの
ゲート電極、Ｄ５４ は同トランジスタのドレイン領域
、Ｓ５４ は同トランジスタのソース領域である。
【０００８】また、Ｒ５４ は２層目のポリＳｉ層から
なり、Ｂ窓（Ｂ１）を介しトランジスタ（Ｑ５４）のゲ
ート電極（Ｇ５４） とトランジスタ（Ｑ５１） のド
レイン領域（Ｄ５１） 及び前記ゲート電極（Ｇ５４）
を介しトランジスタ（Ｑ５３） のドレイン領域（Ｄ
５３） に一端部が接続し、他端部が同一のポリＳｉ層
からなる高電位配線（ＶＣＣ） に接続する第１の高抵
抗負荷配線で、また、Ｒ５３ は同じく２層目のポリＳ
ｉ層からなり、Ｂ窓（Ｂ２）を介しトランジスタ（Ｑ５
３） のゲート電極（Ｇ５３） とトランジスタ（Ｑ５
２） のドレイン領域（Ｄ５２） 及びそれと一体のト
ランジスタ（Ｑ５４）のドレイン領域（Ｄ５４） に一
端部が接続し、他端部が前記第１の高抵抗負荷配線（Ｒ
５３） と同一の高電位配線（ＶＣＣ） に接続する第
２の高抵抗負荷配線である。なお、鎖線による斜線を付
したＨＲ５３及びＨＲ５４の部分は高抵抗負荷領域を示
している。
なり、Ｂ窓（Ｂ１）を介しトランジスタ（Ｑ５４）のゲ
ート電極（Ｇ５４） とトランジスタ（Ｑ５１） のド
レイン領域（Ｄ５１） 及び前記ゲート電極（Ｇ５４）
を介しトランジスタ（Ｑ５３） のドレイン領域（Ｄ
５３） に一端部が接続し、他端部が同一のポリＳｉ層
からなる高電位配線（ＶＣＣ） に接続する第１の高抵
抗負荷配線で、また、Ｒ５３ は同じく２層目のポリＳ
ｉ層からなり、Ｂ窓（Ｂ２）を介しトランジスタ（Ｑ５
３） のゲート電極（Ｇ５３） とトランジスタ（Ｑ５
２） のドレイン領域（Ｄ５２） 及びそれと一体のト
ランジスタ（Ｑ５４）のドレイン領域（Ｄ５４） に一
端部が接続し、他端部が前記第１の高抵抗負荷配線（Ｒ
５３） と同一の高電位配線（ＶＣＣ） に接続する第
２の高抵抗負荷配線である。なお、鎖線による斜線を付
したＨＲ５３及びＨＲ５４の部分は高抵抗負荷領域を示
している。
【０００９】この図に示されるように従来のＳＲＡＭに
おいては、高抵抗負荷領域（ＨＲ５３）若しくは（ＨＲ
５４）を含む高抵抗負荷配線（Ｒ５３） 及び（Ｒ５４
） がポリサイドからなるゲート電極と別の、更に上層
に設けた２層目のポリＳｉ層によって形成されていた。
おいては、高抵抗負荷領域（ＨＲ５３）若しくは（ＨＲ
５４）を含む高抵抗負荷配線（Ｒ５３） 及び（Ｒ５４
） がポリサイドからなるゲート電極と別の、更に上層
に設けた２層目のポリＳｉ層によって形成されていた。
【００１０】そしてその製造は、図５のＡ−Ａ矢視断面
について、図６（ａ） 〜（ｅ） に示す工程断面図を
参照して以下に説明する方法によってなされていた。 図６（ａ） 参照 即ち、例えばｎ型Ｓｉ基板５１上に通常の方法によりｐ
ウエル５２を形成した後、通常の選択酸化（ＬＯＣＯＳ
） 法により、ウエル２面のＢ窓（Ｂ１）形成領域（Ａ
Ｂ）を含むトランスファトランジスタ（Ｑ５１） を形
成する第１のトランジスタ形成領域（ＡＱ５１）及びド
ライバトランジスタ（Ｑ５４） を形成する第２のトラ
ンジスタ形成領域 （ＡＱ５４ ）等を個々に画定表出
するフィールド酸化膜５３を形成し、次いで、熱酸化に
よりトランジスタ形成領域（ＡＱ５１ ）（ＡＱ５４
）等上にゲート酸化膜５４を形成した後、この基板上に
第１のポリＳｉ層５５と高融点金属珪化物例えばタング
ステンシリサイド（ＷＳｉ２）層５６を形成し、次いで
、上記ＷＳｉ２層５６及び第１のポリＳｉ層５５を通常
のフォトリソグラフィ手段によりパターニングし、上記
第１のポリＳｉ層５５とＷＳｉ２層５６が積層されてな
るドライバトランジスタ（Ｑ５１） のゲート電極Ｇ５
１ 及びＢ窓形成領域（ＡＢ）まで延在するメモリトラ
ンジスタ（Ｑ５４） のゲート電極Ｇ５４ 等を形成し
、次いでこれらゲート電極とフィールド酸化膜をマスク
にし、ｎ型不純物を低濃度にイオン注入して、トランジ
スタ形成領域（ＡＱ５１ ） （ＡＱ５４ ） 等にｎ
− 型拡散領域５７を形成する。
について、図６（ａ） 〜（ｅ） に示す工程断面図を
参照して以下に説明する方法によってなされていた。 図６（ａ） 参照 即ち、例えばｎ型Ｓｉ基板５１上に通常の方法によりｐ
ウエル５２を形成した後、通常の選択酸化（ＬＯＣＯＳ
） 法により、ウエル２面のＢ窓（Ｂ１）形成領域（Ａ
Ｂ）を含むトランスファトランジスタ（Ｑ５１） を形
成する第１のトランジスタ形成領域（ＡＱ５１）及びド
ライバトランジスタ（Ｑ５４） を形成する第２のトラ
ンジスタ形成領域 （ＡＱ５４ ）等を個々に画定表出
するフィールド酸化膜５３を形成し、次いで、熱酸化に
よりトランジスタ形成領域（ＡＱ５１ ）（ＡＱ５４
）等上にゲート酸化膜５４を形成した後、この基板上に
第１のポリＳｉ層５５と高融点金属珪化物例えばタング
ステンシリサイド（ＷＳｉ２）層５６を形成し、次いで
、上記ＷＳｉ２層５６及び第１のポリＳｉ層５５を通常
のフォトリソグラフィ手段によりパターニングし、上記
第１のポリＳｉ層５５とＷＳｉ２層５６が積層されてな
るドライバトランジスタ（Ｑ５１） のゲート電極Ｇ５
１ 及びＢ窓形成領域（ＡＢ）まで延在するメモリトラ
ンジスタ（Ｑ５４） のゲート電極Ｇ５４ 等を形成し
、次いでこれらゲート電極とフィールド酸化膜をマスク
にし、ｎ型不純物を低濃度にイオン注入して、トランジ
スタ形成領域（ＡＱ５１ ） （ＡＱ５４ ） 等にｎ
− 型拡散領域５７を形成する。
【００１１】図６（ｂ） 参照
次いで、この基板上にＣＶＤ 法により二酸化シリコン
（ＳｉＯ２）膜を形成し、異方性ドライエッチング手段
による全面エッチングを行いゲート電極（Ｇ５１） （
Ｇ５４） 等の側面にＳｉＯ２膜サイドウォール５８を
形成し、次いでＳｉＯ２膜サイドウォール５８を有する
ゲート電極（Ｇ５１） 及び（Ｇ５４） をマスクにし
ｎ型不純物を高濃度にイオン注入して前記トランジスタ
形成領域（ＡＱ５１ ） にｎ＋ 型ソース領域（Ｓ５
１） 及びｎ＋ 型ドレイン領域（Ｄ５１） を、トラ
ンジスタ形成領域（ＡＱ５４ ） にｎ＋ 型ドレイン
領域（Ｄ５４）及び図示しないｎ＋ 型ソース領域（Ｄ
５４） を形成する。なお、これらのｎ＋ 型領域とゲ
ート下部領域の間即ちＳｉＯ２膜サイドウォール５８の
下部領域にはｎ− 型拡散領域５７からなるオフセット
領域が介在する。
（ＳｉＯ２）膜を形成し、異方性ドライエッチング手段
による全面エッチングを行いゲート電極（Ｇ５１） （
Ｇ５４） 等の側面にＳｉＯ２膜サイドウォール５８を
形成し、次いでＳｉＯ２膜サイドウォール５８を有する
ゲート電極（Ｇ５１） 及び（Ｇ５４） をマスクにし
ｎ型不純物を高濃度にイオン注入して前記トランジスタ
形成領域（ＡＱ５１ ） にｎ＋ 型ソース領域（Ｓ５
１） 及びｎ＋ 型ドレイン領域（Ｄ５１） を、トラ
ンジスタ形成領域（ＡＱ５４ ） にｎ＋ 型ドレイン
領域（Ｄ５４）及び図示しないｎ＋ 型ソース領域（Ｄ
５４） を形成する。なお、これらのｎ＋ 型領域とゲ
ート下部領域の間即ちＳｉＯ２膜サイドウォール５８の
下部領域にはｎ− 型拡散領域５７からなるオフセット
領域が介在する。
【００１２】図６（ｃ） 参照
次いで、この基板上に第１の層間絶縁膜５９を形成し、
この第１の層間絶縁膜５９のＢ窓形成領域（ＡＢ）にノ
ード（Ｎ１）となるｎ＋ 型ドレイン領域（Ｄ５１）
の一部を表出するＢ窓（Ｂ１）を形成する。
この第１の層間絶縁膜５９のＢ窓形成領域（ＡＢ）にノ
ード（Ｎ１）となるｎ＋ 型ドレイン領域（Ｄ５１）
の一部を表出するＢ窓（Ｂ１）を形成する。
【００１３】図６（ｄ） 参照
次いで、上記基板上に負荷抵抗配線となる２層目のポリ
Ｓｉ層６０を形成し、高抵抗負荷を形成する領域をレジ
ストパターン６１で覆って例えば１×１０１５ｃｍ−２
程度の高ドーズ量で燐を導入する。６０Ｒ はこの燐の
導入がなされない領域を示す。
Ｓｉ層６０を形成し、高抵抗負荷を形成する領域をレジ
ストパターン６１で覆って例えば１×１０１５ｃｍ−２
程度の高ドーズ量で燐を導入する。６０Ｒ はこの燐の
導入がなされない領域を示す。
【００１４】図６（ｅ） 参照
次いで、レジストパターン６１を除去し、活性化のため
の熱処理を行って前記２層目のポリＳｉ層６０をｎ＋
型として低抵抗化した後、通常のリソグラフィ手段によ
りパターニングし、２層目のポリＳｉ層６０からなり、
前記レジストパターンに覆われ燐の導入がなされなかっ
た高抵抗負荷領域６０Ｒ（ＨＲ５３） をを含み、且つ
Ｂ窓形成領域（ＡＢ）においてノード（Ｎ１）となるｎ
＋ 型ドレイン領域（Ｄ５１） に接続する高抵抗負荷
配線（Ｒ５３） を形成し、この基板上に第２の層間絶
縁膜６１を形成し、次いでトランジスタ（Ｑ５１） の
ｎ＋ 型ソース領域（Ｓ５１） 上にコンタクト窓（Ｃ
ＢＬ１）を形成し、次いで通常の方法により第２の層間
絶縁膜６１上に前記コンタクト窓（ＣＢＬ１）において
前記ｎ＋ 型ソース領域（Ｓ５１） に接続するＡｌ等
からなるビット線（ＢＬ１） を形成する方法によって
いた。
の熱処理を行って前記２層目のポリＳｉ層６０をｎ＋
型として低抵抗化した後、通常のリソグラフィ手段によ
りパターニングし、２層目のポリＳｉ層６０からなり、
前記レジストパターンに覆われ燐の導入がなされなかっ
た高抵抗負荷領域６０Ｒ（ＨＲ５３） をを含み、且つ
Ｂ窓形成領域（ＡＢ）においてノード（Ｎ１）となるｎ
＋ 型ドレイン領域（Ｄ５１） に接続する高抵抗負荷
配線（Ｒ５３） を形成し、この基板上に第２の層間絶
縁膜６１を形成し、次いでトランジスタ（Ｑ５１） の
ｎ＋ 型ソース領域（Ｓ５１） 上にコンタクト窓（Ｃ
ＢＬ１）を形成し、次いで通常の方法により第２の層間
絶縁膜６１上に前記コンタクト窓（ＣＢＬ１）において
前記ｎ＋ 型ソース領域（Ｓ５１） に接続するＡｌ等
からなるビット線（ＢＬ１） を形成する方法によって
いた。
【００１５】
【発明が解決しようとする課題】しかし上記従来のＳＲ
ＡＭにおいては、高抵抗負荷配線（Ｒ５３）（Ｒ５４）
等がポリＳｉ層のみで形成されるので、高抵抗負荷領域
（ＨＲ５３）（ＨＲ５４）等を除く配線部分の抵抗が、
高濃度に不純物を導入した際にも充分に低くならず、そ
のため高速動作になると、高抵抗負荷領域（ＨＲ５３）
（ＨＲ５４）等からＢ窓（Ｂ１）（Ｂ２）等に至るまで
の配線抵抗が無視出来なくなり、動作速度の向上が制限
されるという問題があった。
ＡＭにおいては、高抵抗負荷配線（Ｒ５３）（Ｒ５４）
等がポリＳｉ層のみで形成されるので、高抵抗負荷領域
（ＨＲ５３）（ＨＲ５４）等を除く配線部分の抵抗が、
高濃度に不純物を導入した際にも充分に低くならず、そ
のため高速動作になると、高抵抗負荷領域（ＨＲ５３）
（ＨＲ５４）等からＢ窓（Ｂ１）（Ｂ２）等に至るまで
の配線抵抗が無視出来なくなり、動作速度の向上が制限
されるという問題があった。
【００１６】また高抵抗負荷配線（Ｒ５３）（Ｒ５４）
等が、ポリサイドからなるワード線（ＷＬ）やゲート電
極（Ｇ５３）（Ｇ５４）等を構成する第１のポリＳｉ層
とは別の更に上層の第２のポリＳｉ層で形成されるため
、ロジック素子のみからなるＰｕｒｅ Ｌｏｇｉｃの製
造工程に比較して負荷抵抗配線（Ｒ５３）（Ｒ５４）等
の分として層間絶縁膜の形成、ポリＳｉ層の形成の工程
が１層分宛増し、且つパターニング工程が１層追加され
てそれに伴うフォト・マスクも追加になって、製造手番
が大幅に長引くという問題もあった。
等が、ポリサイドからなるワード線（ＷＬ）やゲート電
極（Ｇ５３）（Ｇ５４）等を構成する第１のポリＳｉ層
とは別の更に上層の第２のポリＳｉ層で形成されるため
、ロジック素子のみからなるＰｕｒｅ Ｌｏｇｉｃの製
造工程に比較して負荷抵抗配線（Ｒ５３）（Ｒ５４）等
の分として層間絶縁膜の形成、ポリＳｉ層の形成の工程
が１層分宛増し、且つパターニング工程が１層追加され
てそれに伴うフォト・マスクも追加になって、製造手番
が大幅に長引くという問題もあった。
【００１７】そして更に、ポリＳｉ配線の層数が増した
分、ビット線やその他の上層配線が設けられる面に形成
される凹凸段差が増大し、上層配線に配線間ショートや
段切れ等を生じ、微細化による信頼性の低下を招くとい
う問題もあった。
分、ビット線やその他の上層配線が設けられる面に形成
される凹凸段差が増大し、上層配線に配線間ショートや
段切れ等を生じ、微細化による信頼性の低下を招くとい
う問題もあった。
【００１８】そこで本発明は、ＳＲＡＭを含むＭＩＳ型
半導体装置の、高抵抗領域を除く電極配線の抵抗の低下
による演算速度の向上、表面段差の低減による配線段切
れの防止、製造手番の短縮等を図ることを目的とする。
半導体装置の、高抵抗領域を除く電極配線の抵抗の低下
による演算速度の向上、表面段差の低減による配線段切
れの防止、製造手番の短縮等を図ることを目的とする。
【００１９】
【課題を解決するための手段】上記課題は、一導電型半
導体基板と、該半導体基板上にゲート絶縁膜を介して設
けられた半導体層よりなるゲート電極と該半導体基板内
に形成された反対導電型のソース／ドレイン拡散領域と
を有する絶縁ゲート型電界効果トランジスタと、該トラ
ンジスタのゲート電極と一体の半導体層よりなる高抵抗
負荷配線とを含んで構成され、該ゲート電極の上面部及
び少なくとも高抵抗負荷領域を除く該高抵抗負荷配線の
上面部と、該ソース／ドレイン領域の表面部とのそれぞ
れに、該半導体層よりも低抵抗な導電層が形成されてな
る本発明による半導体装置、若しくは、ＭＩＳ型半導体
装置を形成するに際して、一導電型半導体基板上にゲー
ト絶縁膜若しくはフィールド絶縁膜よりなる絶縁膜を介
し、同層の半導体層により、ゲート電極及び該ゲート電
極に接続し一部に高抵抗負荷領域を有する高抵抗負荷配
線を形成する工程と、該ゲート電極と該配線の一部をマ
スクにし不純物を導入して該半導体基板内に第１の反対
導電型不純物拡散領域を形成する工程と、該ゲート電極
及び配線の側面に絶縁膜サイドウォールを形成すると同
時に、該高抵抗負荷配線の少なくとも該高抵抗負荷領域
上を選択的に覆う絶縁膜パターンを形成する工程と、該
絶縁膜サイドウォール及び絶縁膜パターンを有する基板
の全面上に導電性金属層を被着する工程と、熱処理を施
し、該ソース／ドレイン領域、該ゲート電極及び高抵抗
負荷配線の該高融点金属層と接する面に選択的に導電性
金属珪化物層を形成する工程と、該導電性金属の残層を
エッチング除去し、該ソース／ドレイン領域と該ゲート
電極及び少なくとも高抵抗領域を除く該高抵抗負荷配線
の上面に導電性金属珪化物層を形成する工程を有する本
発明による半導体装置の製造方法によって解決される。
導体基板と、該半導体基板上にゲート絶縁膜を介して設
けられた半導体層よりなるゲート電極と該半導体基板内
に形成された反対導電型のソース／ドレイン拡散領域と
を有する絶縁ゲート型電界効果トランジスタと、該トラ
ンジスタのゲート電極と一体の半導体層よりなる高抵抗
負荷配線とを含んで構成され、該ゲート電極の上面部及
び少なくとも高抵抗負荷領域を除く該高抵抗負荷配線の
上面部と、該ソース／ドレイン領域の表面部とのそれぞ
れに、該半導体層よりも低抵抗な導電層が形成されてな
る本発明による半導体装置、若しくは、ＭＩＳ型半導体
装置を形成するに際して、一導電型半導体基板上にゲー
ト絶縁膜若しくはフィールド絶縁膜よりなる絶縁膜を介
し、同層の半導体層により、ゲート電極及び該ゲート電
極に接続し一部に高抵抗負荷領域を有する高抵抗負荷配
線を形成する工程と、該ゲート電極と該配線の一部をマ
スクにし不純物を導入して該半導体基板内に第１の反対
導電型不純物拡散領域を形成する工程と、該ゲート電極
及び配線の側面に絶縁膜サイドウォールを形成すると同
時に、該高抵抗負荷配線の少なくとも該高抵抗負荷領域
上を選択的に覆う絶縁膜パターンを形成する工程と、該
絶縁膜サイドウォール及び絶縁膜パターンを有する基板
の全面上に導電性金属層を被着する工程と、熱処理を施
し、該ソース／ドレイン領域、該ゲート電極及び高抵抗
負荷配線の該高融点金属層と接する面に選択的に導電性
金属珪化物層を形成する工程と、該導電性金属の残層を
エッチング除去し、該ソース／ドレイン領域と該ゲート
電極及び少なくとも高抵抗領域を除く該高抵抗負荷配線
の上面に導電性金属珪化物層を形成する工程を有する本
発明による半導体装置の製造方法によって解決される。
【００２０】
【作用】即ち本発明は、ＳＲＡＭを含むＭＩＳ型半導体
装置のポリＳｉ層からなる高抵抗負荷配線を、高抵抗負
荷領域を除く上面に低抵抗な導電層例えばチタンシリサ
イド（ＴｉＳｉ２）層を形成することにより低抵抗化し
てこの部分で生ずる動作遅延を防止する。それと同時に
、ゲート電極も上記高抵抗負荷配線と同一のポリＳｉ層
を用い且つ同様な構成にすることにより、電極配線の積
層される層数を減らして表面段差の低減を図り、これに
よって上層配線の配線間ショートや段切れを防止する。 また上記のように高抵抗負荷配線がゲート電極と同一の
ポリＳｉを用いて形成されるので、高抵抗負荷配線を形
成するためにポリＳｉ層を１層追加形成する必要がなく
なり、且つ高抵抗負荷配線を形成するための専用のパタ
ーニング工程及びそれに使用するマスクの製造工程も不
要になるので、製造工程が簡略化され手番の短縮が図れ
る。
装置のポリＳｉ層からなる高抵抗負荷配線を、高抵抗負
荷領域を除く上面に低抵抗な導電層例えばチタンシリサ
イド（ＴｉＳｉ２）層を形成することにより低抵抗化し
てこの部分で生ずる動作遅延を防止する。それと同時に
、ゲート電極も上記高抵抗負荷配線と同一のポリＳｉ層
を用い且つ同様な構成にすることにより、電極配線の積
層される層数を減らして表面段差の低減を図り、これに
よって上層配線の配線間ショートや段切れを防止する。 また上記のように高抵抗負荷配線がゲート電極と同一の
ポリＳｉを用いて形成されるので、高抵抗負荷配線を形
成するためにポリＳｉ層を１層追加形成する必要がなく
なり、且つ高抵抗負荷配線を形成するための専用のパタ
ーニング工程及びそれに使用するマスクの製造工程も不
要になるので、製造工程が簡略化され手番の短縮が図れ
る。
【００２１】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明に係る半導体装置の一実施例の模
式図で、（ａ） は平面図、（ｂ） はＡ−Ａ矢視断面
図、図２及び図３は本発明の方法の一実施例の工程断面
図、図４は本発明の方法の他の実施例の工程断面図であ
る。全図を通じ同一対象物は同一符合で示す。
明する。図１は本発明に係る半導体装置の一実施例の模
式図で、（ａ） は平面図、（ｂ） はＡ−Ａ矢視断面
図、図２及び図３は本発明の方法の一実施例の工程断面
図、図４は本発明の方法の他の実施例の工程断面図であ
る。全図を通じ同一対象物は同一符合で示す。
【００２２】本発明に係るＳＲＡＭを示す図１において
、１はｎ型Ｓｉ基板、２はｐウエル、３はフィールド酸
化膜、４はゲート酸化膜、７ＬはＳｉＯ２パターン、７
ＳはＳｉＯ２サイドウォール、１３はドレイン配線、Ｑ
１は第１のトランスファトランジスタで、Ｄ１は同トラ
ンジスタ（Ｑ１）のドレイン領域、Ｓ１は同トランジス
タ（Ｑ１）のソース領域である。
、１はｎ型Ｓｉ基板、２はｐウエル、３はフィールド酸
化膜、４はゲート酸化膜、７ＬはＳｉＯ２パターン、７
ＳはＳｉＯ２サイドウォール、１３はドレイン配線、Ｑ
１は第１のトランスファトランジスタで、Ｄ１は同トラ
ンジスタ（Ｑ１）のドレイン領域、Ｓ１は同トランジス
タ（Ｑ１）のソース領域である。
【００２３】Ｑ２は第２のトランスファトランジスタで
、Ｄ２は同トランジスタ（Ｑ２）のドレイン領域、Ｓ２
は同トランジスタ（Ｑ２）のソース領域である。ＷＬは
例えば厚さ３０００Å程度の１層目ポリＳｉからなるワ
ード線である。
、Ｄ２は同トランジスタ（Ｑ２）のドレイン領域、Ｓ２
は同トランジスタ（Ｑ２）のソース領域である。ＷＬは
例えば厚さ３０００Å程度の１層目ポリＳｉからなるワ
ード線である。
【００２４】Ｑ３は第１のドライバトランジスタで、Ｇ
３は１層目ポリＳｉからなる同トランジスタ（Ｑ３）の
ゲート電極、Ｄ３は同トランジスタ（Ｑ３）のドレイン
領域、Ｓ３は同トランジスタ（Ｑ３）のソース領域、Ｒ
３は１層目ポリＳｉからなりゲート電極（Ｇ３）に接続
し、鎖線の斜線で示す高抵抗負荷領域（ＨＲ３） を含
んだ高抵抗負荷配線である。なお、Ｄ３は第１の蓄積ノ
ード（Ｎ１）になる。
３は１層目ポリＳｉからなる同トランジスタ（Ｑ３）の
ゲート電極、Ｄ３は同トランジスタ（Ｑ３）のドレイン
領域、Ｓ３は同トランジスタ（Ｑ３）のソース領域、Ｒ
３は１層目ポリＳｉからなりゲート電極（Ｇ３）に接続
し、鎖線の斜線で示す高抵抗負荷領域（ＨＲ３） を含
んだ高抵抗負荷配線である。なお、Ｄ３は第１の蓄積ノ
ード（Ｎ１）になる。
【００２５】Ｑ４は第２のドライバトランジスタで、Ｇ
４は１層目ポリＳｉからなる同トランジスタ（Ｑ４）の
ゲート電極、Ｄ４は同トランジスタ（Ｑ４）のドレイン
領域、Ｓ４は同トランジスタ（Ｑ４）のソース領域、Ｒ
４は１層目ポリＳｉからなりゲート電極（Ｇ４）に接続
し、鎖線の斜線で示す高抵抗負荷領域（ＲＨ４） を含
んだ高抵抗負荷配線である。なお、Ｄ４は第２の蓄積ノ
ード（Ｎ２）になる。
４は１層目ポリＳｉからなる同トランジスタ（Ｑ４）の
ゲート電極、Ｄ４は同トランジスタ（Ｑ４）のドレイン
領域、Ｓ４は同トランジスタ（Ｑ４）のソース領域、Ｒ
４は１層目ポリＳｉからなりゲート電極（Ｇ４）に接続
し、鎖線の斜線で示す高抵抗負荷領域（ＲＨ４） を含
んだ高抵抗負荷配線である。なお、Ｄ４は第２の蓄積ノ
ード（Ｎ２）になる。
【００２６】また、Ｂ１はトランジスタ（Ｑ４）のゲー
ト電極（Ｇ４）とトランジスタ（Ｑ１）のドレイン領域
とを接続するための第１のＢ窓（コンタクト窓）、Ｂ２
はトランジスタ（Ｑ３）のゲート電極（Ｇ３）とトラン
ジスタ（Ｑ２）及び（Ｑ３）のドレイン領域とを接続す
るための第２のＢ窓（コンタクト窓）、 ＣＢＬ１ 、
ＣＢＬ２ はビット線（ＢＬ１） 、（ＢＬ２） に
対するコンタクト窓、 ＣＶＣＣ は高電位配線（ＶＣ
Ｃ） に対するコンタクト窓、 ＣＧＤはトランジスタ
（Ｑ４）のゲート電極（Ｇ４）とトランジスタ（Ｑ３）
のドレイン領域（Ｄ３）とのコンタクト部、ＢＬ１ は
Ａｌ等からなるビット線、Ａｌ等からなり１３Ｄ はド
レイン領域（Ｄ１）とトランジスタ（Ｑ４）のゲート電
極（Ｇ４）即ち高抵抗配線（Ｒ４）とを接続するトラン
ジスタ（Ｑ１）のドレイン配線を示す。
ト電極（Ｇ４）とトランジスタ（Ｑ１）のドレイン領域
とを接続するための第１のＢ窓（コンタクト窓）、Ｂ２
はトランジスタ（Ｑ３）のゲート電極（Ｇ３）とトラン
ジスタ（Ｑ２）及び（Ｑ３）のドレイン領域とを接続す
るための第２のＢ窓（コンタクト窓）、 ＣＢＬ１ 、
ＣＢＬ２ はビット線（ＢＬ１） 、（ＢＬ２） に
対するコンタクト窓、 ＣＶＣＣ は高電位配線（ＶＣ
Ｃ） に対するコンタクト窓、 ＣＧＤはトランジスタ
（Ｑ４）のゲート電極（Ｇ４）とトランジスタ（Ｑ３）
のドレイン領域（Ｄ３）とのコンタクト部、ＢＬ１ は
Ａｌ等からなるビット線、Ａｌ等からなり１３Ｄ はド
レイン領域（Ｄ１）とトランジスタ（Ｑ４）のゲート電
極（Ｇ４）即ち高抵抗配線（Ｒ４）とを接続するトラン
ジスタ（Ｑ１）のドレイン配線を示す。
【００２７】なお、同図（ａ） では上部に形成するＡ
ｌ配線は省略されている。また、接地電位（ＶＳＳ）
への接続は基板上の別領域を介して行われるので省略し
てある。本発明に係るＳＲＡＭは上記のようなパターン
構成を有しており、ワード線（ＷＬ）、ゲート電極（Ｇ
３）（Ｇ４）即ち高抵抗配線（Ｒ３）（Ｒ４）とは同一
の１層目ポリＳｉを用い同時パターニングにより形成さ
れ、高抵抗負荷配線（Ｒ３）及び（Ｒ４）の高抵抗負荷
領域（ＨＲ３） 、（ＨＲ４） を除く部分は選択的に
不純物の導入がなされて導電性が付与される。そして更
に、前記高抵抗負荷領域（ＨＲ３） 、（ＨＲ４） を
除くそれらの上面、及びすべてのソース、ドレイン領域
上には、同図（ｂ） に示すように高導電性を有するシ
リサイド層例えば ５００〜１０００Å程度の厚さのチ
タンシリサイド（ＴｉＳｉ２）層（ＴＳ）が形成される
。なお高抵抗領域（ＨＲ３）（ＨＲ４）はノンドープの
状態あるいは低不純物濃度の状態に維持される。
ｌ配線は省略されている。また、接地電位（ＶＳＳ）
への接続は基板上の別領域を介して行われるので省略し
てある。本発明に係るＳＲＡＭは上記のようなパターン
構成を有しており、ワード線（ＷＬ）、ゲート電極（Ｇ
３）（Ｇ４）即ち高抵抗配線（Ｒ３）（Ｒ４）とは同一
の１層目ポリＳｉを用い同時パターニングにより形成さ
れ、高抵抗負荷配線（Ｒ３）及び（Ｒ４）の高抵抗負荷
領域（ＨＲ３） 、（ＨＲ４） を除く部分は選択的に
不純物の導入がなされて導電性が付与される。そして更
に、前記高抵抗負荷領域（ＨＲ３） 、（ＨＲ４） を
除くそれらの上面、及びすべてのソース、ドレイン領域
上には、同図（ｂ） に示すように高導電性を有するシ
リサイド層例えば ５００〜１０００Å程度の厚さのチ
タンシリサイド（ＴｉＳｉ２）層（ＴＳ）が形成される
。なお高抵抗領域（ＨＲ３）（ＨＲ４）はノンドープの
状態あるいは低不純物濃度の状態に維持される。
【００２８】ＴｉＳｉ２ の比抵抗は不純物を高濃度に
ドープしたポリＳｉに比べて２桁程度小さい値である。 従って上記本発明の構造によれば、不純物を高濃度にド
ープしたポリＳｉ層のみにより高抵抗負荷領域を除く高
抵抗負荷配線を構成していた従来構造に比べ高抵抗負荷
配線の配線部分の抵抗が少なくとも１／１０以下に減少
され、この配線抵抗に起因する動作速度の低下は大幅に
減少する。
ドープしたポリＳｉに比べて２桁程度小さい値である。 従って上記本発明の構造によれば、不純物を高濃度にド
ープしたポリＳｉ層のみにより高抵抗負荷領域を除く高
抵抗負荷配線を構成していた従来構造に比べ高抵抗負荷
配線の配線部分の抵抗が少なくとも１／１０以下に減少
され、この配線抵抗に起因する動作速度の低下は大幅に
減少する。
【００２９】上記本発明の構造を有するＳＲＡＭは、例
えば、図２（ａ） 〜（ｅ） 及び図３（ａ） 〜（ｄ
） に示す前記図１（ｂ） にほぼ対応する断面の模式
工程断面図を参照して説明する下記一実施例の方法によ
り形成される。
えば、図２（ａ） 〜（ｅ） 及び図３（ａ） 〜（ｄ
） に示す前記図１（ｂ） にほぼ対応する断面の模式
工程断面図を参照して説明する下記一実施例の方法によ
り形成される。
【００３０】図２（ａ） 参照
即ち、従来通り例えばｎ型Ｓｉ基板１上に通常の方法に
よりｐウエル２を形成した後、通常の選択酸化（ＬＯＣ
ＯＳ） 法により、ウエル２面のＢ窓（Ｂ１）形成領域
（ＡＢ ）を含むトランスファトランジスタ（Ｑ１）を
形成する第１のトランジスタ形成領域（ＡＱ１） 及び
ドライバトランジスタ（Ｑ４）を形成する第２のトラン
ジスタ形成領域 （ＡＱ４ ） を個々に画定表出する
厚さ６０００Å程度のフィールド酸化膜３を形成する。
よりｐウエル２を形成した後、通常の選択酸化（ＬＯＣ
ＯＳ） 法により、ウエル２面のＢ窓（Ｂ１）形成領域
（ＡＢ ）を含むトランスファトランジスタ（Ｑ１）を
形成する第１のトランジスタ形成領域（ＡＱ１） 及び
ドライバトランジスタ（Ｑ４）を形成する第２のトラン
ジスタ形成領域 （ＡＱ４ ） を個々に画定表出する
厚さ６０００Å程度のフィールド酸化膜３を形成する。
【００３１】図２（ｂ） 参照
次いで、熱酸化によりトランジスタ形成領域（ＡＱ１）
、（ＡＱ４） 上に厚さ ２００Å程度のゲート酸化
膜４を形成した後、この基板上にＣＶＤ 法により厚さ
３０００Å程度のノンドープの第１のポリＳｉ層５を形
成する。
、（ＡＱ４） 上に厚さ ２００Å程度のゲート酸化
膜４を形成した後、この基板上にＣＶＤ 法により厚さ
３０００Å程度のノンドープの第１のポリＳｉ層５を形
成する。
【００３２】図２（ｃ） 参照
次いで、上記第１のポリＳｉ層５上に高抵抗負荷形成領
域（ＡＲ）上を選択的に覆うレジストパターン６を形成
し、このレジストパターン６をマスクにして例えばドー
ズ量１×１０１５ｃｍ−２程度の燐 （ Ｐ＋ ） を
３０ＫｅＶ 程度の加速エネルギーでイオン注入し、レ
ジストパターン６を除去した後、アニール処理を行って
先に注入した Ｐ＋ を活性化させ高抵抗形成領域（Ａ
Ｒ）を除く第１のポリＳｉ層５にｎ＋ 型の導電性を付
与する。レジストパターン６に覆われていた高抵抗形成
領域（ＡＲ）には高抵抗負荷領域（ＨＲ４）が形成され
る。
域（ＡＲ）上を選択的に覆うレジストパターン６を形成
し、このレジストパターン６をマスクにして例えばドー
ズ量１×１０１５ｃｍ−２程度の燐 （ Ｐ＋ ） を
３０ＫｅＶ 程度の加速エネルギーでイオン注入し、レ
ジストパターン６を除去した後、アニール処理を行って
先に注入した Ｐ＋ を活性化させ高抵抗形成領域（Ａ
Ｒ）を除く第１のポリＳｉ層５にｎ＋ 型の導電性を付
与する。レジストパターン６に覆われていた高抵抗形成
領域（ＡＲ）には高抵抗負荷領域（ＨＲ４）が形成され
る。
【００３３】図２（ｄ） 参照
次いで、通常のフォトリソグラフィにより上記第１のポ
リＳｉ層５のパターニングを行い、トランスファトラン
ジスタ形成領域（ＡＱ１） 上の第１のポリＳｉ層５か
らなるトランスファトランジスタ（Ｑ１）のポリＳｉゲ
ート電極（Ｇ１）と、Ｂ窓（Ｂ１）形成領域（ＡＢ）の
一部上からドライバトランジスタ形成領域（ＡＱ４）
を経てフィールド酸化膜３上に延在し、ドライバトラン
ジスタ形成領域（ＡＱ４） 上でドライバトランジスタ
（Ｑ４）のゲート電極（Ｇ４）を兼ねフィールド酸化膜
３上に高抵抗負荷領域（ＨＲ４） を有するポリＳｉ高
抵抗負荷配線（Ｒ４）とを同時に形成する。
リＳｉ層５のパターニングを行い、トランスファトラン
ジスタ形成領域（ＡＱ１） 上の第１のポリＳｉ層５か
らなるトランスファトランジスタ（Ｑ１）のポリＳｉゲ
ート電極（Ｇ１）と、Ｂ窓（Ｂ１）形成領域（ＡＢ）の
一部上からドライバトランジスタ形成領域（ＡＱ４）
を経てフィールド酸化膜３上に延在し、ドライバトラン
ジスタ形成領域（ＡＱ４） 上でドライバトランジスタ
（Ｑ４）のゲート電極（Ｇ４）を兼ねフィールド酸化膜
３上に高抵抗負荷領域（ＨＲ４） を有するポリＳｉ高
抵抗負荷配線（Ｒ４）とを同時に形成する。
【００３４】図２（ｅ） 参照
次いで、上記ゲート電極（Ｇ１）及び高抵抗負荷配線（
Ｒ４）をマスクにしてトランジスタ形成領域（ＡＱ１）
、（ＡＱ４） 内に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｓｅｄ Ｄｒａｉｎ）形成用の２×１０１３ｃｍ−２程
度の低ドーズ量の燐 （ Ｐ＋ ） を４０ＫｅＶ 程
度の加速エネルギーでイオン注入した後、この基板の全
面上に厚さ１５００Å程度のＣＶＤ−ＳｉＯ２膜７を形
成する。ここで前記 Ｐ＋ 注入領域にｎ− 型拡散層
８が形成される。
Ｒ４）をマスクにしてトランジスタ形成領域（ＡＱ１）
、（ＡＱ４） 内に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｓｅｄ Ｄｒａｉｎ）形成用の２×１０１３ｃｍ−２程
度の低ドーズ量の燐 （ Ｐ＋ ） を４０ＫｅＶ 程
度の加速エネルギーでイオン注入した後、この基板の全
面上に厚さ１５００Å程度のＣＶＤ−ＳｉＯ２膜７を形
成する。ここで前記 Ｐ＋ 注入領域にｎ− 型拡散層
８が形成される。
【００３５】図３（ａ） 参照
次いで、上記ＣＶＤ−ＳｉＯ２膜７上にポリＳｉ高抵抗
負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４） の上部
をやや広めに覆うレジストマスク（図示せず）を形成し
た後、リアクティブイオンエッチング手段によるＣＶＤ
−ＳｉＯ２膜７の全面エッチングを行って、前記ポリＳ
ｉ高抵抗負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４）
上にやや広めのＳｉＯ２パターン７Ｒ形成すると同時
に、ゲート電極（Ｇ１）の側面及びゲート電極（Ｇ４）
を含むポリＳｉ高抵抗負荷配線（Ｒ４）の側面にＳｉＯ
２サイドウォール７Ｓを形成する。
負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４） の上部
をやや広めに覆うレジストマスク（図示せず）を形成し
た後、リアクティブイオンエッチング手段によるＣＶＤ
−ＳｉＯ２膜７の全面エッチングを行って、前記ポリＳ
ｉ高抵抗負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４）
上にやや広めのＳｉＯ２パターン７Ｒ形成すると同時
に、ゲート電極（Ｇ１）の側面及びゲート電極（Ｇ４）
を含むポリＳｉ高抵抗負荷配線（Ｒ４）の側面にＳｉＯ
２サイドウォール７Ｓを形成する。
【００３６】図３（ｂ） 参照
次いで、ＳｉＯ２サイドウォール７Ｓを有するゲート電
極（Ｇ１）及び高抵抗負荷配線（Ｒ４）をマスクにして
トランジスタ形成領域（ＡＱ１）（ＡＱ４）内に、例え
ば４×１０１５ｃｍ−２程度の高ドーズ量、加速エネル
ギー３０ＫｅＶ 程度の条件で砒素（ Ａｓ＋ ） を
イオン注入し、活性化処理を行って、トランジスタ形成
領域（ＡＱ１） 内にｎ＋ 型ソース領域（Ｓ１）及び
ｎ＋ 型ドレイン領域（Ｄ１）を、トランジスタ形成領
域（ＡＱ４） にｎ＋ 型ドレイン領域（Ｄ４）及び図
示しないｎ＋ 型ソース領域を形成する。なお、これら
のｎ＋ 型領域とゲート電極（Ｇ１）（Ｇ４）及び高抵
抗負荷配線（Ｒ４）の下部領域との間にはｎ− 型拡散
領域８からなるオフセット領域が介在するようになる。
極（Ｇ１）及び高抵抗負荷配線（Ｒ４）をマスクにして
トランジスタ形成領域（ＡＱ１）（ＡＱ４）内に、例え
ば４×１０１５ｃｍ−２程度の高ドーズ量、加速エネル
ギー３０ＫｅＶ 程度の条件で砒素（ Ａｓ＋ ） を
イオン注入し、活性化処理を行って、トランジスタ形成
領域（ＡＱ１） 内にｎ＋ 型ソース領域（Ｓ１）及び
ｎ＋ 型ドレイン領域（Ｄ１）を、トランジスタ形成領
域（ＡＱ４） にｎ＋ 型ドレイン領域（Ｄ４）及び図
示しないｎ＋ 型ソース領域を形成する。なお、これら
のｎ＋ 型領域とゲート電極（Ｇ１）（Ｇ４）及び高抵
抗負荷配線（Ｒ４）の下部領域との間にはｎ− 型拡散
領域８からなるオフセット領域が介在するようになる。
【００３７】図３（ｃ） 参照
次いで、上記基板の全面上に通常のスパッタ法により厚
さ ５００〜６００ Å程度の高融点金属層例えばチタ
ン（Ｔｉ）層を形成し、例えば ６５０℃、３０秒程度
の熱処理を行ってＴｉ層とそれに接するＳｉ基板面及び
ポリＳｉ層面とを反応せしめた後、例えば［Ｈ２Ｏ２
＋ＮＨ４ＯＨ］溶液により未反応のＴｉ層を除去して、
ポリＳｉゲート電極（Ｇ１）（Ｇ４）、ＳｉＯ２パター
ン７Ｒに覆われた高抵抗負荷領域（ＨＲ４） を除く高
抵抗負荷配線（Ｒ４）の、ＳｉＯ２サイドウォール８Ｓ
に覆われない上面部、及びソース及びドレイン領域（Ｓ
１）、（Ｄ１）、（Ｄ４）等の上面に選択的に厚さ１０
００Å程度のＴｉＳｉ２層（ＴＳ）を形成し、次いで
７６０℃、２０秒程度の急加熱アニール処理を行い、前
記ＴｉＳｉ２ 層（ＴＳ）を充分に低抵抗化する。これ
により、ポリＳｉゲート電極（Ｇ１）（Ｇ４）等は従来
のポリサイドゲートと同様に低抵抗化されると同時に、
高抵抗負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４）以
外の前記ＴｉＳｉ２ 層（ＴＳ）に覆われた配線部分は
ポリＳｉのみを用いた従来に比べ１／１０以下に低抵抗
化される。またソース及びドレイン領域（Ｓ１）、（Ｄ
１）、（Ｄ４）等の表面抵抗も従来に比べ大幅に減少す
る。
さ ５００〜６００ Å程度の高融点金属層例えばチタ
ン（Ｔｉ）層を形成し、例えば ６５０℃、３０秒程度
の熱処理を行ってＴｉ層とそれに接するＳｉ基板面及び
ポリＳｉ層面とを反応せしめた後、例えば［Ｈ２Ｏ２
＋ＮＨ４ＯＨ］溶液により未反応のＴｉ層を除去して、
ポリＳｉゲート電極（Ｇ１）（Ｇ４）、ＳｉＯ２パター
ン７Ｒに覆われた高抵抗負荷領域（ＨＲ４） を除く高
抵抗負荷配線（Ｒ４）の、ＳｉＯ２サイドウォール８Ｓ
に覆われない上面部、及びソース及びドレイン領域（Ｓ
１）、（Ｄ１）、（Ｄ４）等の上面に選択的に厚さ１０
００Å程度のＴｉＳｉ２層（ＴＳ）を形成し、次いで
７６０℃、２０秒程度の急加熱アニール処理を行い、前
記ＴｉＳｉ２ 層（ＴＳ）を充分に低抵抗化する。これ
により、ポリＳｉゲート電極（Ｇ１）（Ｇ４）等は従来
のポリサイドゲートと同様に低抵抗化されると同時に、
高抵抗負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４）以
外の前記ＴｉＳｉ２ 層（ＴＳ）に覆われた配線部分は
ポリＳｉのみを用いた従来に比べ１／１０以下に低抵抗
化される。またソース及びドレイン領域（Ｓ１）、（Ｄ
１）、（Ｄ４）等の表面抵抗も従来に比べ大幅に減少す
る。
【００３８】図３（ｄ） 参照
次いで、この基板上に第２の層間絶縁膜１１を形成し、
この層間絶縁膜１１にトランジスタ（Ｑ１）の、ソース
領域（Ｓ１）に対するコンタクト窓１２及び高抵抗負荷
配線（Ｒ４）の端部及びトランジスタ（Ｑ１）のドレイ
ン領域（Ｄ１）のノード（Ｎ１）となる部分を表出する
Ｂ窓（Ｂ１）を形成し、次いで通常の配線形成手段によ
りＡｌ等による、ソース領域（Ｓ１）に接続するビット
線（ＢＬ１） 及び、ノード（Ｎ１）となるドレイン領
域（Ｄ１）とトランジスタ（Ｑ４）のゲート電極（Ｇ４
）を接続するドレイン配線１３を形成し、本発明に係る
ＳＲＡＭは完成する。
この層間絶縁膜１１にトランジスタ（Ｑ１）の、ソース
領域（Ｓ１）に対するコンタクト窓１２及び高抵抗負荷
配線（Ｒ４）の端部及びトランジスタ（Ｑ１）のドレイ
ン領域（Ｄ１）のノード（Ｎ１）となる部分を表出する
Ｂ窓（Ｂ１）を形成し、次いで通常の配線形成手段によ
りＡｌ等による、ソース領域（Ｓ１）に接続するビット
線（ＢＬ１） 及び、ノード（Ｎ１）となるドレイン領
域（Ｄ１）とトランジスタ（Ｑ４）のゲート電極（Ｇ４
）を接続するドレイン配線１３を形成し、本発明に係る
ＳＲＡＭは完成する。
【００３９】次に本発明に係るＳＲＡＭ形成方法の他の
実施例を、図４（ａ） 〜（ｄ） に示す工程断面図を
参照して述べる。 図４（ａ） 参照 即ち、この実施例においては、前記実施例同様に基板上
にトランスファトランジスタ形成領域（ＡＱ１） とド
ライバトランジスタ形成領域（ＡＱ４） を画定表出す
るフィールド酸化膜３を形成し、上記トランジスタ形成
領域（ＡＱ１） （ＡＱ４） 上にゲート酸化膜４を形
成した後、その基板上にゲート電極及び高抵抗負荷配線
になる厚さ３０００Å程度の第１のポリＳｉ層５を形成
し、次いでこのポリＳｉ層５上に高抵抗負荷形成領域（
ＡＲ）上を選択的に覆う絶縁膜マスクパターン１４を形
成し、次いでこの絶縁膜マスクパターン１４をマスクに
して第１のポリＳｉ層５に不純物を導入し、第１のポリ
Ｓｉ層５の高抵抗負荷になる領域以外に低抵抗な導電性
を付与する。ここで絶縁膜マスクパターン１４の下部に
は高抵抗負荷領域（ＨＲ４） が形成される。
実施例を、図４（ａ） 〜（ｄ） に示す工程断面図を
参照して述べる。 図４（ａ） 参照 即ち、この実施例においては、前記実施例同様に基板上
にトランスファトランジスタ形成領域（ＡＱ１） とド
ライバトランジスタ形成領域（ＡＱ４） を画定表出す
るフィールド酸化膜３を形成し、上記トランジスタ形成
領域（ＡＱ１） （ＡＱ４） 上にゲート酸化膜４を形
成した後、その基板上にゲート電極及び高抵抗負荷配線
になる厚さ３０００Å程度の第１のポリＳｉ層５を形成
し、次いでこのポリＳｉ層５上に高抵抗負荷形成領域（
ＡＲ）上を選択的に覆う絶縁膜マスクパターン１４を形
成し、次いでこの絶縁膜マスクパターン１４をマスクに
して第１のポリＳｉ層５に不純物を導入し、第１のポリ
Ｓｉ層５の高抵抗負荷になる領域以外に低抵抗な導電性
を付与する。ここで絶縁膜マスクパターン１４の下部に
は高抵抗負荷領域（ＨＲ４） が形成される。
【００４０】図４（ｂ） 参照
次いでこのポリＳｉ層５をパターニングして、トランジ
スタ形成領域（ＡＱ１） 上のトランスファトランジス
タ（Ｑ１）のゲート電極（Ｇ１）と、Ｂ窓（Ｂ１）形成
領域（ＡＢ）の一部上からトランジスタ形成領域（ＡＱ
４） を経てフィールド酸化膜３上に延在し、トランジ
スタ形成領域（ＡＱ４） 上でドライバトランジスタ（
Ｑ４）のゲート電極（Ｇ４）を兼ねフィールド酸化膜３
上に高抵抗負荷領域（ＨＲ４） を有するポリＳｉ高抵
抗負荷配線（Ｒ４）とを同時に形成し、次いでこれらポ
リＳｉゲート電極（Ｇ１）及び配線（Ｒ４）及びフィー
ルド酸化膜３をマスクにして前記実施例同様に不純物を
イオン注入し、トランジスタ形成領域（ＡＱ１） 及び
（ＡＱ４） にｎ− 型拡散層８を形成する。
スタ形成領域（ＡＱ１） 上のトランスファトランジス
タ（Ｑ１）のゲート電極（Ｇ１）と、Ｂ窓（Ｂ１）形成
領域（ＡＢ）の一部上からトランジスタ形成領域（ＡＱ
４） を経てフィールド酸化膜３上に延在し、トランジ
スタ形成領域（ＡＱ４） 上でドライバトランジスタ（
Ｑ４）のゲート電極（Ｇ４）を兼ねフィールド酸化膜３
上に高抵抗負荷領域（ＨＲ４） を有するポリＳｉ高抵
抗負荷配線（Ｒ４）とを同時に形成し、次いでこれらポ
リＳｉゲート電極（Ｇ１）及び配線（Ｒ４）及びフィー
ルド酸化膜３をマスクにして前記実施例同様に不純物を
イオン注入し、トランジスタ形成領域（ＡＱ１） 及び
（ＡＱ４） にｎ− 型拡散層８を形成する。
【００４１】図４（ｃ） 参照
次いで、この基板の全面上に厚さ１５００Å程度のＣＶ
Ｄ−ＳｉＯ２膜を形成し、次いでこのＣＶＤ−ＳｉＯ２
膜をリアクティブイオンエッチング手段によるＣＶＤ−
ＳｉＯ２膜の全面エッチングし、ゲート電極（Ｇ１）の
側面及びゲート電極（Ｇ４）を含むポリＳｉ高抵抗負荷
配線（Ｒ４）の側面に前記ＣＶＤ−ＳｉＯ２膜からなる
ＳｉＯ２サイドウォール７Ｓを形成する。この際、絶縁
膜マスクパターン１４の側面にもＳｉＯ２サイドウォー
ル７Ｓが形成される。
Ｄ−ＳｉＯ２膜を形成し、次いでこのＣＶＤ−ＳｉＯ２
膜をリアクティブイオンエッチング手段によるＣＶＤ−
ＳｉＯ２膜の全面エッチングし、ゲート電極（Ｇ１）の
側面及びゲート電極（Ｇ４）を含むポリＳｉ高抵抗負荷
配線（Ｒ４）の側面に前記ＣＶＤ−ＳｉＯ２膜からなる
ＳｉＯ２サイドウォール７Ｓを形成する。この際、絶縁
膜マスクパターン１４の側面にもＳｉＯ２サイドウォー
ル７Ｓが形成される。
【００４２】次いで、前記実施例同様に、ＳｉＯ２サイ
ドウォール７Ｓを有するゲート電極（Ｇ１）及び高抵抗
負荷配線（Ｒ４）をマスクにしてトランジスタ形成領域
（ＡＱ１）（ＡＱ４）内に、高ドーズ量の砒素（ Ａｓ
＋ ） をイオン注入し、活性化処理を行って、トラン
ジスタ形成領域（ＡＱ１） 内にｎ＋ 型ソース領域（
Ｓ１）及びｎ＋ 型ドレイン領域（Ｄ１）を、トランジ
スタ形成領域（ＡＱ４） にｎ＋ 型ドレイン領域（Ｄ
４）及び図示しないｎ＋ 型ソース領域を形成する。こ
こでｎ＋ 型領域とゲート電極（Ｇ１）（Ｇ４）及び高
抵抗負荷配線（Ｒ４）の下部領域との間には、ｎ− 型
拡散領域８からなるオフセット領域が介在するようにな
る。なお、この際、高抵抗負荷領域（ＨＲ４） は絶縁
膜マスクパターン１４で覆われているので不純物の注入
はなされず、高抵抗状態が維持される。
ドウォール７Ｓを有するゲート電極（Ｇ１）及び高抵抗
負荷配線（Ｒ４）をマスクにしてトランジスタ形成領域
（ＡＱ１）（ＡＱ４）内に、高ドーズ量の砒素（ Ａｓ
＋ ） をイオン注入し、活性化処理を行って、トラン
ジスタ形成領域（ＡＱ１） 内にｎ＋ 型ソース領域（
Ｓ１）及びｎ＋ 型ドレイン領域（Ｄ１）を、トランジ
スタ形成領域（ＡＱ４） にｎ＋ 型ドレイン領域（Ｄ
４）及び図示しないｎ＋ 型ソース領域を形成する。こ
こでｎ＋ 型領域とゲート電極（Ｇ１）（Ｇ４）及び高
抵抗負荷配線（Ｒ４）の下部領域との間には、ｎ− 型
拡散領域８からなるオフセット領域が介在するようにな
る。なお、この際、高抵抗負荷領域（ＨＲ４） は絶縁
膜マスクパターン１４で覆われているので不純物の注入
はなされず、高抵抗状態が維持される。
【００４３】図４（ｄ） 参照
次いで前記実施例同様この基板上に通常のスパッタ法に
より厚さ ５００〜６００ Å程度の高融点金属層例え
ばチタン（Ｔｉ）層を形成し、例えば ６５０℃、３０
秒程度の熱処理を行ってＴｉ層とそれに接するＳｉ基板
面及びポリＳｉ層面とを反応せしめた後、例えば［Ｈ２
Ｏ２ ＋ＮＨ４ＯＨ］溶液により未反応のＴｉ層を除去
して、ポリＳｉゲート電極（Ｇ１）（Ｇ４）、ＳｉＯ２
サイドウォール７Ｓを含む絶縁膜マスクパターン１４に
覆われた領域を除く高抵抗負荷配線（Ｒ４）及びソース
及びドレイン領域（Ｓ１）、（Ｄ１）、（Ｄ４）等の上
面に選択的に厚さ１０００Å程度のＴｉＳｉ２ 層（Ｔ
Ｓ）を形成し、次いで ７６０℃、２０秒程度の急加熱
アニール処理を行い、前記ＴｉＳｉ２ 層（ＴＳ）を充
分に低抵抗化する。これにより、ポリＳｉゲート電極（
Ｇ１）（Ｇ４）等は従来のポリサイドゲートと同様に低
抵抗化されると同時に、高抵抗負荷配線（Ｒ４）の高抵
抗負荷領域（ＨＲ４ ）以外の前記ＴｉＳｉ２ 層（Ｔ
Ｓ）に覆われた配線部分はポリＳｉのみを用いた従来に
比べ１／１０以下に低抵抗化される。またソース及びド
レイン領域（Ｓ１）、（Ｄ１）、（Ｄ４）等の表面抵抗
も従来に比べ大幅に減少する。またこの方法によると、
高抵抗負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４ ）
とＴｉＳｉ２ 層（ＴＳ）との間には、ＳｉＯ２サイド
ウォール７Ｓ下部のｎ＋ 型のポリＳｉ層５が介在する
ので、ショットキバリアに起因する抵抗値の変動は完全
に回避される。
より厚さ ５００〜６００ Å程度の高融点金属層例え
ばチタン（Ｔｉ）層を形成し、例えば ６５０℃、３０
秒程度の熱処理を行ってＴｉ層とそれに接するＳｉ基板
面及びポリＳｉ層面とを反応せしめた後、例えば［Ｈ２
Ｏ２ ＋ＮＨ４ＯＨ］溶液により未反応のＴｉ層を除去
して、ポリＳｉゲート電極（Ｇ１）（Ｇ４）、ＳｉＯ２
サイドウォール７Ｓを含む絶縁膜マスクパターン１４に
覆われた領域を除く高抵抗負荷配線（Ｒ４）及びソース
及びドレイン領域（Ｓ１）、（Ｄ１）、（Ｄ４）等の上
面に選択的に厚さ１０００Å程度のＴｉＳｉ２ 層（Ｔ
Ｓ）を形成し、次いで ７６０℃、２０秒程度の急加熱
アニール処理を行い、前記ＴｉＳｉ２ 層（ＴＳ）を充
分に低抵抗化する。これにより、ポリＳｉゲート電極（
Ｇ１）（Ｇ４）等は従来のポリサイドゲートと同様に低
抵抗化されると同時に、高抵抗負荷配線（Ｒ４）の高抵
抗負荷領域（ＨＲ４ ）以外の前記ＴｉＳｉ２ 層（Ｔ
Ｓ）に覆われた配線部分はポリＳｉのみを用いた従来に
比べ１／１０以下に低抵抗化される。またソース及びド
レイン領域（Ｓ１）、（Ｄ１）、（Ｄ４）等の表面抵抗
も従来に比べ大幅に減少する。またこの方法によると、
高抵抗負荷配線（Ｒ４）の高抵抗負荷領域（ＨＲ４ ）
とＴｉＳｉ２ 層（ＴＳ）との間には、ＳｉＯ２サイド
ウォール７Ｓ下部のｎ＋ 型のポリＳｉ層５が介在する
ので、ショットキバリアに起因する抵抗値の変動は完全
に回避される。
【００４４】以後の工程は、前記実施例と同様である。
以上実施例に示したように、本発明によれば高抵抗負荷
配線の高抵抗負荷領域を除く配線部分の上面が総てポリ
Ｓｉに比べて２桁程度低比抵抗を有するメタルシリサイ
ド層例えばＴｉＳｉ２ 層で覆われ、その配線抵抗が１
／１０以下に減少されるので、この配線抵抗に起因する
動作速度の遅延は大幅に減少する。
配線の高抵抗負荷領域を除く配線部分の上面が総てポリ
Ｓｉに比べて２桁程度低比抵抗を有するメタルシリサイ
ド層例えばＴｉＳｉ２ 層で覆われ、その配線抵抗が１
／１０以下に減少されるので、この配線抵抗に起因する
動作速度の遅延は大幅に減少する。
【００４５】また製造に際しても、本発明によればゲー
ト電極と高抵抗配線層とが同一のポリＳｉ層から同時の
パターニングにより形成されるので、高抵抗負荷配線を
形成するために更に上層に形成したポリＳｉ層から高抵
抗負荷配線を形成していた従来方法に比べ、ゲート電極
層と高抵抗配線層との間の層間絶縁膜の形成工程、高抵
抗配線用のポリＳｉ層の形成、高抵抗配線専用のパター
ニング工程が省略され、且つ上記高抵抗配線パターニン
グ専用のマスク製造工程も省略されるので、製造工程の
大幅な削減が図れ、製造手番も大幅に短縮される。また
専用の高抵抗負荷配線層が設けられないのでその分電極
配線の層数が減少し、上層のビット線その他の配線を形
成する面の凹凸段差が軽減されるので、これら上層配線
の配線間ショート、段切れ等の障害も減少する。
ト電極と高抵抗配線層とが同一のポリＳｉ層から同時の
パターニングにより形成されるので、高抵抗負荷配線を
形成するために更に上層に形成したポリＳｉ層から高抵
抗負荷配線を形成していた従来方法に比べ、ゲート電極
層と高抵抗配線層との間の層間絶縁膜の形成工程、高抵
抗配線用のポリＳｉ層の形成、高抵抗配線専用のパター
ニング工程が省略され、且つ上記高抵抗配線パターニン
グ専用のマスク製造工程も省略されるので、製造工程の
大幅な削減が図れ、製造手番も大幅に短縮される。また
専用の高抵抗負荷配線層が設けられないのでその分電極
配線の層数が減少し、上層のビット線その他の配線を形
成する面の凹凸段差が軽減されるので、これら上層配線
の配線間ショート、段切れ等の障害も減少する。
【００４６】
【発明の効果】以上説明のように、本発明によればＳＲ
ＡＭの演算速度の向上、ＳＲＡＭ製造工程の簡略化とそ
れに伴う製造手番の短縮、ＳＲＡＭ上に延在する配線の
短絡、段切れ等による信頼性の低下が防止され、ＳＲＡ
Ｍを含んだ高集積、高速なＬｏｇｉｃ の形成が容易に
なる。
ＡＭの演算速度の向上、ＳＲＡＭ製造工程の簡略化とそ
れに伴う製造手番の短縮、ＳＲＡＭ上に延在する配線の
短絡、段切れ等による信頼性の低下が防止され、ＳＲＡ
Ｍを含んだ高集積、高速なＬｏｇｉｃ の形成が容易に
なる。
【図１】 本発明に係る半導体装置の一実施例の模式
図
図
【図２】 本発明の方法の一実施例の工程断面図（
その１）
その１）
【図３】 本発明の方法の一実施例の工程断面図（そ
の２）
の２）
【図４】 本発明の方法の他の実施例の工程断面図
【
図５】 従来のＳＲＡＭの模式図
図５】 従来のＳＲＡＭの模式図
【図６】 従来方法の工程断面図
１ ｎ型Ｓｉ基板
２ ｐウエル
３ フィールド酸化膜
４ ゲート酸化膜
７Ｌ ＳｉＯ２パターン
７Ｓ ＳｉＯ２サイドウォール
１３Ｄ ドレイン配線
Ｑ１ 第１のトランスファトランジスタＤ１ トラ
ンジスタ（Ｑ１）のドレイン領域Ｓ１ トランジスタ
（Ｑ１）のソース領域Ｑ２ 第２のトランスファトラ
ンジスタＤ２ トランジスタ（Ｑ２）のドレイン領域
Ｓ２ トランジスタ（Ｑ２）のソース領域ＷＬ １
層目ポリＳｉからなるワード線Ｑ３ 第１のドライバ
トランジスタ Ｇ３ １層目ポリＳｉからなるトランジスタ（Ｑ３）
のゲート電極 Ｄ３ トランジスタ（Ｑ３）のドレイン領域Ｓ３
トランジスタ（Ｑ３）のソース領域Ｒ３ １層目ポリ
Ｓｉからなる高抵抗負荷配線ＨＲ３ 高抵抗負荷領域 Ｎ１ 第１の蓄積ノード Ｑ４ 第２のドライバトランジスタ Ｇ４ １層目ポリＳｉからなるトランジスタ（Ｑ４）
のゲート電極 Ｄ４ トランジスタ（Ｑ４）のドレイン領域Ｓ４
トランジスタ（Ｑ４）のソース領域、Ｒ４ １層目ポ
リＳｉからなる高抵抗負荷配線ＲＨ４ 高抵抗負荷領域 Ｎ２ 第２の蓄積ノード
ンジスタ（Ｑ１）のドレイン領域Ｓ１ トランジスタ
（Ｑ１）のソース領域Ｑ２ 第２のトランスファトラ
ンジスタＤ２ トランジスタ（Ｑ２）のドレイン領域
Ｓ２ トランジスタ（Ｑ２）のソース領域ＷＬ １
層目ポリＳｉからなるワード線Ｑ３ 第１のドライバ
トランジスタ Ｇ３ １層目ポリＳｉからなるトランジスタ（Ｑ３）
のゲート電極 Ｄ３ トランジスタ（Ｑ３）のドレイン領域Ｓ３
トランジスタ（Ｑ３）のソース領域Ｒ３ １層目ポリ
Ｓｉからなる高抵抗負荷配線ＨＲ３ 高抵抗負荷領域 Ｎ１ 第１の蓄積ノード Ｑ４ 第２のドライバトランジスタ Ｇ４ １層目ポリＳｉからなるトランジスタ（Ｑ４）
のゲート電極 Ｄ４ トランジスタ（Ｑ４）のドレイン領域Ｓ４
トランジスタ（Ｑ４）のソース領域、Ｒ４ １層目ポ
リＳｉからなる高抵抗負荷配線ＲＨ４ 高抵抗負荷領域 Ｎ２ 第２の蓄積ノード
Claims (2)
- 【請求項１】 一導電型半導体基板と、該半導体基板
上にゲート絶縁膜を介して設けられた半導体層よりなる
ゲート電極と該半導体基板内に形成された反対導電型の
ソース／ドレイン拡散領域とを有する絶縁ゲート型電界
効果トランジスタと、該トランジスタのゲート電極と一
体の半導体層よりなる高抵抗負荷配線とを含んで構成さ
れ、該ゲート電極の上面部及び少なくとも高抵抗負荷領
域を除く該高抵抗負荷配線の上面部と、該ソース／ドレ
イン領域の表面部とのそれぞれに、該半導体層よりも低
抵抗な導電層が形成されてなることを特徴とする半導体
装置。 - 【請求項２】 ＭＩＳ型半導体装置を形成するに際し
て、一導電型半導体基板上にゲート絶縁膜若しくはフィ
ールド絶縁膜よりなる絶縁膜を介し、同層の半導体層に
より、ゲート電極及び該ゲート電極に接続し一部に高抵
抗負荷領域を有する高抵抗負荷配線を形成する工程と、
該ゲート電極と該配線の一部をマスクにし不純物を導入
して該半導体基板内に第１の反対導電型不純物拡散領域
を形成する工程と、該ゲート電極及び配線の側面に絶縁
膜サイドウォールを形成すると同時に、該高抵抗負荷配
線の少なくとも該高抵抗負荷領域上を選択的に覆う絶縁
膜パターンを形成する工程と、該絶縁膜サイドウォール
及び絶縁膜パターンを有する基板の全面上に導電性金属
層を被着する工程と、熱処理を施し、該ソース／ドレイ
ン領域、該ゲート電極及び高抵抗負荷配線の該導電性金
属層と接する面に選択的に導電性金属珪化物層を形成す
る工程と、該導電性金属の残層をエッチング除去し、該
ソース／ドレイン領域と該ゲート電極及び少なくとも高
抵抗領域を除く該高抵抗負荷配線の上面に導電性金属珪
化物層を形成する工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088812A JPH04320371A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088812A JPH04320371A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320371A true JPH04320371A (ja) | 1992-11-11 |
Family
ID=13953313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3088812A Withdrawn JPH04320371A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125137A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
| US6178110B1 (en) | 1997-02-27 | 2001-01-23 | Nec Corporation | Static semiconductor memory device capable of enhancing access speed |
| JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-04-19 JP JP3088812A patent/JPH04320371A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125137A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
| US6178110B1 (en) | 1997-02-27 | 2001-01-23 | Nec Corporation | Static semiconductor memory device capable of enhancing access speed |
| JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5902121A (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US5247198A (en) | Semiconductor integrated circuit device with multiplayered wiring | |
| US6300229B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0794595A (ja) | 半導体装置及びその製造方法 | |
| JPH0521557A (ja) | 半導体装置 | |
| US5656841A (en) | Semiconductor device with contact hole | |
| US5541126A (en) | Method of making semiconductor device having thin film transistor | |
| US6261882B1 (en) | Method for fabricating a semiconductor device | |
| JPH10223770A (ja) | 半導体装置及びその製造方法 | |
| JPH07263544A (ja) | 半導体装置及びその製造方法 | |
| JP2002343891A (ja) | Ｓｒａｍセルの製造方法 | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| US6130463A (en) | Field effect transistor and method of manufacturing same | |
| US5939758A (en) | Semiconductor device with gate electrodes having conductive films | |
| JPH04320371A (ja) | 半導体装置及びその製造方法 | |
| US5290728A (en) | Method for producing a semiconductor device | |
| JPH0855852A (ja) | 半導体装置及びその製造方法 | |
| JP2953399B2 (ja) | 半導体装置及びその製造方法 | |
| JP2821602B2 (ja) | 半導体装置とその製造方法 | |
| JP3434630B2 (ja) | マスクｒｏｍ装置とその製造方法 | |
| JPH10135354A (ja) | 半導体装置及びその製造方法 | |
| JP3536469B2 (ja) | 半導体装置の製造方法 | |
| JP2960444B2 (ja) | 半導体集積回路装置及びマイクロプロセッサ | |
| JP2676764B2 (ja) | 半導体装置 | |
| US6380595B1 (en) | Semiconductor device and manufacturing method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |