JP2960444B2 - 半導体集積回路装置及びマイクロプロセッサ - Google Patents
半導体集積回路装置及びマイクロプロセッサInfo
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- JP2960444B2 JP2960444B2 JP1242194A JP24219489A JP2960444B2 JP 2960444 B2 JP2960444 B2 JP 2960444B2 JP 1242194 A JP1242194 A JP 1242194A JP 24219489 A JP24219489 A JP 24219489A JP 2960444 B2 JP2960444 B2 JP 2960444B2
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- gate electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に係り、特に高集積または高
性能化に好適な半導体集積回路装置とその製法とそれを
用いたマイクロプロセツサに関する。
性能化に好適な半導体集積回路装置とその製法とそれを
用いたマイクロプロセツサに関する。
大規模な半導体集積回路を製造するとき、導電性の異
なる拡散層やゲート電極を互いに接続する相互接続技術
が次第に大きな制約となりつつある。特に、例えばCMOS
型メモリセルを有する集積回路では、そのメモリセルサ
イズの微細化のために、pMOS及びnMOSのソース／ドレイ
ン領域とゲート電極をそれぞれ接続することが必須であ
る。しかし、これらの接点孔を介した電極配線層で結線
する従来の方法ではメモリセル面積の増大を招き、集積
回路装置の更なる高集積化や高性能化が図れない。ま
た、ゲート電極をソース／ドレインの如き拡散層に直接
接続する方法では、ゲート電極が通常高濃度ｎ型の多結
晶シリコン（ｎ＋ポリシリコン）と高融点金属シリサイ
ド、例えばタングステンシリサイド（WSi2）から構成さ
れているため、pMOSのソース／ドレイン領域（ｐ＋層）
との接点にｎ＋ポリシリコン中の例えばリンが拡散し、
オーミツク接続が得られないか、或いはｎ型ウエル領域
と短絡してしまい、メモリセルとしての機能を損なう等
の問題がある。
なる拡散層やゲート電極を互いに接続する相互接続技術
が次第に大きな制約となりつつある。特に、例えばCMOS
型メモリセルを有する集積回路では、そのメモリセルサ
イズの微細化のために、pMOS及びnMOSのソース／ドレイ
ン領域とゲート電極をそれぞれ接続することが必須であ
る。しかし、これらの接点孔を介した電極配線層で結線
する従来の方法ではメモリセル面積の増大を招き、集積
回路装置の更なる高集積化や高性能化が図れない。ま
た、ゲート電極をソース／ドレインの如き拡散層に直接
接続する方法では、ゲート電極が通常高濃度ｎ型の多結
晶シリコン（ｎ＋ポリシリコン）と高融点金属シリサイ
ド、例えばタングステンシリサイド（WSi2）から構成さ
れているため、pMOSのソース／ドレイン領域（ｐ＋層）
との接点にｎ＋ポリシリコン中の例えばリンが拡散し、
オーミツク接続が得られないか、或いはｎ型ウエル領域
と短絡してしまい、メモリセルとしての機能を損なう等
の問題がある。
これに対して従来の装置は、特開昭62−257749号記載
のように、半導体基板上に複数個のMOSトランジスタを
設けた後、各トランジスタのソース／ドレイン領域及び
ポリシリコンから成るゲート電極表面をそれぞれ露出さ
せ、全面にチタン（Ti）を被着し窒素雰囲気中で熱処理
することにより、Siが露出している部分に窒化チタンと
珪化チタン（TiN/TiSi2）を、酸化膜上にはTiNを自己整
合的に形成した後、TiNを所望形状にパターンニングし
て、ソース／ドレイン領域とゲート電極の各表面上で相
互接続する方法が提案されている。この方法によれば、
TiNは不純物の拡散障壁として有効な材料であるため、
導電性の異なる拡散領域とゲート電極間を比較的小さな
面積でオーミツクに接続することが可能である。また、
高集積化を図るための半導体集積回路装置内につくられ
るMOSFET構造として、gatedrain overlappedLDD（Light
ly Doped drain）MOSFETが提案されている。この例とし
て、IEDM87 PP.38−PP.41に記載されているものが挙げ
られる。
のように、半導体基板上に複数個のMOSトランジスタを
設けた後、各トランジスタのソース／ドレイン領域及び
ポリシリコンから成るゲート電極表面をそれぞれ露出さ
せ、全面にチタン（Ti）を被着し窒素雰囲気中で熱処理
することにより、Siが露出している部分に窒化チタンと
珪化チタン（TiN/TiSi2）を、酸化膜上にはTiNを自己整
合的に形成した後、TiNを所望形状にパターンニングし
て、ソース／ドレイン領域とゲート電極の各表面上で相
互接続する方法が提案されている。この方法によれば、
TiNは不純物の拡散障壁として有効な材料であるため、
導電性の異なる拡散領域とゲート電極間を比較的小さな
面積でオーミツクに接続することが可能である。また、
高集積化を図るための半導体集積回路装置内につくられ
るMOSFET構造として、gatedrain overlappedLDD（Light
ly Doped drain）MOSFETが提案されている。この例とし
て、IEDM87 PP.38−PP.41に記載されているものが挙げ
られる。
しかし上記従来技術は、相互接続材料のTiNを、ソー
ス／ドレイン領域とゲート電極の各表面に接するように
パターンニングして設けているため、該領域及びゲート
電極とTiNとのコンタクト面積をホトリソグラフイーの
マスク合わせ精度等を考慮して十分大きく確保しなけれ
ばならない。従つて、集積回路装置の尚一層の高集積，
高性能化を図るには限界があつた。
ス／ドレイン領域とゲート電極の各表面に接するように
パターンニングして設けているため、該領域及びゲート
電極とTiNとのコンタクト面積をホトリソグラフイーの
マスク合わせ精度等を考慮して十分大きく確保しなけれ
ばならない。従つて、集積回路装置の尚一層の高集積，
高性能化を図るには限界があつた。
また、上記LDDMOSFETを微細化するのに適した構造又
は製法も望まれていた。
は製法も望まれていた。
本発明の目的は、高集積化または、高性能化に好適な
半導体集積回路装置の構造と製法を提供することにあ
る。
半導体集積回路装置の構造と製法を提供することにあ
る。
本発明の他の目的は、２つの領域を十分に微細な面積
で相互接続するに好適な半導体集積回路装置の構造と製
法を提供することにある。
で相互接続するに好適な半導体集積回路装置の構造と製
法を提供することにある。
本発明の特徴は拡散障壁性を有する材料を相互接続さ
れる２つの領域の少なくとも一方の端面に接続したこと
である。
れる２つの領域の少なくとも一方の端面に接続したこと
である。
本発明の他の特徴は接続される部分からの引出配線同
士を拡散障壁性を有する材料を介して相互接続すること
である。
士を拡散障壁性を有する材料を介して相互接続すること
である。
本発明のさらに他の特徴は、LDDMOSFETのゲート電極
を複数の部分に分離して形成し、この複数の部分を相互
接続して形成することである。
を複数の部分に分離して形成し、この複数の部分を相互
接続して形成することである。
上記の本発明の目的および特徴点の詳細および上記以
外の本発明の目的および特徴点は、以下の記載より明ら
かにされる。
外の本発明の目的および特徴点は、以下の記載より明ら
かにされる。
本発明は、拡散障壁材を被接続領域の少なくとも端面
又は、被接続領域からの引出電極間に接続するように設
けたので、拡散障壁材と被接続領域の重なり部分をマス
クの合わせズレ等を考慮して必要以上に確保しなければ
ならない従来装置の如き問題点が解決される。従つて高
集積，高性能化に適した半導体装置が容易に実現でき
る。
又は、被接続領域からの引出電極間に接続するように設
けたので、拡散障壁材と被接続領域の重なり部分をマス
クの合わせズレ等を考慮して必要以上に確保しなければ
ならない従来装置の如き問題点が解決される。従つて高
集積，高性能化に適した半導体装置が容易に実現でき
る。
本発明で用いられる拡散障壁材とは、拡散障壁性を有
する導電体である。この性質は、相互に接続される物質
間のオーミツク特性が失なわれない性質であり、物質間
でオーミツク接続できるという性質である。実際には、
熱処理温度（例えば800〜950℃）において、不純物の拡
散によつてオーミツク特性を失なわないことをいう。
する導電体である。この性質は、相互に接続される物質
間のオーミツク特性が失なわれない性質であり、物質間
でオーミツク接続できるという性質である。実際には、
熱処理温度（例えば800〜950℃）において、不純物の拡
散によつてオーミツク特性を失なわないことをいう。
なお、本発明の上記の特徴点及び上記した以外の特徴
点および効果については、以下の記述により明らかとさ
れる。
点および効果については、以下の記述により明らかとさ
れる。
（実施例１） 以下、本発明の実施例を第１図，第２図および第３図
により説明する。第１図は本発明を第２図に示すCMOS型
メモリセルに適用した場合のメモリセルの一断面を示す
図である。第１図（ｅ）は、第２図中のＣ−Ｃ′線に沿
つた断面図である。
により説明する。第１図は本発明を第２図に示すCMOS型
メモリセルに適用した場合のメモリセルの一断面を示す
図である。第１図（ｅ）は、第２図中のＣ−Ｃ′線に沿
つた断面図である。
第１図（ａ）〜第１図（ｄ）で製法を示すが、簡単の
ために、第２図中のpMOS P1部分を省略した断面図を用
いる。
ために、第２図中のpMOS P1部分を省略した断面図を用
いる。
まず第１図（ａ）に示す如くシリコン基板１の主表面
にｐ型のウエル領域２及びｎ型ウエル領域３を形成す
る。次に該ウエル領域間をアイソレーシヨンするための
フイールド酸化膜４（LOCOS膜ともいう。）及びゲート
酸化膜５をそれぞれ設ける。次にCVD法により全面にポ
リシリコン膜を1000Åの厚みで被着し、該ポリシリコン
膜中にリンを熱拡散し、高濃度ｎ型（ｎ＋）ポリシリコ
ン膜６を形成する。次に全面にタングステンシリサイド
（WSi2）膜７をスパツタリング法により設ける。この
後、該WSi2膜7/n＋ポリシリコン膜６の２層膜をホトエ
ツチング技術を用いて所望形状に加工して、ｎウエル領
域3,pウエル領域２上及び両ウエル間にまたがるゲート
電極8,8′,8″をそれぞれ形成する。
にｐ型のウエル領域２及びｎ型ウエル領域３を形成す
る。次に該ウエル領域間をアイソレーシヨンするための
フイールド酸化膜４（LOCOS膜ともいう。）及びゲート
酸化膜５をそれぞれ設ける。次にCVD法により全面にポ
リシリコン膜を1000Åの厚みで被着し、該ポリシリコン
膜中にリンを熱拡散し、高濃度ｎ型（ｎ＋）ポリシリコ
ン膜６を形成する。次に全面にタングステンシリサイド
（WSi2）膜７をスパツタリング法により設ける。この
後、該WSi2膜7/n＋ポリシリコン膜６の２層膜をホトエ
ツチング技術を用いて所望形状に加工して、ｎウエル領
域3,pウエル領域２上及び両ウエル間にまたがるゲート
電極8,8′,8″をそれぞれ形成する。
次に第１図（ｂ）に示す如くゲート電極８′のｐウエ
ル領域上の一部をホトリソグラフイー技術によりホトレ
ジストを開口し、まずひ素（As）を50keV,5×1015cm-2
イオン注入し、該ｎウエル領域内に高濃度ｎ型（ｎ＋）
層10を形成し、次にフツ酸水溶液でゲート酸化膜をエツ
チング除去することにより該層10上に開口部９を設け
る。次に同様にｎウエル領域上の一部にボロン（Ｂ）を
40keV,2×1015cm-2イオン注入し、高濃度ｐ型（ｐ＋）
層11を形成し、ゲート酸化膜をエツチング除去すること
によつて該層11上に開口部９′を設ける。次にｐウエル
領域に全域にリンイオン注入して、低濃度ｎ型（n-）層
から成るソース／ドレイン領域12を設け、ｎウエル領域
全域にはボロンイオンを注入して、低濃度ｐ型（p-）層
から成るソース／ドレイン領域13を設ける。
ル領域上の一部をホトリソグラフイー技術によりホトレ
ジストを開口し、まずひ素（As）を50keV,5×1015cm-2
イオン注入し、該ｎウエル領域内に高濃度ｎ型（ｎ＋）
層10を形成し、次にフツ酸水溶液でゲート酸化膜をエツ
チング除去することにより該層10上に開口部９を設け
る。次に同様にｎウエル領域上の一部にボロン（Ｂ）を
40keV,2×1015cm-2イオン注入し、高濃度ｐ型（ｐ＋）
層11を形成し、ゲート酸化膜をエツチング除去すること
によつて該層11上に開口部９′を設ける。次にｐウエル
領域に全域にリンイオン注入して、低濃度ｎ型（n-）層
から成るソース／ドレイン領域12を設け、ｎウエル領域
全域にはボロンイオンを注入して、低濃度ｐ型（p-）層
から成るソース／ドレイン領域13を設ける。
次に第１図（ｃ）に示す如く、まず全面に拡散障壁材
である例えば窒化チタン（TiN）膜14を1000Åの厚みで
スパツタリング法（反応性スパツタリング法）にて被着
し、該層10,11の上面及びゲート電極８′の少なくとも
側面の一部に接するように加工して形成する。次に全面
にCVD法によりSiO2膜15を被着する。
である例えば窒化チタン（TiN）膜14を1000Åの厚みで
スパツタリング法（反応性スパツタリング法）にて被着
し、該層10,11の上面及びゲート電極８′の少なくとも
側面の一部に接するように加工して形成する。次に全面
にCVD法によりSiO2膜15を被着する。
次に第１図（ｄ）に示す如く、例えばCHF3を主成分と
したエツチングガスを用いた異方性のドライエツチング
により該SiO2膜15をエツチングすることにより各ゲート
電極8,8′,8″の側面にサイドスペーサ16,17を設ける。
次にアンモニア水（NH4OH）と過酸化水素水（H2O2）及
び純水（H2O）の混合液を用いてサイドスペーサ16で用
われていない領域のTiN膜をエツチング除去する。次に
ｐウエル領域にAsを50keV,5×1015cm-2イオン注入し、
高濃度ｎ型（ｎ＋）層から成るソース／ドレイン領域18
を設け、次にｎウエル領域にはＢを40keV,2×1015cm-2
イオン注入し、高濃度ｐ型（ｐ＋）層から成るソース／
ドレイン領域19を形成する。これによりCMOSメモリセル
の主要工程は終了する。第１図（ｅ）ではゲート電極
８′がpMOSP1を経由している部分（図中でLOCOS膜のな
い部分）も含めて描いている。
したエツチングガスを用いた異方性のドライエツチング
により該SiO2膜15をエツチングすることにより各ゲート
電極8,8′,8″の側面にサイドスペーサ16,17を設ける。
次にアンモニア水（NH4OH）と過酸化水素水（H2O2）及
び純水（H2O）の混合液を用いてサイドスペーサ16で用
われていない領域のTiN膜をエツチング除去する。次に
ｐウエル領域にAsを50keV,5×1015cm-2イオン注入し、
高濃度ｎ型（ｎ＋）層から成るソース／ドレイン領域18
を設け、次にｎウエル領域にはＢを40keV,2×1015cm-2
イオン注入し、高濃度ｐ型（ｐ＋）層から成るソース／
ドレイン領域19を形成する。これによりCMOSメモリセル
の主要工程は終了する。第１図（ｅ）ではゲート電極
８′がpMOSP1を経由している部分（図中でLOCOS膜のな
い部分）も含めて描いている。
以上説明した工程で製造されたCMOSメモリセルは、第
１図（ｄ）（ｅ）から明らかなようにゲート電極８′と
それぞれｎ＋及びｐ＋ソース／ドレイン領域18,19の接
続が、該ゲート電極８′の側面とサイドスペーサ16の横
方向の長さ（スペーサ長）によつて規定されたTiN膜1
4′によつて成されている。従つてマスクの合わせ余裕
等を考慮する必要がなく、極めて微細な大きさ（面積）
でゲート電極８′と領域18及び19の間を相互接続でき
る。第２図及び第３図は上記製造方法によつて得られる
CMOSメモリセルの１ビツトを示す平面パターン及びその
回路構成図である。２個のpMOSP1,P2及び２個のnMOSN1,
N2からなるフリツプフロツプにトランスフアMOSとなるn
MOST1,T2が接続されている。第２図からも明らかなよう
にゲート電極（WSi2/n＋ポリシリコン）と各トランジス
タT1（nMOS）,T2（nMOS）,N1（nMOS）,N2（nMOS）,P1
（pMOS）,P2（pMOS）のソース／ドレイン領域の接続
は、平面的にはスペーサ調によつてのみ決定される面積
の制約しか受けないので、メモリセルサイズを十分に微
細化でき、CMOSメモリセルを有する半導体集積回路装置
の高集積，高性能化が容易に達成できる。具体的に言え
ば、第２図に示すように、２個のpMOS（P1,P2）と２個
のドライバーnMOS（N1,N2）から成るフリツプフロツプ
と２個のトランフフアーnMOS（T1,T2）から構成される
セルを少なくとも１組以上有するCMOS型メモリ集積回路
装置であり、第１のpMOS（P1）、第１のドライバーnMOS
（N1）及び第１のトランフフアーnMOS（T1）の各ソース
又はドレイン領域は、第２のpMOS（P2）と第２のドライ
バーnMOS（N2）に共通のゲート電極に拡散障壁材（Ti
N）によつてそれぞれ接続され、第２のpMOS（P2）、第
２のドライバーnMOS（N2）及び第２のトランフフアーnM
OS（T2）のソース又はドレイン領域は、第１のpMOS（P
1）と第１のドライバーnMOS（N1）に共通のゲート電極
に接散障壁材（TiN）によつてそれぞれ接続され、拡散
障壁材（TiN）は、ゲート電極の側壁に設けられた側壁
酸化膜（第１図の符号16）の内側に存在することを特徴
とする。
１図（ｄ）（ｅ）から明らかなようにゲート電極８′と
それぞれｎ＋及びｐ＋ソース／ドレイン領域18,19の接
続が、該ゲート電極８′の側面とサイドスペーサ16の横
方向の長さ（スペーサ長）によつて規定されたTiN膜1
4′によつて成されている。従つてマスクの合わせ余裕
等を考慮する必要がなく、極めて微細な大きさ（面積）
でゲート電極８′と領域18及び19の間を相互接続でき
る。第２図及び第３図は上記製造方法によつて得られる
CMOSメモリセルの１ビツトを示す平面パターン及びその
回路構成図である。２個のpMOSP1,P2及び２個のnMOSN1,
N2からなるフリツプフロツプにトランスフアMOSとなるn
MOST1,T2が接続されている。第２図からも明らかなよう
にゲート電極（WSi2/n＋ポリシリコン）と各トランジス
タT1（nMOS）,T2（nMOS）,N1（nMOS）,N2（nMOS）,P1
（pMOS）,P2（pMOS）のソース／ドレイン領域の接続
は、平面的にはスペーサ調によつてのみ決定される面積
の制約しか受けないので、メモリセルサイズを十分に微
細化でき、CMOSメモリセルを有する半導体集積回路装置
の高集積，高性能化が容易に達成できる。具体的に言え
ば、第２図に示すように、２個のpMOS（P1,P2）と２個
のドライバーnMOS（N1,N2）から成るフリツプフロツプ
と２個のトランフフアーnMOS（T1,T2）から構成される
セルを少なくとも１組以上有するCMOS型メモリ集積回路
装置であり、第１のpMOS（P1）、第１のドライバーnMOS
（N1）及び第１のトランフフアーnMOS（T1）の各ソース
又はドレイン領域は、第２のpMOS（P2）と第２のドライ
バーnMOS（N2）に共通のゲート電極に拡散障壁材（Ti
N）によつてそれぞれ接続され、第２のpMOS（P2）、第
２のドライバーnMOS（N2）及び第２のトランフフアーnM
OS（T2）のソース又はドレイン領域は、第１のpMOS（P
1）と第１のドライバーnMOS（N1）に共通のゲート電極
に接散障壁材（TiN）によつてそれぞれ接続され、拡散
障壁材（TiN）は、ゲート電極の側壁に設けられた側壁
酸化膜（第１図の符号16）の内側に存在することを特徴
とする。
（実施例２） 次に本発明の第２の実施例を説明する。第４図（ａ）
〜（ｃ）は本発明を第３図に示すようなCMOS型メモリセ
ルに適用した場合のメモリセルの一断面を製造工程順に
示す図である。第４図（ｄ）は、第５図のＢ−Ｂ′線に
沿つた断面図である。第４図（ａ）から第４図（ｃ）
は、製法を説明するものであり、第４図（ｄ）から第５
図中のpMOSP1部分を省略して描いている。
〜（ｃ）は本発明を第３図に示すようなCMOS型メモリセ
ルに適用した場合のメモリセルの一断面を製造工程順に
示す図である。第４図（ｄ）は、第５図のＢ−Ｂ′線に
沿つた断面図である。第４図（ａ）から第４図（ｃ）
は、製法を説明するものであり、第４図（ｄ）から第５
図中のpMOSP1部分を省略して描いている。
まず第４図（ａ）に示す如くシリコン基板60の主表面
にｐ型ウエル領域61及びｎ型ウエル領域62を形成する。
次に該ウエル領域61,62間をアイソレーシヨンするため
のフイールド酸化膜63を設け、ゲート酸化膜64を設け
る。次にホトエツチング技術を用いて該ウエル領域61,6
2上のゲート酸化膜64の一部領域を除去して開口部65を
設ける。次にCVD法により全面にまずポリシリコン膜を1
000Åの厚みで被着しホトエツチング技術を用いて該フ
イールド酸化膜63上で該ポリシリコン膜をｐウエル領域
61,nウエル領域62上に分離するための溝70を設ける。次
に、ｎウエル領域62上のポリシリコン膜中にはBF2を40k
eV,5×1015cm-2の条件でイオン注入し、他の領域上のポ
リシリコン膜中にはAsを50keV,2×1015cm-2の条件でイ
オン注入する。この後、800℃、10分間程度の熱処理を
施し、それぞれｎ＋ポリシリコン膜66及びｐ＋ポリシリ
コン膜67を形成すると同時にｐウエル領域61及びｎウエ
ル領域62内にそれぞれｎ＋拡散層68及びｐ＋拡散層69を
設ける。次に全面に拡散障壁材として例えばTiN膜71を1
000Å、及びWSi2膜72を1500Åの厚みでそれぞれスパツ
タリング法により被着する。次に第４図（ｂ）に示す如
く、ホトエツチング技術を用いて該WSi2膜72/TiN膜71/n
＋ポリシリコン膜66又はｐ＋ポリシリコン膜67から成る
三層膜を例えば四塩化炭素（CCl4）を主成分とするガス
で所望形状にドライエツチングすることにより、ゲート
電極73,74及び75を形成する。次に該ゲート電極をマス
ク材としてｐウエル領域に低濃度のリンをイオン注入
し、ｎウエル領域には低濃度ボロンをイオン注入するこ
とにより、それぞれn-ソース／ドレイン領域76及びp-ソ
ース／ドレイン領域77を形成する。次に第４図（ｃ）に
示す如く、まず全面にCVD法により厚み3000ÅのSiO2膜
を被着し、次に異方性のドライエツチング技術により、
該ゲート電極の側面にサイドスペーサ78を設ける。次に
ゲート電極をマスク材としてｐウエル領域に高濃度のAs
をイオン注入し、ｎウエル領域には高濃度のボロンをイ
オン注入して、熱処理することによりそれぞれｎ＋ソー
ス／ドレイン領域79及びｐ＋ソース／ドレイン領域80を
形成する。これよりCMOSメモリセルの製造するときの主
要工程は終了する。
にｐ型ウエル領域61及びｎ型ウエル領域62を形成する。
次に該ウエル領域61,62間をアイソレーシヨンするため
のフイールド酸化膜63を設け、ゲート酸化膜64を設け
る。次にホトエツチング技術を用いて該ウエル領域61,6
2上のゲート酸化膜64の一部領域を除去して開口部65を
設ける。次にCVD法により全面にまずポリシリコン膜を1
000Åの厚みで被着しホトエツチング技術を用いて該フ
イールド酸化膜63上で該ポリシリコン膜をｐウエル領域
61,nウエル領域62上に分離するための溝70を設ける。次
に、ｎウエル領域62上のポリシリコン膜中にはBF2を40k
eV,5×1015cm-2の条件でイオン注入し、他の領域上のポ
リシリコン膜中にはAsを50keV,2×1015cm-2の条件でイ
オン注入する。この後、800℃、10分間程度の熱処理を
施し、それぞれｎ＋ポリシリコン膜66及びｐ＋ポリシリ
コン膜67を形成すると同時にｐウエル領域61及びｎウエ
ル領域62内にそれぞれｎ＋拡散層68及びｐ＋拡散層69を
設ける。次に全面に拡散障壁材として例えばTiN膜71を1
000Å、及びWSi2膜72を1500Åの厚みでそれぞれスパツ
タリング法により被着する。次に第４図（ｂ）に示す如
く、ホトエツチング技術を用いて該WSi2膜72/TiN膜71/n
＋ポリシリコン膜66又はｐ＋ポリシリコン膜67から成る
三層膜を例えば四塩化炭素（CCl4）を主成分とするガス
で所望形状にドライエツチングすることにより、ゲート
電極73,74及び75を形成する。次に該ゲート電極をマス
ク材としてｐウエル領域に低濃度のリンをイオン注入
し、ｎウエル領域には低濃度ボロンをイオン注入するこ
とにより、それぞれn-ソース／ドレイン領域76及びp-ソ
ース／ドレイン領域77を形成する。次に第４図（ｃ）に
示す如く、まず全面にCVD法により厚み3000ÅのSiO2膜
を被着し、次に異方性のドライエツチング技術により、
該ゲート電極の側面にサイドスペーサ78を設ける。次に
ゲート電極をマスク材としてｐウエル領域に高濃度のAs
をイオン注入し、ｎウエル領域には高濃度のボロンをイ
オン注入して、熱処理することによりそれぞれｎ＋ソー
ス／ドレイン領域79及びｐ＋ソース／ドレイン領域80を
形成する。これよりCMOSメモリセルの製造するときの主
要工程は終了する。
第５図は上記製造方法によつて得られるCMOSメモリセ
ルの１ビツト単位を表わす平面パターン例である。第４
図（ｃ）（ｄ）及び第５図からわかるように本実施例で
は、ゲート電極75とｐ＋ソース／ドレイン領域80又はｎ
＋ソース／ドレイン領域79の接続がそれぞれｐ＋ポリシ
リコン膜67又はｎ＋ポリシリコン膜によつて直接結ばれ
ているので、合わせ余裕はゲート電極と該ソース／ドレ
イン領域とのみ確保すればよく、十分に微細化が可能で
ある。また、同じシリコン材料同士が接しているため、
低抵抗接続が容易である。一方ｎ＋ポリシリコン66とｐ
＋ポリシリコン67は、拡散障壁材のTiN膜71とWSi2膜72
によつて、溝部70の距離を隔てて、ゲート電極75と同一
の幅で接続されているので、該溝部の距離によつて決定
される微細な面積で両部材の結線が可能である。また、
WSi2膜75とｎ＋ポリシリコン66又はｐ＋ポリシリコン67
とは、TiN膜71を介して広い面積で接続されるので、こ
れらの間の接続抵抗を下げるにも効果がある。
ルの１ビツト単位を表わす平面パターン例である。第４
図（ｃ）（ｄ）及び第５図からわかるように本実施例で
は、ゲート電極75とｐ＋ソース／ドレイン領域80又はｎ
＋ソース／ドレイン領域79の接続がそれぞれｐ＋ポリシ
リコン膜67又はｎ＋ポリシリコン膜によつて直接結ばれ
ているので、合わせ余裕はゲート電極と該ソース／ドレ
イン領域とのみ確保すればよく、十分に微細化が可能で
ある。また、同じシリコン材料同士が接しているため、
低抵抗接続が容易である。一方ｎ＋ポリシリコン66とｐ
＋ポリシリコン67は、拡散障壁材のTiN膜71とWSi2膜72
によつて、溝部70の距離を隔てて、ゲート電極75と同一
の幅で接続されているので、該溝部の距離によつて決定
される微細な面積で両部材の結線が可能である。また、
WSi2膜75とｎ＋ポリシリコン66又はｐ＋ポリシリコン67
とは、TiN膜71を介して広い面積で接続されるので、こ
れらの間の接続抵抗を下げるにも効果がある。
またこの方法によればnMOSはｎ＋ポリシリコン,pMOS
はｐ＋ポリシリコンのゲート材料であるから、特にpMOS
においては通常用いられるｎ＋ポリシリコンゲートのよ
うに反転チヤネル領域（チヤネル領域をｐ型に反転させ
ておくこと）を設ける必要がない。このためpMOSの短チ
ヤネル特性を大幅に改善できる効果がある。
はｐ＋ポリシリコンのゲート材料であるから、特にpMOS
においては通常用いられるｎ＋ポリシリコンゲートのよ
うに反転チヤネル領域（チヤネル領域をｐ型に反転させ
ておくこと）を設ける必要がない。このためpMOSの短チ
ヤネル特性を大幅に改善できる効果がある。
従つてCMOSメモリセルを有する半導体集積回路装置の
高集積，高性能化が容易に達成できる。
高集積，高性能化が容易に達成できる。
また、nMOSに対してｐ＋ポリシリコンのゲート材料を
用いることもでき、pMOSに対してｎ＋ポリシリコンのゲ
ート材料を使用してもよい。
用いることもでき、pMOSに対してｎ＋ポリシリコンのゲ
ート材料を使用してもよい。
（実施例３） 次に本発明の第３の実施例を第６図を用いて説明す
る。第６図は本発明をCMOS型メモリセルに適用した場合
の一断面を示す図である。第６図（ｅ）は、第９図中の
Ｄ−Ｄ′線に沿つた断面図である。第６図（ａ）〜
（ｄ）は、製造工程を示す図であるが、簡単のために、
第６図（ｅ）と異なり、pMOSP1部分を省略して描いてい
る。
る。第６図は本発明をCMOS型メモリセルに適用した場合
の一断面を示す図である。第６図（ｅ）は、第９図中の
Ｄ−Ｄ′線に沿つた断面図である。第６図（ａ）〜
（ｄ）は、製造工程を示す図であるが、簡単のために、
第６図（ｅ）と異なり、pMOSP1部分を省略して描いてい
る。
まず第６図（ａ）に示す如く、シリコン基板30の主表
面にｐウエル領域31及びｎウエル領域32を形成する。次
に該ウエル領域31,32間をアイソレーシヨンするフイー
ルド酸化膜33及びゲート酸化膜34を形成する。次にホト
エツチング技術を用いて該ウエル領域31,32上のゲート
酸化膜34の一部領域を除去して開口部35を設ける。次に
CVD法により全面にポリシリコン膜を1000Åの厚みで被
着し、ホトエツチング技術を用いて該フイールド酸化膜
33上で該ポリシリコン膜をｐウエル領域31,nウエル領域
32上にそれぞれ分離するための溝38を形成する。次にｎ
ウエル領域32上のポリシリコン膜中にはBF2を40keV,2×
1015cm-2の条件でイオン注入し、他の領域上のポリシリ
コン膜中にはAsを50keV,2×1015cm-2の条件でイオン注
入する。この後、800℃、10分間程度の熱処理を施し、
それぞれｎ＋ポリシリコン膜36及びｐ＋ポリシリコン膜
37を形成すると同時にｐウエル領域31及びｎウエル領域
32内にそれぞれｎ＋拡散層36A及びｐ＋拡散層37Aを設け
る。次にCVD法により500Åの厚みのSiO2膜39,スパツタ
リング法により厚み2000ÅのWSi2膜40、更にCVD法によ
り厚み2000ÅのSiO2膜41を順次被着する。
面にｐウエル領域31及びｎウエル領域32を形成する。次
に該ウエル領域31,32間をアイソレーシヨンするフイー
ルド酸化膜33及びゲート酸化膜34を形成する。次にホト
エツチング技術を用いて該ウエル領域31,32上のゲート
酸化膜34の一部領域を除去して開口部35を設ける。次に
CVD法により全面にポリシリコン膜を1000Åの厚みで被
着し、ホトエツチング技術を用いて該フイールド酸化膜
33上で該ポリシリコン膜をｐウエル領域31,nウエル領域
32上にそれぞれ分離するための溝38を形成する。次にｎ
ウエル領域32上のポリシリコン膜中にはBF2を40keV,2×
1015cm-2の条件でイオン注入し、他の領域上のポリシリ
コン膜中にはAsを50keV,2×1015cm-2の条件でイオン注
入する。この後、800℃、10分間程度の熱処理を施し、
それぞれｎ＋ポリシリコン膜36及びｐ＋ポリシリコン膜
37を形成すると同時にｐウエル領域31及びｎウエル領域
32内にそれぞれｎ＋拡散層36A及びｐ＋拡散層37Aを設け
る。次にCVD法により500Åの厚みのSiO2膜39,スパツタ
リング法により厚み2000ÅのWSi2膜40、更にCVD法によ
り厚み2000ÅのSiO2膜41を順次被着する。
次に第６図（ｂ）に示す如く、まずホトエツチング技
術を用いて前記該膜41,40及び39をそれぞれ所望形状に
加工し、上部ゲート電極42,43,44を形成する。次に該上
部ゲート電極をマスクとして、ｎ＋ポリシリコン膜36を
通してｐウエル領域31内に低濃度のリンをイオン注入す
ることによりn-ソース／ドレイン領域45,p＋ポリシリコ
ン膜37を通してｎウエル内に低濃度のボロンをイオン注
入することによりp-ソース／ドレイン領域46をそれぞれ
形成する。
術を用いて前記該膜41,40及び39をそれぞれ所望形状に
加工し、上部ゲート電極42,43,44を形成する。次に該上
部ゲート電極をマスクとして、ｎ＋ポリシリコン膜36を
通してｐウエル領域31内に低濃度のリンをイオン注入す
ることによりn-ソース／ドレイン領域45,p＋ポリシリコ
ン膜37を通してｎウエル内に低濃度のボロンをイオン注
入することによりp-ソース／ドレイン領域46をそれぞれ
形成する。
次に第６図（ｃ）の示す如く、まず全面にスパツタリ
ング法によりTiN膜を1000Åの厚みで被着し、次にCVD法
により例えば厚み3500ÅのSiO2膜を被着した後、異方性
のドライエツチング技術を用いて該SiO2膜をエツチング
することにより上部ゲート電極42,43,44の各側面にサイ
ドスペーサ48を形成する。次に該サイドスペーサ48及び
SiO2膜41をマスクとして該TiN膜及び該ｎ＋ポリシリコ
ン膜36,p＋ポリシリコン膜37をドライエツチングにより
除去することにより、該サイドスペーサに覆われた部分
に上部電極42,43,44となるWSi2膜40と下部ゲート電極と
なるｎ＋ポリシリコン膜36又は下部ゲート電極となるｐ
＋ポリシリコン膜37にそれぞれオーミツク接続するTiN
膜47が形成される。
ング法によりTiN膜を1000Åの厚みで被着し、次にCVD法
により例えば厚み3500ÅのSiO2膜を被着した後、異方性
のドライエツチング技術を用いて該SiO2膜をエツチング
することにより上部ゲート電極42,43,44の各側面にサイ
ドスペーサ48を形成する。次に該サイドスペーサ48及び
SiO2膜41をマスクとして該TiN膜及び該ｎ＋ポリシリコ
ン膜36,p＋ポリシリコン膜37をドライエツチングにより
除去することにより、該サイドスペーサに覆われた部分
に上部電極42,43,44となるWSi2膜40と下部ゲート電極と
なるｎ＋ポリシリコン膜36又は下部ゲート電極となるｐ
＋ポリシリコン膜37にそれぞれオーミツク接続するTiN
膜47が形成される。
次に第６図（ｄ）に示す如く、該ゲート電極42,43を
マスクとしてｐウエル領域内にAsイオンを50keV,5×10
15cm-2の条件で注入し、ｎウエル領域内にはBF2イオン
を40keV,2×1015cm-2の条件で注入し、熱処理すること
でそれぞれｎ＋ソース／ドレイン領域50及びｐ＋ソース
／ドレイン領域49を形成する。以上でCMOSメモリセルを
製造するときの主要工程は終了する。フイールド酸化膜
33上に延在するポリシリコン膜36,37は、Si材料からな
るｐウエル31,nウエル32に接続する。すなわち同じシリ
コンを材料とするので、低抵抗状態を保つことが容易で
ある。
マスクとしてｐウエル領域内にAsイオンを50keV,5×10
15cm-2の条件で注入し、ｎウエル領域内にはBF2イオン
を40keV,2×1015cm-2の条件で注入し、熱処理すること
でそれぞれｎ＋ソース／ドレイン領域50及びｐ＋ソース
／ドレイン領域49を形成する。以上でCMOSメモリセルを
製造するときの主要工程は終了する。フイールド酸化膜
33上に延在するポリシリコン膜36,37は、Si材料からな
るｐウエル31,nウエル32に接続する。すなわち同じシリ
コンを材料とするので、低抵抗状態を保つことが容易で
ある。
第９図は上記製造方法によつて得られるCMOSメモリセ
ルの１ビツト単位を表わす平面パターン例である。第６
図及び第９図からわかるように上記実施例ではゲート電
極44とｎ＋ソース／ドレイン領域50の接続がｎ＋ポリシ
リコン膜36によつて成され、ｐ＋ソース／ドレイン領域
49の接続がｐ＋ポリシリコン膜37によつて成されている
ので、合わせ余裕はゲート電極とソース／ドレイン領域
とのみ確保すればよく、またｎ＋ポリシリコン膜36とｐ
＋ポリシリコン膜37の接続はゲート電極44のWSi2膜40の
端面とサイドスペーサ48の横方向の長さ（スペーサ長）
によつて規定されたTiN膜47によつて自己整合的にオー
ミツク接続されているのでマスクの合わせ余裕等を考慮
する必要が全くなく、メモリセルサイズの十分な微細化
が可能である。
ルの１ビツト単位を表わす平面パターン例である。第６
図及び第９図からわかるように上記実施例ではゲート電
極44とｎ＋ソース／ドレイン領域50の接続がｎ＋ポリシ
リコン膜36によつて成され、ｐ＋ソース／ドレイン領域
49の接続がｐ＋ポリシリコン膜37によつて成されている
ので、合わせ余裕はゲート電極とソース／ドレイン領域
とのみ確保すればよく、またｎ＋ポリシリコン膜36とｐ
＋ポリシリコン膜37の接続はゲート電極44のWSi2膜40の
端面とサイドスペーサ48の横方向の長さ（スペーサ長）
によつて規定されたTiN膜47によつて自己整合的にオー
ミツク接続されているのでマスクの合わせ余裕等を考慮
する必要が全くなく、メモリセルサイズの十分な微細化
が可能である。
また本実施例によればゲート酸化膜と接するゲート材
料がnMOSはｎ＋ポリシリコン膜、pMOSはｐ＋ポリシリコ
ン膜であるので、通常用いられているｎ＋ポリシリコン
ゲートのpMOSのようにしきい値電圧を調整するためにチ
ヤネル領域をｐ型に反転させる必要がない。このためpM
OSの短チヤネル特性を大幅に改善できる。更にnMOSのn-
ソース／ドレイン領域及びpMOSのp-ソース／ドレイン領
域は、それぞれｎ＋ポリシリコン膜36及びｐ＋ポリシリ
コン膜からなる下部ゲート電極とオーバーラツプしてい
るため、各ゲートにチヤネル層を形成する電位を印加し
たとき上記n-及びp-ソース／ドレイン領域表面も蓄積化
され実質的にMOSのオン抵抗が抑えられる。すなわち従
来のLDD（Ｌightly Ｄoped Ｄrain）MOSの欠点である相
互コンダクタンスgmの低下を防ぐことができるので高速
動作に適した半導体集積回路装置が得られる。
料がnMOSはｎ＋ポリシリコン膜、pMOSはｐ＋ポリシリコ
ン膜であるので、通常用いられているｎ＋ポリシリコン
ゲートのpMOSのようにしきい値電圧を調整するためにチ
ヤネル領域をｐ型に反転させる必要がない。このためpM
OSの短チヤネル特性を大幅に改善できる。更にnMOSのn-
ソース／ドレイン領域及びpMOSのp-ソース／ドレイン領
域は、それぞれｎ＋ポリシリコン膜36及びｐ＋ポリシリ
コン膜からなる下部ゲート電極とオーバーラツプしてい
るため、各ゲートにチヤネル層を形成する電位を印加し
たとき上記n-及びp-ソース／ドレイン領域表面も蓄積化
され実質的にMOSのオン抵抗が抑えられる。すなわち従
来のLDD（Ｌightly Ｄoped Ｄrain）MOSの欠点である相
互コンダクタンスgmの低下を防ぐことができるので高速
動作に適した半導体集積回路装置が得られる。
（実施例４） 次に本発明の第４の実施例を第７図及び第８図を用い
て説明する。第７図は本発明を第３図に示す回路構成か
ら成るCMOS型のメモリセルに適用した場合のメモリセル
１ビツトの基本構成を示す平面パターン図である。第８
図は第７図のＡ−Ａ′部の断面構造を示す図である。80
1はｎ＋ポリシリコン,802はゲート酸化膜,803はWSi2膜,
804はコンタクトホール,805はTiN膜,807はSiO2よりなる
スペーサ,808はSiO2膜,809は層間絶縁膜,810はフイール
ド酸化膜,811は隣接メモリセルのゲート電極である。WS
i2/n＋ポリシリコンから成るゲート電極812とｎ＋ソー
ス／ドレイン領域の接続は第１図と同様にゲート電極81
2の端面とスペーサ（SiO2）の長さによつて自己整合的
に規定されたTiN膜によつて成されているので、上記接
続部の微細化が容易である。またTiN膜805をコンタクト
ホール804下のパツド電極として第８図に示すように設
けることで、特にｎ＋ポリシリコン801およびWSi2膜803
からなるゲート電極812とコンタクトホール804の距離を
全く確保する必要がない。従つて第７図に示す如くメモ
リセルサイズの尚一層の微細化が容易に図れる。またTi
N膜805はAl系電極に対して優れた反応障壁材であるた
め、Al系電極を直にソース／ドレイン領域と接続する方
法に比べてコンタクト特性が安定であり、半導体集積回
路装置の高信頼化が図れる効果もある。
て説明する。第７図は本発明を第３図に示す回路構成か
ら成るCMOS型のメモリセルに適用した場合のメモリセル
１ビツトの基本構成を示す平面パターン図である。第８
図は第７図のＡ−Ａ′部の断面構造を示す図である。80
1はｎ＋ポリシリコン,802はゲート酸化膜,803はWSi2膜,
804はコンタクトホール,805はTiN膜,807はSiO2よりなる
スペーサ,808はSiO2膜,809は層間絶縁膜,810はフイール
ド酸化膜,811は隣接メモリセルのゲート電極である。WS
i2/n＋ポリシリコンから成るゲート電極812とｎ＋ソー
ス／ドレイン領域の接続は第１図と同様にゲート電極81
2の端面とスペーサ（SiO2）の長さによつて自己整合的
に規定されたTiN膜によつて成されているので、上記接
続部の微細化が容易である。またTiN膜805をコンタクト
ホール804下のパツド電極として第８図に示すように設
けることで、特にｎ＋ポリシリコン801およびWSi2膜803
からなるゲート電極812とコンタクトホール804の距離を
全く確保する必要がない。従つて第７図に示す如くメモ
リセルサイズの尚一層の微細化が容易に図れる。またTi
N膜805はAl系電極に対して優れた反応障壁材であるた
め、Al系電極を直にソース／ドレイン領域と接続する方
法に比べてコンタクト特性が安定であり、半導体集積回
路装置の高信頼化が図れる効果もある。
実施例１で説明したようにゲートとは、ゲート端面で
規定される長さで、また、MOSFETの拡散層とは、スペー
サ（サイドウオール）長で規定される長さで拡散障壁材
に接続した場合、従来方法と比較して７％以上の面積縮
小が図れる。実施例４で説明した構造の場合は19％以上
の面積縮小が図れる。
規定される長さで、また、MOSFETの拡散層とは、スペー
サ（サイドウオール）長で規定される長さで拡散障壁材
に接続した場合、従来方法と比較して７％以上の面積縮
小が図れる。実施例４で説明した構造の場合は19％以上
の面積縮小が図れる。
以上説明した実施例は、拡散障壁材としていずれもTi
N膜を用いて説明したが、導電性を有し拡散障壁性があ
れば他の材料でもよく、例えばW,Mo,Ta等の窒化膜があ
つてもよく、またW,Mo,Ta,Tiの中から少なくとも一種と
Si及び窒素の合金層であつても本発明の効果を奏するこ
とができる。
N膜を用いて説明したが、導電性を有し拡散障壁性があ
れば他の材料でもよく、例えばW,Mo,Ta等の窒化膜があ
つてもよく、またW,Mo,Ta,Tiの中から少なくとも一種と
Si及び窒素の合金層であつても本発明の効果を奏するこ
とができる。
また上記実施例では、２つの領域間をTiN膜で直接に
接続する方法を説明したが、例えば少なくともソース／
ドレイン領域と接する部分にはコタント抵抗低減のため
に例えば高融点金属のシリサイド膜等を介して接続して
もよい。
接続する方法を説明したが、例えば少なくともソース／
ドレイン領域と接する部分にはコタント抵抗低減のため
に例えば高融点金属のシリサイド膜等を介して接続して
もよい。
また上記実施例はいずれもゲート電極の抵抗を抑える
材料として、WSi2を例に説明したが、他の高融点金属の
シリサイド或いは高融点金属であつてもよい。
材料として、WSi2を例に説明したが、他の高融点金属の
シリサイド或いは高融点金属であつてもよい。
また上記４つの実施例は、いずれもCMOS型のメモリセ
ルを一例として説明したが、他のCMOS型装置やバイポー
ラ型装置又はCMOSとバイポーラ素子を同一基板上に設け
た複合型半導体集積回路装置に適用しても本発明の効果
を奏することができる。
ルを一例として説明したが、他のCMOS型装置やバイポー
ラ型装置又はCMOSとバイポーラ素子を同一基板上に設け
た複合型半導体集積回路装置に適用しても本発明の効果
を奏することができる。
特に第６図に示した第３の実施例は、LDDMOSのgmを向
上させることができるので、CMOSに限らずMOSFET単独を
適用しても効果が大きい。
上させることができるので、CMOSに限らずMOSFET単独を
適用しても効果が大きい。
またさらに、本発明の構造は、例えば第10図に示され
るマイクロプロセツサにおいても用いられる。
るマイクロプロセツサにおいても用いられる。
第10図に一例を示すようにマイクロプロセツサは、リ
ード オンリ メモリ（Read only Memory（ROM））10
1,デコーダ102,トランスレーシヨン ルツク−アサイド
バツフア（Translation Look−aside Buffer（TL
B））103,プログラマブル ロジツク アレイ（Program
ableLogic Array（PLA））104,データ ストラクチア
（Data Structare）マクロセル（DSマクロセル）105を
有している。PLA104においては、命令内容の解読を行な
う。PLA104よりの指令によりROM101内の信号がデコーダ
102を介してDSマクロセル105へデコードされる。DSマク
ロセル105では、論理演算などの演算が行なわれる。TLB
103では、論理アドレスと物理アドレスとの変換を高速
に行なう。ROM101は、通常nMOSで構成されるが、CMOS構
成としてもよい。ROM101以外の部分は、CMOS構成又はBi
CMOS構成でつくられる。したがつて、各部分に対して本
発明の相互接続構造又は、MOSFET構造を用いることによ
つて、高集積化又は高性能化を図ることができる。ROM1
01の代わりに又は併設して、上述のCMOSメモリセルを用
いたランダム アクセス メモリ（Random Access Memo
ry（RAM））を用いても良い。第10図に示したマイクロ
プロセツサの構造は、一例であり、これに限定されず、
様々の変形が可能である。
ード オンリ メモリ（Read only Memory（ROM））10
1,デコーダ102,トランスレーシヨン ルツク−アサイド
バツフア（Translation Look−aside Buffer（TL
B））103,プログラマブル ロジツク アレイ（Program
ableLogic Array（PLA））104,データ ストラクチア
（Data Structare）マクロセル（DSマクロセル）105を
有している。PLA104においては、命令内容の解読を行な
う。PLA104よりの指令によりROM101内の信号がデコーダ
102を介してDSマクロセル105へデコードされる。DSマク
ロセル105では、論理演算などの演算が行なわれる。TLB
103では、論理アドレスと物理アドレスとの変換を高速
に行なう。ROM101は、通常nMOSで構成されるが、CMOS構
成としてもよい。ROM101以外の部分は、CMOS構成又はBi
CMOS構成でつくられる。したがつて、各部分に対して本
発明の相互接続構造又は、MOSFET構造を用いることによ
つて、高集積化又は高性能化を図ることができる。ROM1
01の代わりに又は併設して、上述のCMOSメモリセルを用
いたランダム アクセス メモリ（Random Access Memo
ry（RAM））を用いても良い。第10図に示したマイクロ
プロセツサの構造は、一例であり、これに限定されず、
様々の変形が可能である。
更に本発明の精神及び範囲から外れることなく、形状
及び細部に様々な変更を加えること、或いは種々の製造
によつて形成することができるものである。
及び細部に様々な変更を加えること、或いは種々の製造
によつて形成することができるものである。
以上述べたように、極微細な面積で２つの領域間をオ
ーミツクに相互接続できるので、半導体集積回路装置の
高集積，高性能化が容易に達成できる効果がある。
ーミツクに相互接続できるので、半導体集積回路装置の
高集積，高性能化が容易に達成できる効果がある。
第１図は本発明の一実施例のCMOSメモリセルの一断面を
示す図、第２図は第１図で示す方法によつて製造したCM
OSメモリセルの平面パターンの一例を示す図、第３図は
第２図の回路構成を示す図、第４図は本発明の第２の実
施例をCMOS型メモリセルに適用した場合の一断面を示す
図、第５図は第４図で示す製造方法によつて得られるCM
OS型メモリセルの平面パターンを示す図、第６図は本発
明の第３の実施例をCMOS型メモリセルの適用した場合の
一断面を示す図、第７図は本発明の第４の実施例をCMOS
型メモリセルに適用した場合の平面パターン図、第８図
は第７図のＡ−Ａ′の断面を示す図、第９図は、第６図
で示す方法によつて得られるメモリセルの平面パターン
を示す図、第10図は、本発明の実施例のマイクロプロセ
ツサの概略図である。 ６……ｎ＋ポリシリコン、７……WSi2、14′……TiN
膜、16……サイドスペーサ（SiO2）、18……ｎ＋ソース
／ドレイン領域、19……ｐ＋ソース／ドレイン領域。
示す図、第２図は第１図で示す方法によつて製造したCM
OSメモリセルの平面パターンの一例を示す図、第３図は
第２図の回路構成を示す図、第４図は本発明の第２の実
施例をCMOS型メモリセルに適用した場合の一断面を示す
図、第５図は第４図で示す製造方法によつて得られるCM
OS型メモリセルの平面パターンを示す図、第６図は本発
明の第３の実施例をCMOS型メモリセルの適用した場合の
一断面を示す図、第７図は本発明の第４の実施例をCMOS
型メモリセルに適用した場合の平面パターン図、第８図
は第７図のＡ−Ａ′の断面を示す図、第９図は、第６図
で示す方法によつて得られるメモリセルの平面パターン
を示す図、第10図は、本発明の実施例のマイクロプロセ
ツサの概略図である。 ６……ｎ＋ポリシリコン、７……WSi2、14′……TiN
膜、16……サイドスペーサ（SiO2）、18……ｎ＋ソース
／ドレイン領域、19……ｐ＋ソース／ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 29/78 (72)発明者 秋岡 隆志 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 小林 裕 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭62−73743（ＪＰ，Ａ) 特開 昭62−257749（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型のソース及びドレイン領域を有
する第１のMOSFETと、 上記第１導電型とは反対導電型である第２導電型のソー
ス及びドレイン領域を有する第２のMOSFETと、 前記第１のMOSFETのゲート電極と、前記第２のMOSFETの
ソース又はドレイン領域とを接続する配線と、 を備え、 前記第１のMOSFETのゲート電極及び前記配線は前記第１
導電型の多結晶半導体層を有し、 前記配線は、前記第２のMOSFETのソース又はドレイン領
域との接続部において、前記第２導電型の多結晶半導体
層を有し、 前記各多結晶半導体層上には、絶縁膜を介して高融点金
属シリサイドが設けられ、 前記各多結晶半導体層は、フィールド酸化膜上で分離さ
れるとともに、前記高融点金属シリサイド及び前記各多
結晶半導体層の端部において拡散障壁性を有する導電体
により該高融点金属シリサイドに接続されていることを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242194A JP2960444B2 (ja) | 1988-09-20 | 1989-09-20 | 半導体集積回路装置及びマイクロプロセッサ |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP63-233424 | 1988-09-20 | ||
| JP23342488 | 1988-09-20 | ||
| JP1242194A JP2960444B2 (ja) | 1988-09-20 | 1989-09-20 | 半導体集積回路装置及びマイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168650A JPH02168650A (ja) | 1990-06-28 |
| JP2960444B2 true JP2960444B2 (ja) | 1999-10-06 |
Family
ID=26531034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242194A Expired - Fee Related JP2960444B2 (ja) | 1988-09-20 | 1989-09-20 | 半導体集積回路装置及びマイクロプロセッサ |
Country Status (1)
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|---|---|---|---|---|
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| JP2809080B2 (ja) * | 1993-12-15 | 1998-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
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-
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- 1989-09-20 JP JP1242194A patent/JP2960444B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02168650A (ja) | 1990-06-28 |
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