JPH05259401A - 集積回路用相互接続体及び抵抗 - Google Patents

集積回路用相互接続体及び抵抗

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JPH05259401A
JPH05259401A JP4261901A JP26190192A JPH05259401A JP H05259401 A JPH05259401 A JP H05259401A JP 4261901 A JP4261901 A JP 4261901A JP 26190192 A JP26190192 A JP 26190192A JP H05259401 A JPH05259401 A JP H05259401A
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JP
Japan
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layer
region
conductive layer
forming
oxide
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Application number
JP4261901A
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English (en)
Inventor
Fusen E Chen
イー． チェン フーセン
Girish A Dixit
エイ． ディクシット ギリッシュ
Robert O Miller
オー． ミラー ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Abstract

(57)【要約】 （修正有） 【目的】 単一多結晶シリコン層内に高抵抗領域と低抵
抗領域とを製造する方法及びその方法により製造された
集積回路を提供する。 【構成】 第一導電型を持った軽度にドープした第一導
電層１８を形成する。集積回路上に第一酸化物層１６を
形成し、それを貫通して第一開口が設けられており第一
導電層１８の一部を露出させる。第一酸化物層１６をマ
スクとして使用し、第一酸化物層の露出部分を第二導電
型のドーパントで注入し露出部分と該マスクにより被覆
された部分との間に接合２７を形成する。次いで、第一
開口内、接合上及び接合に隣接した露出された第一導電
層の一部に亘り第一酸化物層の一部の上に第二酸化物領
域２２を形成する。この第一導電層の露出部分の上にシ
リサイド３６を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
に関するものであって、更に詳細には、同一のポリシリ
コン層内に低抵抗領域と高抵抗領域とを形成する方法及
びその結果得られる構成体に関するものである。
【０００２】
【従来の技術】基本ＣＭＯＳ ＳＲＡＭセルは、２個の
各々Ｎチャンネル及びＰチャンネルのトランジスタを持
った交差結合したＣＭＯＳインバータを使用して形成す
ることが可能である。このセルは、典型的には、スタン
ダードなＳＲＡＭセルに対しては２個のＮチャンネル制
御ゲートにより且つ２ポートメモリ装置に対しては４個
の制御ゲートによりアクセスされる。ＳＲＡＭセル用の
負荷装置としてＰチャンネルトランジスタを使用するこ
とにより、好適な電気的特性を持ったセルが得られる。
【０００３】ＣＭＯＳ ＳＲＡＭは、更に、Ｐチャンネ
ルトランジスタの代わりに抵抗性負荷装置を有する４ト
ランジスタセル構成を使用することが可能である。この
構成は、従来の６トランジスタセル構成と比較して物理
的レイアウト面積を節約するために使用される。この構
成は、更に、チップコストを低下させる。交差結合され
たラッチを形成するために２個のＮチャンネルトランジ
スタが使用され、一方データの読取り及び書込みのため
にセルに対してアクセスを行なうために２個の付加的な
Ｎチャンネルトランジスタが使用される。ラッチ及び電
源内のＮチャンネルトランジスタの間に２個の負荷装置
が接続されている。
【０００４】従来技術においては、抵抗負荷装置はＮチ
ャンネルトランジスタを形成した後に形成される。該ト
ランジスタを形成した後に、誘電体層を付着形成し且つ
基板へのコンタクト開口を形成する。第二多結晶シリコ
ン層を付着形成し且つ軽度にＮ型にドープし、１０6 乃
至１０13Ω／□の範囲内の固有抵抗を得る。このブラン
ケット注入は負荷抵抗の抵抗値を決定する。
【０００５】第二多結晶シリコン層は、集積回路の種々
の部分の間に相互接続を与えるべく作用する。この第二
層は、負荷抵抗へ接続したＶcc電源に対して使用するこ
とが可能である。この層は、更に、集積回路の種々の部
分の間の局所的相互接続のために使用することも可能で
ある。従って、第二多結晶シリコン層の相互接続部分は
比較的低い固有抵抗を有するものでなければならない。
【０００６】
【発明が解決しようとする課題】抵抗負荷装置及び相互
接続体乃至はＶcc電源の両方に対し単一の多結晶シリコ
ン層を使用することが望ましい。このアプローチは、別
個の多結晶シリコン層からこの様な領域を形成するより
も一層経済的であり、且つ比較的滑らかなチップ表面が
得られる。しかしながら、この様なアプローチは、抵抗
要素領域と相互接続領域又はＶcc電源領域の固有抵抗が
幾分関係付けられるという重要な欠点を有している。従
来、単一の多結晶シリコン層内に非常に高い抵抗領域と
非常に低い抵抗領域とを形成することは困難であった。
【０００７】単一の多結晶シリコン層内に高い抵抗領域
と低い抵抗領域とを製造する方法及びその様な構成を有
する構成体を提供することが望ましい。その様な領域を
形成する技術が現在の半導体製造技術と適合性を有する
ものであり且つ装置製造における処理の流れに付加する
複雑性が最小のものであることが望ましい。
【０００８】
【課題を解決するための手段】本発明は、集積回路を製
造する方法に組込むことが可能なものであり、且つその
様な構成を有する集積回路を提供することが可能であ
る。その場合に、第一導電層を形成し、その第一導電層
は第一導電型の第一領域と第二導電型の第二領域とを有
している。第一領域と第二領域との間に接合が形成され
る。次いで、第一導電層の第二領域と、接合と第一領域
の隣接部分との上に第二酸化物層を形成する。第二酸化
物層により被覆されていない第一導電層の第二領域上に
シリサイド領域を形成する。
【０００９】
【実施例】以下に説明する処理ステップ及び構成体は集
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することが可能な
ものであり、従って本発明を理解するのに必要な処理ス
テップについて主に説明する。尚、製造過程中における
集積回路の一部を示した概略断面図は縮尺通りに描いた
ものではなく、本発明の重要な特徴をよりよく示すため
に適宜拡縮して示してある。
【００１０】図１を参照すると、シリコン基板１０に集
積回路を形成する。フィールド酸化物領域１２，１４
が、例えば領域２０で示した区域などの集積回路の選択
した活性区域を分離している。電界効果トランジスタを
画定するために活性領域上に通常多結晶シリコンゲート
（不図示）を形成する。基板１０内の活性区域２０は電
界効果トランジスタのソース／ドレイン領域とすること
が可能である。
【００１１】集積回路上に第一酸化物層１６を形成し、
パターン形成すると共にエッチングして該酸化物層を貫
通する第一開口１７を形成し、基板１０の一部を露出さ
せる。通常ドープしたポリシリコン乃至はポリサイドで
ある第一導電層１８を集積回路上に形成し、パターン形
成すると共にエッチングして共用型コンタクト領域の下
部層を形成することが可能である。次いで、本集積回路
上に第二酸化物層２２を形成する。層２２は、典型的
に、約９００乃至２０００Åの間の厚さを有している。
【００１２】図２を参照すると、層２２をパターン形成
すると共にエッチングして層２２内に開口２３を形成
し、第一導電層１８の一部を露出させる。次いで、第二
導電層２４を第二酸化物層２２上及び開口２３内及び第
一導電層１８上に形成して共用型コンタクトを形成す
る。層２４は、典型的に、約５００乃至２０００Åの間
の厚さを有している。次いで、層２４を矢印で示した如
く軽度にドープし、尚、その際に、好適にはＰ型ドーパ
ント、例えばボロンでドープし、該層の導電度を増加さ
せ即ち該層の固有抵抗を減少させる。この段階までの装
置の製造は、当該技術分野において公知の従来の処理ス
テップを使用することが可能である。
【００１３】図３を参照すると、本集積回路上に第三酸
化物層２６を形成し、パターン形成すると共にエッチン
グして下側に存在する第一導電層１８とコンタクトして
いない第二導電層２４の領域２５を露出させる。酸化物
層２６は、典型的に、約９００乃至２０００Åの間の厚
さを有している。
【００１４】次いで、領域２５を層２４全体に亘り注入
したドーパントと反対の導電型のドーパントで注入す
る。このブランケット注入がＰ型である場合には、例え
ば砒素などのＮ型ドーパントを矢印で示した如くに領域
２５内に注入する。酸化物層２６は層２６の下側に存在
する層２４の一部の上のマスクとして作用する。領域２
５を反対導電型のドーパントで注入すると、領域２５と
酸化物層２６の下側に存在する層２４の一部との間にＰ
Ｎ接合２７が形成される。このＰＮ接合は、異なった導
電型を持った二つの多結晶シリコン領域がコンタクト即
ち接触する箇所に形成される。ＰＮ接合２７は逆バイア
スされる。なぜならば、Ｎ型領域が電源へ接続されてい
るからである。ＰＮ接合がポリシリコン内に形成される
ので、それはリーク性であり、従ってある程度の逆電流
が流れる。このＰＮ接合はＮチャンネルトランジスタと
その電源との間におけるＣＭＯＳ ＳＲＡＭセルにおけ
る如く抵抗負荷装置として作用する。このＮチャンネル
トランジスタは本集積回路の表面上の他の場所に形成さ
れる。
【００１５】図４を参照すると、エッチバックステップ
を行なって酸化物層２６の側部上及び領域２５の開口内
に側壁酸化物スペーサ３０を形成する。次いで、約２０
０乃至１０００Åの間の深さに金属層３２を付着形成す
る。金属層３２は、例えばチタンなどの耐火性金属とす
ることが可能であり、それはシリコンと反応されてシリ
サイドを形成し該層の導電度を増加させることが可能で
ある。一つの例示として、層３２はチタンとすることが
可能である。
【００１６】図６を参照すると、チタン層３２をアニー
ルして酸化物側壁スペーサ３０により被覆されていない
領域２５において下側に存在する第二導電層２４と熱的
に反応させる。このアニールプロセス期間中にチタンジ
シリサイド層３６が形成される。このアニールステップ
の後に残存する未反応のチタンを剥離する。このシリサ
イド層を形成することの目的は、該導電層の固有抵抗を
低下させて抵抗負荷装置２７と同一のポリシリコン層２
４内にＶcc電源を形成することである。酸化物側壁スペ
ーサ３０は、このアニールプロセス期間中に、ＰＮ接合
２７がシリサイド化されることを保護する。接合２７が
シリサイド化されると、接合を横断しての短絡回路条件
が発生し、該抵抗負荷装置を高抵抗要素ではなく導体と
させる。図７を参照すると、このシリサイド化プロセス
期間中にＰＮ接合２７を保護するために酸化物領域を形
成する別の方法を示している。図４に関して説明した如
く、集積回路上に第五酸化物層２８を形成する。次い
で、この酸化物層２８をパターン形成し且つエッチング
して領域２７よりも小さな開口２９を形成する。シリサ
イドを形成することの可能な金属層３４を上述した如く
に形成する。この場合にも、一つの例示として、この層
をチタンとすることが可能である。このチタンを上述し
た如くにアニールして開口２９内において下側に存在す
る第二導電層２４と反応させる。
【００１７】図８を参照すると、未反応のチタンを剥離
しチタンジシリサイド層３８を形成する。側壁酸化物ス
ペーサ３０の場合における如く、領域２５においてエッ
チステップの後に残存する酸化物層２８の部分は、ＰＮ
接合２７がシリサイド化されることを防止し該接合を横
断して短絡状態が発生することを防止する。
【００１８】従来技術と比較して本発明の利点は、低固
有抵抗の区域と高固有抵抗の区域とが同一の多結晶シリ
コン層内に形成されている点である。次いで、この層を
抵抗負荷装置及びＶcc電源又は局所的相互接続体の両方
に使用することが可能である。この層は、第一導電型の
ドーパントで軽度にドープされている。Ｖcc電源用の区
域となるべき該層の一つの領域は反対の即ち第二導電型
のドーパントで注入されている。これらの導電型を同一
の導電型とさせることも可能であるが、その場合にはド
ーピングレベルを著しく異なったものとさせる。異なっ
た導電度を有するシリコン層内の二つの領域の間にＰＮ
接合が形成される。酸化物層が、シリコン層内のＶcc電
源区域のシリサイド化期間中に該接合を保護する。該接
合が実質的にシリサイド化されることはなく且つ接合の
短絡条件が発生することはない。以上、本発明の具体的
実施の態様について詳細に説明したが、本発明は、これ
ら具体例にのみ限定されるべきものではなく、本発明の
技術的範囲を逸脱することなしに種々の変形が可能であ
ることは勿論である。
【図面の簡単な説明】
【図１】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図５】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図６】 本発明の一実施例に基づく半導体装置構成体
を製造する一段階における状態を示した概略断面図。
【図７】 本発明の別の実施例に基づく半導体装置構成
体を製造する一段階における状態を示した概略断面図。
【図８】 本発明の別の実施例に基づく半導体装置構成
体を製造する一段階における状態を示した概略断面図。
【符号の説明】
１０ シリコン基板 １２，１４ フィールド酸化物領域 １６ 第一酸化物層 １７ 第一開口 １８ 第一導電層 ２０ 活性区域 ２２ 第二酸化物層 ２３ 開口 ２４ 第二導電層 ２６ 第三酸化物層 ２７ ＰＮ接合 ２８ 第四酸化物層 ３０ 側壁酸化物層 ３２ 金属層 ３６ チタンジシリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/00 ３０１ Ａ 8418−4Ｍ (72)発明者 フーセン イー． チェン アメリカ合衆国， テキサス 75287， ダラス， ミッドウエイ ロード 18175, ナンバー 227 (72)発明者 ギリッシュ エイ． ディクシット アメリカ合衆国， テキサス 75287， ダラス， ミッドウエイ ロード 18175, ナンバー 159 (72)発明者 ロバート オー． ミラー アメリカ合衆国， テキサス 75056， ザ コロニー， バーデン ストリート 5523

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路において多結晶シリコン
    抵抗負荷要素を製造する方法において、第一導電層を形
    成し、尚前記第一導電層は第一導電型の第一領域と第二
    導電型の第二領域とを有しており前記第一及び第二領域
    の間に接合が形成されており、前記第一導電層の前記第
    二領域と前記接合と前記第一領域の隣接部分との上に第
    二酸化物層を形成し、前記第二酸化物層により被覆され
    ていない前記第一導電層の前記第一領域上にシリサイド
    領域を形成する、上記各ステップを有することを特徴と
    する方法。
  2. 【請求項２】 請求項１において、前記第一導電層がポ
    リシリコン層であることを特徴とする方法。
  3. 【請求項３】 請求項１において、前記第一導電層がポ
    リサイド層であることを特徴とする方法。
  4. 【請求項４】 請求項１において、前記第一導電層の第
    一領域をＮ型ドーパントで注入することを特徴とする方
    法。
  5. 【請求項５】 請求項４において、前記Ｎ型ドーパント
    が砒素であることを特徴とする方法。
  6. 【請求項６】 請求項１において、前記第一導電層の第
    二領域をＰ型ドーパントで注入することを特徴とする方
    法。
  7. 【請求項７】 請求項６において、前記Ｐ型ドーパント
    がボロンであることを特徴とする方法。
  8. 【請求項８】 請求項１において、前記第一導電層が約
    ５００乃至２０００Åの間の厚さを有することを特徴と
    する方法。
  9. 【請求項９】 請求項１において、前記第一酸化物領域
    を第二導電層上に付着形成し、且つ前記第一酸化物領域
    がそれを貫通して前記第二導電層の一部を露出させる開
    口を有することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記第一導電層を
    更に前記第二導電層の露出部分の上に付着形成させるこ
    とを特徴とする方法。
  11. 【請求項１１】 請求項１において、前記第二酸化物層
    を形成するステップが、更に、前記集積回路上に未ドー
    プの酸化物層を付着形成し、前記未ドープの酸化物層を
    エッチバックして前記接合及び前記接合に隣接した第二
    領域の一部を被覆して前記第二酸化物層の側壁上に側壁
    酸化物スペーサを形成する、上記各ステップを有するこ
    とを特徴とする方法。
  12. 【請求項１２】 請求項１において、前記第二酸化物層
    を形成するステップが、更に、前記集積回路上に未ドー
    プの酸化物層を付着形成し、前記未ドープの酸化物層を
    パターニングし且つエッチングして前記第二酸化物層と
    前記接合と前記接合に隣接した第二領域の一部との上に
    未ドープの酸化物層を形成する、上記各ステップを有す
    ることを特徴とする方法。
  13. 【請求項１３】 請求項１において、前記シリサイドを
    形成するステップが、更に、前記集積回路上に金属シリ
    サイド形成層を形成し、前記金属シリサイド形成層をア
    ニールし、前記金属シリサイド形成層から未反応の金属
    を除去する、上記各ステップを有することを特徴とする
    方法。
  14. 【請求項１４】 請求項１３において、前記金属シリサ
    イド形成層を約２００乃至１０００Åの間の深さに付着
    形成させることを特徴とする方法。
  15. 【請求項１５】 請求項１４において、前記金属シリサ
    イド形成層が耐火性金属であることを特徴とする方法。
  16. 【請求項１６】 請求項１５において、前記耐火性金属
    がチタンであることを特徴とする方法。
  17. 【請求項１７】 半導体集積回路において多結晶シリコ
    ン抵抗負荷要素を製造する方法において、第一導電型の
    軽度にドープした第一導電層を形成し、前記第一導電層
    の一部を露出する第一開口が貫通して設けられた第一酸
    化物層を前記集積回路上に形成し、前記第一酸化物層を
    マスクとして使用し前記第一導電層の露出部分を第二導
    電型のドーパントで注入して前記露出部分と前記マスク
    により被覆された部分との間に接合を形成し、前記第一
    開口内、前記接合及び露出された第一導電層の一部に亘
    り前記第一酸化物層の一部の上に第二酸化物領域を形成
    し、前記第一導電層の露出部分の上にシリサイドを形成
    する、上記各ステップを有することを特徴とする方法。
  18. 【請求項１８】 請求項１７において、前記第一酸化物
    層を第二導電層上に設け、且つ前記第一酸化物層が前記
    第二導電層の一部を露出するそれを貫通して設けられた
    開口を有することを特徴とする方法。
  19. 【請求項１９】 請求項１７において、前記第一導電層
    は更に前記第二導電層の露出部分の上に配設されている
    ことを特徴とする方法。
  20. 【請求項２０】 請求項１７において、前記第一導電層
    がポリシリコン層であることを特徴とする方法。
  21. 【請求項２１】 請求項１７において、前記第一導電層
    がポリサイド層であることを特徴とする方法。
  22. 【請求項２２】 請求項１７において、前記第一導電型
    がＰ型であることを特徴とする方法。
  23. 【請求項２３】 請求項１７において、前記第二導電型
    がＮ型であることを特徴とする方法。
  24. 【請求項２４】 請求項１７において、前記第一導電層
    が約５００乃至２０００Åの間の厚さを有することを特
    徴とする方法。
  25. 【請求項２５】 請求項１７において、前記第一及び第
    二酸化物層が約９００乃至２０００Åの間の厚さを有す
    ることを特徴とする方法。
  26. 【請求項２６】 請求項１７において、前記第三酸化物
    領域を形成するステップが、更に、前記集積回路上に未
    ドープの酸化物層を付着形成し、前記未ドープの酸化物
    層にエッチバックを行なって前記第二酸化物層の側壁上
    に側壁酸化物スペーサを形成する、上記各ステップを有
    することを特徴とする方法。
  27. 【請求項２７】 請求項１７において、前記第四酸化物
    領域を形成するステップが、更に、前記集積回路上に未
    ドープの酸化物層を付着形成し、前記未ドープの酸化物
    層をパターニングし且つエッチングして露出された第一
    導電層の一部を露出させる、上記各ステップを有するこ
    とを特徴とする方法。
  28. 【請求項２８】 請求項１７において、前記シリサイド
    形成ステップが、更に、前記集積回路上に金属シリサイ
    ド形成層を形成し、前記金属シリサイド形成層をアニー
    ルし、前記金属シリサイド形成層から未反応の金属を除
    去する、上記各ステップを有することを特徴とする方
    法。
  29. 【請求項２９】 請求項２８において、前記金属シリサ
    イド形成層を約２００乃至１０００Åの間の深さに付着
    形成させることを特徴とする方法。
  30. 【請求項３０】 請求項２９において、前記金属シリサ
    イド形成層が耐火性金属であることを特徴とする方法。
  31. 【請求項３１】 請求項３０において、前記耐火性金属
    がチタンであることを特徴とする方法。
  32. 【請求項３２】 半導体集積回路の一部を構成する構成
    体において、第一導電型の第一領域と第二導電型の第二
    領域とを具備しており且つ前記第一領域と第二領域との
    間に接合を具備する第一導電層が設けられており、前記
    第一領域と前記接合と前記接合に隣接した第二領域の一
    部との上に配設して第一酸化物領域が設けられており、
    前記第一酸化物領域によって被覆されていない第二領域
    の部分の上に配設してシリサイド領域が設けられている
    ことを特徴とする構成体。
  33. 【請求項３３】 請求項３２において、前記第一導電型
    がＰ型であることを特徴とする構成体。
  34. 【請求項３４】 請求項３２において、前記第二導電型
    がＮ型であることを特徴とする構成体。
  35. 【請求項３５】 請求項３２において、前記第一導電型
    が約５００乃至２０００Åの間の厚さを有していること
    を特徴とする構成体。
  36. 【請求項３６】 請求項３２において、前記第一酸化物
    領域が約９００乃至２０００Åの間の厚さを有している
    ことを特徴とする構成体。
  37. 【請求項３７】 請求項３２において、前記第一酸化物
    領域が第二導電層の上に配設されており、且つ前記第一
    酸化物領域が前記第二導電層の一部を露出する開口が貫
    通して設けられていることを特徴とする構成体。
  38. 【請求項３８】 請求項３２において、前記第一導電層
    が、更に、前記第二導電層の露出部分上に配設されてい
    ることを特徴とする構成体。
  39. 【請求項３９】 請求項３２において、前記シリサイド
    領域が耐火性金属シリサイドを有することを特徴とする
    構成体。
  40. 【請求項４０】 請求項３９において、前記耐火性金属
    シリサイドがチタンジシリサイドを有することを特徴と
    する構成体。
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