JP3064472B2 - 集積回路装置のコンタクト構造 - Google Patents

集積回路装置のコンタクト構造

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に、集積回路に
関するもので、特に、異なる多結晶シリコン相互接続層
間のコンタクトに関するものである。
【０００２】
【従来の技術】半導体集積回路において、相互接続層間
にはオーミックコンタクトが望ましいということが知ら
れている。オーミックコンタクトは、Ｐ-Ｎ接合が形成
されないものである。
【０００３】異なる導電形をもつ多結晶シリコン相互接
続線がコンタクトを成すときに、Ｐ-Ｎ接合が形成され
る。同じ導電形をもつが、Ｎ--からＮ+のようなかなり
異なる不純物レベルの多結晶シリコン相互接続層がコン
タクトを成すときにも、似たような接合が形成される得
る。様々な理由のために、異なる導電形をもつ相互接続
にコンタクトを成すことがしばしば望まれる。そして、
そのような構造にオーミックコンタクトを提供すること
が望ましい。
【０００４】
【発明が解決しようとする課題】したがって、この発明
の目的は、異なる導電形をもつ多結晶シリコン層間に、
オーミックコンタクトを提供することである。この発明
の他の目的は、現存するプロセス技術と共存できるプロ
セスを用いて簡単に形成されるようなコンタクトを提供
することである。さらに、この発明は、SRAM装置内に負
荷を提供するために利用されるのに適したようなコンタ
クトを提供することである。
【０００５】
【課題を解決するための手段】そのため、この発明によ
れば、コンタクト構造は、２つの多結晶シリコン相互接
続層層間に電気的コンタクトを提供する。下側の多結晶
シリコン層は、その上面にケイ素化合物層をもつ。上側
の多結晶シリコン層は異なる導電形の不純物が注入さ
れ、下側の多結晶シリコン層のケイ素化合物領域とオー
ミックコンタクトを成している。
【０００６】
【実施例】この発明の特徴と考えられる新しい点は、特
許請求の範囲に記載されている。しかし、この発明は、
従来の使用形態、目的及び利点とともに、添付された図
面を参照しながら実施例についての以下の詳細な説明を
読むことによって最も深く理解されるであろう。以下に
説明されるプロセスステップ及び構造は、集積回路を製
造するための完全なプロセスフローを形成していない。
この発明は、その分野において、現在用いられている集
積回路の製造技術とともに実施されることができる。そ
して、この発明のプロセスステップが理解されるために
必要な、通常に実施された多くのプロセスステップのみ
が含まれている。図示されている製造段階の集積回路の
断面部は、縮尺されて描かれてはいず、代わりにこの発
明の重要な特徴を示すように描かれている。
【０００７】図１において、半導体基板10は酸化物層12
によって部分的に被われている。酸化物層12は半導体基
板10の全表面を完全には被っていないが、この説明に関
する部分には半導体基板10への貫通穴はない。
【０００８】多結晶シリコン層14は、酸化物層12上にあ
る。図に示されている一実施例では、多結晶シリコン層
14にはＮ形不純物が注入されている。多結晶シリコン層
14は、その上にケイ素化合物層16を形成するためにシリ
サイド化されている。多結晶シリコン層14及びケイ素化
合物層16は、信号線を形成するために、その分野におい
て知られているように、前のプロセスステップにおいて
パターン化されていた。多結晶シリコン層14は、電界効
果素子のゲート電極を形成するために通常用いられてい
るような第１番目の多結晶シリコン層であってもよい。
また、多結晶シリコン層14は、集積回路の異なる部分間
の相互接続のために用いられる第２番目以降の層であっ
てもよい。図１に示されたプロセスステップにおいて
は、素子のトランジスタは既に形成されている。
【０００９】多結晶シリコン層14とケイ素化合物層16が
形成されてパターン化されると、絶縁層例えば酸化物層
18が素子の表面に形成される。酸化物層18は、典型的に
は500から1000オングストロームの厚さの薄い酸化物層
である。酸化物層18の厚さは、この発明が、ここで用い
られて説明されている製造プロセスと両立できればどん
な厚さであってもよい。
【００１０】図２において、ケイ素化合物層16の上面に
コンタクト貫通穴20を形成するために、酸化物層18がパ
ターン化されてエッチングされている。そして、多結晶
シリコン層22が、素子の表面に被着される。
【００１１】少量のホウ素が多結晶シリコン層22に注入
されてこの多結晶シリコン層22をＰ形導体に変換する。
典型的な注入量は、およそ1013原子/cm2である。
【００１２】そして、図３において、多結晶シリコン層
22はマスクされ、Ｎ+領域24を形成するために多量のヒ
素が注入される。典型的な注入量は、５×1015原子/cm2
である。このような注入量は、Ｎ+領域24を電源線とし
て使用させるために用いられる。
【００１３】Ｐ-Ｎ接合26は、Ｎ+領域24と少量のＰ形不
純物が注入された多結晶シリコン層22との境界に形成さ
れる。多結晶シリコン層22の不純物注入は、抵抗を作る
には低く、コンタクト貫通穴20の中で縮退を起こすには
十分に高く、多結晶シリコン層22とケイ素化合物層16間
にオーミックコンタクトを提供する。また、多結晶シリ
コン層14はＮ形であるが、多結晶シリコン層14と多結晶
シリコン層22とに間にＰ-Ｎ接合は形成されない。
【００１４】不純物が多量に注入されたＮ+領域24が形
成された後に、多結晶シリコン層22が相互接続を形成す
るためにエッチングされ、図3に示された構造になる。そ
して、素子は、他の酸化物層及び相互接続レベルを所望
通り形成するための準備がされている。
【００１５】図４において、４トランジスタSRAMセルが
示されている。図１から図３までで形成されたコンタク
ト構造は、図４のセル内において負荷素子として用いら
れるのに適している。
【００１６】交差接続された１対の電界効果素子30及び
32はSRAMセルの主要部を形成する。アクセストランジス
タ34及び36は、それぞれビット線BL及び相補ビット線B
L'を接続点38及び40に接続している。当業者に知られて
いるように、アクセストランジスタ34及び36はワード線
42によってドライブされる。接続点38は、抵抗44及びダ
イード46を介して電源線ＶCCと接続されている。接続点
40は、抵抗48及びダイオード50を介して電源線ＶCCと接
続されている。
【００１７】接続点38は、図３のコンタクト貫通穴20に
対応している。抵抗44は、図３の多結晶シリコン層22に
対応している。ダイオード46はＰ-Ｎ接合26に対応して
いる。接続点40、抵抗48及びダイオード50は、同様にし
て図３に対応している。
【００１８】
【発明の効果】接続点38及び40に相応しているコンタク
ト貫通穴20でのコンタクトはオーミックコンタクトであ
るので、SRAMセルの負荷は、背中合わせの多結晶シリコ
ンダイオードによってではなくむしろ抵抗及びダイオー
ドによって形成される。SRAMセルのある種の設計におい
て、このことは抵抗のみ又は背中合わせの多結晶シリコ
ンダイオードが使用されていたときの性能を改善するこ
とができる。
【００１９】似たようなオーミックコンタクトは、Ｐ形
不純物が注入されている下側の多結晶シリコン層と上側
のＮ形の層との間に形成することができる。ケイ素化合
物層は、コンタクト貫通穴20におけるＰ-Ｎ接合の形成
を防ぐ。
【００２０】この発明は、特に、望ましい一実施例を図
示して説明したが、この発明の精神及び範囲から外れる
ことなく、その形態や詳細を様々に変更できることは当
業者によって理解されるであろう。
【図面の簡単な説明】
【図１】この発明の一実施例のコンタクト構造形成方法
を示す図である。
【図２】この発明の一実施例のコンタクト構造形成方法
を示す図である。
【図３】この発明に一実施例のコンタクト構造形成方法
を示す図である。
【図４】この発明により形成されたオーミックコンタク
トを利用しているSRAMセルを示す概略図である。
【符号の説明】
14 多結晶シリコン層 16 ケイ素化合物層 18 酸化物層 20 コンタクト貫通穴 22 多結晶シリコン層 24 Ｎ+領域 26 Ｐ-Ｎ接合
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・ブレイディー アメリカ合衆国、テキサス州、ダラス、 リッチウォーター・ドライブ 5819 (72)発明者 トゥシウ・チウ・チャン アメリカ合衆国、テキサス州、キャロル トン、キャメロ・ドライブ 1633 (72)発明者 デイヴィッド・スコット・カルヴァー アメリカ合衆国、テキサス州、ザ・コロ ニー、ラビング・コート 7205、ボック ス 96510 (56)参考文献 特開 昭60−68634（ＪＰ，Ａ) 実開 平２−88249（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 27/04

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路装置のコンタクト構造におい
    て、 第１導電型の第１多結晶シリコン層、 前記第１多結晶シリコン層上に形成されているシリサイ
    ド層、 前記第１多結晶シリコン層及び前記シリサイド層を被覆
    しており前記シリサイド層の上面の一部を露出するコン
    タクト貫通穴を具備している絶縁層、 前記絶縁層の上側に延在しており前記コンタクト貫通穴
    において前記シリサイド層と接触してオーミックコンタ
    クトを形成している第２導電型の第２多結晶シリコン
    層、 を有しており、前記第２多結晶シリコン層は前記第１多
    結晶シリコン層と比較して不純物がより少なくて抵抗と
    して機能するが前記オーミックコンタクトを形成するの
    に十分な量の不純物が注入されていることを特徴とする
    集積回路装置のコンタクト構造。
  2. 【請求項２】 請求項１において、前記第１及び第２導
    電型が互いに反対の極性であり、前記第２多結晶シリコ
    ン層は前記コンタクト貫通穴から離れている個所に第１
    導電型の不純物が注入された部分を有しており、それに
    より前記第２多結晶シリコン層内にＰＮ接合が形成され
    ていることを特徴とする集積回路装置のコンタクト構
    造。
  3. 【請求項３】 請求項２において、前記第１多結晶シリ
    コン層と前記シリサイド層とがＳＲＡＭセルの交差接続
    されている一対の駆動トランジスタの夫々のトランジス
    タのゲートを構成しており、且つ前記第２多結晶シリコ
    ン層が前記一対の駆動トランジスタの夫々のゲートと電
    源線との間に接続されていることを特徴とする集積回路
    装置のコンタクト構造。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204279A (en) * 1991-06-03 1993-04-20 Sgs-Thomson Microelectronics, Inc. Method of making SRAM cell and structure with polycrystalline p-channel load devices
JPH06275724A (ja) * 1993-01-22 1994-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW230266B (ja) * 1993-01-26 1994-09-11 American Telephone & Telegraph
US5432129A (en) * 1993-04-29 1995-07-11 Sgs-Thomson Microelectronics, Inc. Method of forming low resistance contacts at the junction between regions having different conductivity types
KR100477494B1 (ko) 1995-01-31 2005-03-23 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
US5627103A (en) * 1995-03-02 1997-05-06 Sony Corporation Method of thin film transistor formation with split polysilicon deposition
US6406984B1 (en) 1997-10-06 2002-06-18 The United States Of America As Represented By The Secretary Of The Navy Method of making improved electrical contact to porous silicon using intercalated conductive materials
KR100379136B1 (ko) 1998-10-02 2003-04-08 인터내셔널 비지네스 머신즈 코포레이션 반도체 소자 형성 방법과 반도체 소자
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
US6429101B1 (en) 1999-01-29 2002-08-06 International Business Machines Corporation Method of forming thermally stable polycrystal to single crystal electrical contact structure

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4214917A (en) 1978-02-10 1980-07-29 Emm Semi Process of forming a semiconductor memory cell with continuous polysilicon run circuit elements
US4178674A (en) 1978-03-27 1979-12-18 Intel Corporation Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor
US4180826A (en) 1978-05-19 1979-12-25 Intel Corporation MOS double polysilicon read-only memory and cell
US4290185A (en) 1978-11-03 1981-09-22 Mostek Corporation Method of making an extremely low current load device for integrated circuit
NL188721C (nl) * 1978-12-22 1992-09-01 Philips Nv Halfgeleidergeheugenschakeling voor een statisch geheugen.
US4370798A (en) 1979-06-15 1983-02-01 Texas Instruments Incorporated Interlevel insulator for integrated circuit with implanted resistor element in second-level polycrystalline silicon
JPS5696850A (en) * 1979-12-30 1981-08-05 Fujitsu Ltd Semiconductor device and manufacture thereof
US4367580A (en) 1980-03-21 1983-01-11 Texas Instruments Incorporated Process for making polysilicon resistors
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
JPS57130461A (en) 1981-02-06 1982-08-12 Hitachi Ltd Semiconductor memory storage
US4933735A (en) * 1981-02-23 1990-06-12 Unisys Corporation Digital computer having control and arithmetic sections stacked above semiconductor substrate
JPS59220952A (ja) 1983-05-31 1984-12-12 Toshiba Corp 半導体装置の製造方法
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
US4617071A (en) * 1981-10-27 1986-10-14 Fairchild Semiconductor Corporation Method of fabricating electrically connected regions of opposite conductivity type in a semiconductor structure
JPS58135653A (ja) 1982-02-08 1983-08-12 Toshiba Corp 半導体装置の製造方法
US4535427A (en) 1982-12-06 1985-08-13 Mostek Corporation Control of serial memory
US4675715A (en) * 1982-12-09 1987-06-23 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor integrated circuit vertical geometry impedance element
US4658378A (en) 1982-12-15 1987-04-14 Inmos Corporation Polysilicon resistor with low thermal activation energy
DE3314879A1 (de) * 1983-04-25 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen
US4505026A (en) 1983-07-14 1985-03-19 Intel Corporation CMOS Process for fabricating integrated circuits, particularly dynamic memory cells
JPS6068634A (ja) * 1983-09-26 1985-04-19 Nec Corp 半導体装置
US4581623A (en) * 1984-05-24 1986-04-08 Motorola, Inc. Interlayer contact for use in a static RAM cell
US4677735A (en) * 1984-05-24 1987-07-07 Texas Instruments Incorporated Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
US4560419A (en) 1984-05-30 1985-12-24 Inmos Corporation Method of making polysilicon resistors with a low thermal activation energy
US4561907A (en) 1984-07-12 1985-12-31 Bruha Raicu Process for forming low sheet resistance polysilicon having anisotropic etch characteristics
US4609568A (en) * 1984-07-27 1986-09-02 Fairchild Camera & Instrument Corporation Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes
DE3569172D1 (en) 1984-08-23 1989-05-03 Toshiba Kk Semiconductor memory device having a polycrystalline silicon layer
JPS6191974A (ja) 1984-10-11 1986-05-10 Kanegafuchi Chem Ind Co Ltd 耐熱性マルチジヤンクシヨン型半導体素子
JPS61120466A (ja) 1984-11-16 1986-06-07 Fujitsu Ltd 半導体光検出素子
US4654824A (en) * 1984-12-18 1987-03-31 Advanced Micro Devices, Inc. Emitter coupled logic bipolar memory cell
JPS61214427A (ja) * 1985-03-19 1986-09-24 Nippon Gakki Seizo Kk 半導体装置の電極形成法
US4804636A (en) * 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
US4792923A (en) * 1985-08-30 1988-12-20 Mitsubishi Denki Kabushiki Kaisha Bipolar semiconductor memory device with double word lines structure
JPS6298660A (ja) * 1985-10-25 1987-05-08 Hitachi Ltd 半導体装置
IT1186485B (it) 1985-12-20 1987-11-26 Sgs Microelettronica Spa Circuito integrato monolitico,in particolare di tipo mos o cmos e processo per la realizzazione di tale circuito
JPS62260340A (ja) * 1986-05-06 1987-11-12 Toshiba Corp 半導体装置の製造方法
JP2667392B2 (ja) * 1986-09-26 1997-10-27 株式会社デンソー 多結晶半導体ダイオードの製造方法
US4714685A (en) * 1986-12-08 1987-12-22 General Motors Corporation Method of fabricating self-aligned silicon-on-insulator like devices
US4849344A (en) * 1986-12-11 1989-07-18 Fairchild Semiconductor Corporation Enhanced density modified isoplanar process
FR2617635B1 (fr) 1987-07-03 1990-03-09 Thomson Semiconducteurs Procede de contact entre deux couches conductrices ou semi-conductrices deposees sur un substrat
US4922455A (en) 1987-09-08 1990-05-01 International Business Machines Corporation Memory cell with active device for saturation capacitance discharge prior to writing
DE3855889T2 (de) * 1987-12-02 1997-08-07 Advanced Micro Devices Inc Ein verfahren zur herstellung selbstausrichtender halbleiteranordnungen
US4950620A (en) 1988-09-30 1990-08-21 Dallas Semiconductor Corp. Process for making integrated circuit with doped silicon dioxide load elements
JP2829992B2 (ja) 1988-11-10 1998-12-02 セイコーエプソン株式会社 半導体装置
JPH0288249U (ja) * 1988-12-24 1990-07-12
US5196233A (en) 1989-01-18 1993-03-23 Sgs-Thomson Microelectronics, Inc. Method for fabricating semiconductor circuits
US4966864A (en) 1989-03-27 1990-10-30 Motorola, Inc. Contact structure and method
US5021849A (en) 1989-10-30 1991-06-04 Motorola, Inc. Compact SRAM cell with polycrystalline silicon diode load
US4948747A (en) * 1989-12-18 1990-08-14 Motorola, Inc. Method of making an integrated circuit resistor
US5151376A (en) 1990-05-31 1992-09-29 Sgs-Thomson Microelectronics, Inc. Method of making polycrystalline silicon resistors for integrated circuits
US5187114A (en) 1991-06-03 1993-02-16 Sgs-Thomson Microelectronics, Inc. Method of making SRAM cell and structure with polycrystalline P-channel load devices

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