JPS58135653A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58135653A JPS58135653A JP1836382A JP1836382A JPS58135653A JP S58135653 A JPS58135653 A JP S58135653A JP 1836382 A JP1836382 A JP 1836382A JP 1836382 A JP1836382 A JP 1836382A JP S58135653 A JPS58135653 A JP S58135653A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔ｌｉｌ！ｊＩの技術分野〕
本発明は半導体装置の製造方法の改良に関する。
周知の如く、半導体装置とくに集積回路は。
ここ２，３年息歇に集積度を上昇しつつある。
そして、かかる高集積化は、大部分が嵩子の徽−化に債
っている喪め、黴細加工技暫が集積度を決定すると言っ
ても過言ではない、一方、加工の微細化につれて加工不
良あるいは欠陥の書間は著しく増加し、歩留の低下をも
九らす、このようなことから、半導体装置の製造時に予
め、主回路の他に該主回路を救済する予備メモリを形成
し、良否試験時に不良ピッドが発見されたとき、冗長回
路を用いて予備メモリに交換するという方式が採用され
ている。なお、この交換は、半導体装置の所定位置く何
らかの７二−ズを組み込み、このフユーズを切断又は接
続して冗長回路を動作させることにより行う。
っている喪め、黴細加工技暫が集積度を決定すると言っ
ても過言ではない、一方、加工の微細化につれて加工不
良あるいは欠陥の書間は著しく増加し、歩留の低下をも
九らす、このようなことから、半導体装置の製造時に予
め、主回路の他に該主回路を救済する予備メモリを形成
し、良否試験時に不良ピッドが発見されたとき、冗長回
路を用いて予備メモリに交換するという方式が採用され
ている。なお、この交換は、半導体装置の所定位置く何
らかの７二−ズを組み込み、このフユーズを切断又は接
続して冗長回路を動作させることにより行う。
前述した予備メモリを備えた半導体装置は、従来第１図
及び第２図に示す如く製造されている。まず、例えばｎ
１１の半導体基板１上に酸化１１［ｊを形成する。つづ
いて、全面に不純物ドーグ多結晶シリコン層を形成する
０次に、この多結晶シリコン層上に耐酸化性絶縁膜（図
示せず）を形成した後、全面にレジスト膜を塗布し、写
真蝕刻法により、所定部分が開孔したレゾストノリ−ン
を形成する。次いで、このレゾスト／４ターンをマスク
として前記耐酸化性絶縁膜をエツチンダ除去し絶縁膜ノ
苧ターンを形成する。この後、この絶縁１１／ｆターン
をマスクとして鵬酸化処！ｌを施し、露出する前記多結
晶シリコン層を酸化１［ｒＫ変えるととくより、中央部
が巾３μ鳳Ｓ縦で両端が幅広となる不純物多結晶シリコ
ン７４ターンＪを形成する。しかる後、前記レゾスト・
ヤターン、絶縁＃ｉＩ４／ｆターンを除去し、酸化膜ｌ
上に、一方が図示しない予備メモ’ＪＫＩＩ続すゐ配線
層４１ｅ４＠を、夫々の一部が前記多結晶シリコンノ々
ターン３上に延出すｂように互いく分離して形成した後
、全面に・母ツシペーシ冒ン＠Ｓを形成して所望の半導
体装置を製造する。このような半導体装置において主回
路が正常な動作をするときは、前記配線層４１’ａ４Ｂ
を多結晶シリコン層Ｊを介して短絡した状態で使用する
が、不良を確認したときは、スＩット径ｌＯμＳＯレー
デビームを前記多結晶シリコン層３０幅３μｍの一部に
照射して多結晶シリコン □層Ｓを溶断し、配線層
４１ｍ４＠Ｏ電気的分離を行うととＫより冗長回路を作
動させて半導体装置の不良を救済する。このように７二
−ズとなる多結晶シリコン層Ｓの溶断によシ冗長−路を
作動させる方法は、Ｍ、Ｊ −Ｒ鮒Ｄｅ ＠ＩＩ＠ １
１ ａｈ ｉ １ ｉ ｔｙｏｆ ＬＳＩ Ｍ＠ｍｏｒ
ｙ Ｃ１ｒｅｓｌｉｔｓ Ｅｘｐｏｓ＠ｄ Ｔ＠Ｌａｍ
ｅｒＣｕｌｔｌｎｇ’、ＩＥＩＣＥ Ｒ＠ａｌｉａｋ＋
１１１ｔｙ Ｐｈｙ＠、ｐｐ、２２０ｔ・２２５．１９
７９よ）会知である。
及び第２図に示す如く製造されている。まず、例えばｎ
１１の半導体基板１上に酸化１１［ｊを形成する。つづ
いて、全面に不純物ドーグ多結晶シリコン層を形成する
０次に、この多結晶シリコン層上に耐酸化性絶縁膜（図
示せず）を形成した後、全面にレジスト膜を塗布し、写
真蝕刻法により、所定部分が開孔したレゾストノリ−ン
を形成する。次いで、このレゾスト／４ターンをマスク
として前記耐酸化性絶縁膜をエツチンダ除去し絶縁膜ノ
苧ターンを形成する。この後、この絶縁１１／ｆターン
をマスクとして鵬酸化処！ｌを施し、露出する前記多結
晶シリコン層を酸化１［ｒＫ変えるととくより、中央部
が巾３μ鳳Ｓ縦で両端が幅広となる不純物多結晶シリコ
ン７４ターンＪを形成する。しかる後、前記レゾスト・
ヤターン、絶縁＃ｉＩ４／ｆターンを除去し、酸化膜ｌ
上に、一方が図示しない予備メモ’ＪＫＩＩ続すゐ配線
層４１ｅ４＠を、夫々の一部が前記多結晶シリコンノ々
ターン３上に延出すｂように互いく分離して形成した後
、全面に・母ツシペーシ冒ン＠Ｓを形成して所望の半導
体装置を製造する。このような半導体装置において主回
路が正常な動作をするときは、前記配線層４１’ａ４Ｂ
を多結晶シリコン層Ｊを介して短絡した状態で使用する
が、不良を確認したときは、スＩット径ｌＯμＳＯレー
デビームを前記多結晶シリコン層３０幅３μｍの一部に
照射して多結晶シリコン □層Ｓを溶断し、配線層
４１ｍ４＠Ｏ電気的分離を行うととＫより冗長回路を作
動させて半導体装置の不良を救済する。このように７二
−ズとなる多結晶シリコン層Ｓの溶断によシ冗長−路を
作動させる方法は、Ｍ、Ｊ −Ｒ鮒Ｄｅ ＠ＩＩ＠ １
１ ａｈ ｉ １ ｉ ｔｙｏｆ ＬＳＩ Ｍ＠ｍｏｒ
ｙ Ｃ１ｒｅｓｌｉｔｓ Ｅｘｐｏｓ＠ｄ Ｔ＠Ｌａｍ
ｅｒＣｕｌｔｌｎｇ’、ＩＥＩＣＥ Ｒ＠ａｌｉａｋ＋
１１１ｔｙ Ｐｈｙ＠、ｐｐ、２２０ｔ・２２５．１９
７９よ）会知である。
しかしながら、前述した製造方法では、レーデビームで
溶断する多結晶シリコン層３が幅狭（３μｍ）となるた
め、レーデビームの位置合せか麹しく、将来、ツタター
ンが微細化されると一層この傾向が強い。
溶断する多結晶シリコン層３が幅狭（３μｍ）となるた
め、レーデビームの位置合せか麹しく、将来、ツタター
ンが微細化されると一層この傾向が強い。
また、多結晶シリコン層２の溶断時に、該多結晶シリコ
ン４７上の／ヤツシペーション＊Ｓも同時罠溶断するた
め、再［＝ッシペーション膜を形成しなければならなか
った。
ン４７上の／ヤツシペーション＊Ｓも同時罠溶断するた
め、再［＝ッシペーション膜を形成しなければならなか
った。
更に、溶断時に、周辺の素子に熱的影響を与えたり、溶
断され九多結晶シリコン層Ｓの破片が飛散し、これが配
線部等に付着して配線間の短絡を起こす等の欠点があっ
た。
断され九多結晶シリコン層Ｓの破片が飛散し、これが配
線部等に付着して配線間の短絡を起こす等の欠点があっ
た。
なお、前述したレーデビームによるフユーズの溶断法以
外に、ＲＫ ＰＲＯＭ（Ｐｒｅｇｒａｍｋ＋１＠Ｒｅａ
ｄＯｎｌｙ Ｍ＠ｎ・ｒｙ）などに用いられている電流
によるフ具−ズ溶断法が知られている。しかしながら、
これは半導体装置に設けられる冗長回路が複雑であると
ともに、外部から高電圧を印加するための・ヤツドや高
電圧を制御するためのドライバートランジスタ等の素子
が必要とな）、半導体装置が大雪化する欠点を有した。
外に、ＲＫ ＰＲＯＭ（Ｐｒｅｇｒａｍｋ＋１＠Ｒｅａ
ｄＯｎｌｙ Ｍ＠ｎ・ｒｙ）などに用いられている電流
によるフ具−ズ溶断法が知られている。しかしながら、
これは半導体装置に設けられる冗長回路が複雑であると
ともに、外部から高電圧を印加するための・ヤツドや高
電圧を制御するためのドライバートランジスタ等の素子
が必要とな）、半導体装置が大雪化する欠点を有した。
本発明は上記事情に僑みてなされたもので、冗長回路を
作動させるに際し、作業性の向上、熱的悪影響の阻止を
図った半導体装置の製造方法を提供することを目的とす
るものである。
作動させるに際し、作業性の向上、熱的悪影響の阻止を
図った半導体装置の製造方法を提供することを目的とす
るものである。
本発明は、半導体装置く形成された冗長回路の作動に際
し、従来の如くレーデビーム等の高エネルギビームを使
用することなく、半導体基板の表面あゐいは半導体層の
両１１１１１１に互いに分層して形成された２つの導電
体ノ４ターン間の基板領域又は半導体層に、不純物原子
をイオン注入することにより前記導電体／譬ターン閲を
接続することによシ行うことを骨子とする。
し、従来の如くレーデビーム等の高エネルギビームを使
用することなく、半導体基板の表面あゐいは半導体層の
両１１１１１１に互いに分層して形成された２つの導電
体ノ４ターン間の基板領域又は半導体層に、不純物原子
をイオン注入することにより前記導電体／譬ターン閲を
接続することによシ行うことを骨子とする。
本発明を、８３図（ａ） 〜（ｅ）、第４ ａｇｌ（ａ
） 、 （ｂ）及び８５図（ａ）〜（−に基づいて説明
する。
） 、 （ｂ）及び８５図（ａ）〜（−に基づいて説明
する。
′Ｉｓ施例１
（１） まず、ＩＤ型のシリコン半導体基板１１上に
熱酸化処理を施して８１０２１１［Ｚｊを形成した。
熱酸化処理を施して８１０２１１［Ｚｊを形成した。
つづいて、この８１０２Ｊ［Ｚｊ上にアンド−！多結晶
シリコン層（図示せず）を形成した０次に、この多結晶
シリコン層上にレゾストｇを塗布し、写真蝕刻法により
、中央部が幅狭の第１のレゾスト／４ターンを形成した
後、このレゾスト／４ターンをマスクとして前記多結晶
シリコン層をエツチング除去し、多結晶シリコンパター
ン１３を形成しえ（第３図（ａ） ＩＤ示）０次いで、
前記しゾストノ臂ターンを除去□し喪後、再度全面にレ
ゾスト膜を塗布し、導電体・臂ターン形成予定１１１ｔ
開孔し九ｍ２のレノスト／ｌターフ１４ｆ形成シた。こ
の後、このレゾスト／４ターン１４をマスクとして、露
出する前記多結晶シリコン／ｆターンＩＪＫＩ）ンを高
濃度に注入して低抵抗の一蓋不純物ドープ多結晶からな
る導電体ｄターフ１６１ｍ１１Ｂを形成した（第３図価
）図示）。
シリコン層（図示せず）を形成した０次に、この多結晶
シリコン層上にレゾストｇを塗布し、写真蝕刻法により
、中央部が幅狭の第１のレゾスト／４ターンを形成した
後、このレゾスト／４ターンをマスクとして前記多結晶
シリコン層をエツチング除去し、多結晶シリコンパター
ン１３を形成しえ（第３図（ａ） ＩＤ示）０次いで、
前記しゾストノ臂ターンを除去□し喪後、再度全面にレ
ゾスト膜を塗布し、導電体・臂ターン形成予定１１１ｔ
開孔し九ｍ２のレノスト／ｌターフ１４ｆ形成シた。こ
の後、このレゾスト／４ターン１４をマスクとして、露
出する前記多結晶シリコン／ｆターンＩＪＫＩ）ンを高
濃度に注入して低抵抗の一蓋不純物ドープ多結晶からな
る導電体ｄターフ１６１ｍ１１Ｂを形成した（第３図価
）図示）。
なお、前記導電体ｌ＃ターフ１５１＋１５Ｂのうちいず
れか一方は、予備メモリ（図示せず）、に接続している
。
れか一方は、予備メモリ（図示せず）、に接続している
。
（ｉｉ ） 次に、第２０レゾストΔターンＪ４ｆ除
去した後、全ＷＫ保護＠１ｇを形成した。つづいて、か
かる構造の半導体装置において、装置の機能又は性能を
試験することＫよ）主回路に不良が生じたことを確認し
たときは、その不良箇所に対応する導電体・臂り゛−ン
Ｊ ５１ ｍ １１Ｂ間の多結晶シリコン層ＪＪＫ対
応する部分が開孔するような第３のレゾスト／４ターン
ＪＦ１ｋ。
去した後、全ＷＫ保護＠１ｇを形成した。つづいて、か
かる構造の半導体装置において、装置の機能又は性能を
試験することＫよ）主回路に不良が生じたことを確認し
たときは、その不良箇所に対応する導電体・臂り゛−ン
Ｊ ５１ ｍ １１Ｂ間の多結晶シリコン層ＪＪＫ対
応する部分が開孔するような第３のレゾスト／４ターン
ＪＦ１ｋ。
写真蝕刻法によ〕保＠＠ｘｉ上に形成した。この後、前
記レジスト・ダターン１ｒｆ−ｒスクトシて、多結晶シ
リコソノ９ターンＪＪＫ、 リンを加速電圧１００
ｋ＠Ｖ、ｌ’ −）ｅ Ｉｎｋ １０ ’ ”ｋＡ−〇
条件下でイオン注入し、前記多結晶シリーンΔターンＩ
Ｊを低抵抗の多結晶シリコン層ＩＪとした１３図（ｅ）
図示）、この結果、この低抵抗の多結晶シリコン層ＩＪ
を介して艙記導電体Δターン１５凰 ＋ １１１が短絡
し、冗長回路が作動し良。
記レジスト・ダターン１ｒｆ−ｒスクトシて、多結晶シ
リコソノ９ターンＪＪＫ、 リンを加速電圧１００
ｋ＠Ｖ、ｌ’ −）ｅ Ｉｎｋ １０ ’ ”ｋＡ−〇
条件下でイオン注入し、前記多結晶シリーンΔターンＩ
Ｊを低抵抗の多結晶シリコン層ＩＪとした１３図（ｅ）
図示）、この結果、この低抵抗の多結晶シリコン層ＩＪ
を介して艙記導電体Δターン１５凰 ＋ １１１が短絡
し、冗長回路が作動し良。
なお、主回路が正常な働きをする場合、何ら手を加える
ことなくそのまま使用できる。
ことなくそのまま使用できる。
しかして、本発明によれば、アンドープ多結晶シリコン
・９ターンＩＪを低抵抗の多結晶シリコン層ｘａＫＬ、
て冗長−路を作動させる際、荷電ビームの１つであるイ
オンを用いるため、従来と比ベビームの収束性と制御性
がよく、所望の位置に照射、注入がで禽る。を良、従来
の如くフユーズの溶断によって冗長回路を作動させるの
ではなく、導電体／々ターン１１ｇ、１５゜間の短絡に
よシ冗長回路を作動させるため、従来の如くフユーズ上
の／臂ツシペーシ璽ン膜の破壊に伴う作業工程の増加、
あるいはフェーズの熔融時における熱的悪影響、あるい
はフユーズの破片の飛散に伴う周辺配線間の短絡【防止
で禽る。更に、通常の半導体装置の製造工程の１つと同
一工程で、低抵抗の多結晶シリコン層１１を形成できる
とともに、このシリコン層ｉａ。
・９ターンＩＪを低抵抗の多結晶シリコン層ｘａＫＬ、
て冗長−路を作動させる際、荷電ビームの１つであるイ
オンを用いるため、従来と比ベビームの収束性と制御性
がよく、所望の位置に照射、注入がで禽る。を良、従来
の如くフユーズの溶断によって冗長回路を作動させるの
ではなく、導電体／々ターン１１ｇ、１５゜間の短絡に
よシ冗長回路を作動させるため、従来の如くフユーズ上
の／臂ツシペーシ璽ン膜の破壊に伴う作業工程の増加、
あるいはフェーズの熔融時における熱的悪影響、あるい
はフユーズの破片の飛散に伴う周辺配線間の短絡【防止
で禽る。更に、通常の半導体装置の製造工程の１つと同
一工程で、低抵抗の多結晶シリコン層１１を形成できる
とともに、このシリコン層ｉａ。
構成が単純で大面積を必要としない等の長所を有する。
＊細例２
〔１〕 まず、１１ｍのシリコン半導体基板１ノ上に
熱酸住処！ｌを施して薄い８１０ｆｉｉ［Ｊ＃を形成し
た。つづいて、写真蝕刻法によ）、拡散層形成予定部に
対応する部分が開孔した第４のレゾスト／譬ターンＪ＃
管形成した０次いで、こＯレゾスト／ターン２０をマス
クとして、前記基板１１ＫＦｊＦ定Ｏ条件下でＩＤンを
イオン注入してｐｍの拡散層２１１ｍ１１ｓｔ形成し九
（第４図ｆａ）図示）、なお、１Ｉｌｒ記拡散層ＪＪ１
＋ＪＪ１のうちいずれか一方が予備メモリ（図示せず）
Ｋｍ続されている。
熱酸住処！ｌを施して薄い８１０ｆｉｉ［Ｊ＃を形成し
た。つづいて、写真蝕刻法によ）、拡散層形成予定部に
対応する部分が開孔した第４のレゾスト／譬ターンＪ＃
管形成した０次いで、こＯレゾスト／ターン２０をマス
クとして、前記基板１１ＫＦｊＦ定Ｏ条件下でＩＤンを
イオン注入してｐｍの拡散層２１１ｍ１１ｓｔ形成し九
（第４図ｆａ）図示）、なお、１Ｉｌｒ記拡散層ＪＪ１
＋ＪＪ１のうちいずれか一方が予備メモリ（図示せず）
Ｋｍ続されている。
（ｉｉ） 次に、前記レゾストパターンＩＤｔ除去し
た。つづいて、実施例１と同様に主回路の不ｊＬを確認
したときは、その不良箇所に対応する拡散層２１１ｍ２
１ｇ間の基板領域に対応する部分が開孔するような落５
のレゾスト・譬ターン２２を、写真蝕刻法によｐ、前記
８１０２膜１９上に形成した。この後、ｆｌｌＥレゾス
トｄターン２２をマスクとして基板１１表面に、ＩＯン
を加速電圧４９ ｋ＠Ｖ、ドーズ量１０１１に／ニーの
条件下でイオン注入してｐｍの拡散領域２１を形成した
１４図（ｂ）図示）、この結果、この拡散領域２Ｊを介
して前記ｐｌ［の拡散層２７１ ．２１１が短絡し、冗
長回路が作動し友、なお、主回路が正常な働きをして゛
いる場合は、そのまま使用で自る。
た。つづいて、実施例１と同様に主回路の不ｊＬを確認
したときは、その不良箇所に対応する拡散層２１１ｍ２
１ｇ間の基板領域に対応する部分が開孔するような落５
のレゾスト・譬ターン２２を、写真蝕刻法によｐ、前記
８１０２膜１９上に形成した。この後、ｆｌｌＥレゾス
トｄターン２２をマスクとして基板１１表面に、ＩＯン
を加速電圧４９ ｋ＠Ｖ、ドーズ量１０１１に／ニーの
条件下でイオン注入してｐｍの拡散領域２１を形成した
１４図（ｂ）図示）、この結果、この拡散領域２Ｊを介
して前記ｐｌ［の拡散層２７１ ．２１１が短絡し、冗
長回路が作動し友、なお、主回路が正常な働きをして゛
いる場合は、そのまま使用で自る。
このよう圧して製造される半導体装置の効果は、実施例
１と同様である。
１と同様である。
実施例３
〔１〕 まず、ｐｍのシリコン半導体基板１４上に熱
酸化処理ｔ−施して８１０２膜２Ｊを形成し友。
酸化処理ｔ−施して８１０２膜２Ｊを形成し友。
つづいて、写真蝕刻法によ）、拡散領域形成予定部を含
む所定領域に対応する部分【開孔した第６のレゾスト・
臂ターン（ｔｌＡ示せず）を形成した０次いで、このレ
ゾストパターンをマスクとして、前記ｓｔｏ２ｇｚｉを
除去した０次に、食面に！１ｉｌｌｌの不純物ドープ多
結晶シリコン層２−を被着した（第５図（ａ）図示）。
む所定領域に対応する部分【開孔した第６のレゾスト・
臂ターン（ｔｌＡ示せず）を形成した０次いで、このレ
ゾストパターンをマスクとして、前記ｓｔｏ２ｇｚｉを
除去した０次に、食面に！１ｉｌｌｌの不純物ドープ多
結晶シリコン層２−を被着した（第５図（ａ）図示）。
〔１１〕 次に、前記多結晶シリコン層２６上にレジ
スト属を塗布し、写真蝕刻法により中央部が幅狭の状態
で分離した第７のレゾストパターン２１を形成した。つ
づいて、このレゾストパターン２ｒをマスクとして露出
する前記多結晶シリコン層２６をエツチング除去し、塁
蓋不純物ビープ多結晶からなる導電体・臂ターン２８１
。
スト属を塗布し、写真蝕刻法により中央部が幅狭の状態
で分離した第７のレゾストパターン２１を形成した。つ
づいて、このレゾストパターン２ｒをマスクとして露出
する前記多結晶シリコン層２６をエツチング除去し、塁
蓋不純物ビープ多結晶からなる導電体・臂ターン２８１
。
ｚｅｓｔ形成した（第５図（ｂ）図示）、なお、前記導
電体Δターン１ａｌｓｌ１ｇＯいずれか一方は、予備メ
モリ（図示せず）に接続されている０次いで、実施例１
と同様に主（２）路に不良を確認し九ときは、その７Ｆ
：良箇所に対応する導電体ノ臂ターンｊ＃１＋ｊ＆１間
の基板領域が開孔するような第８のレゾストパターン１
ｇを、写真蝕ｉ正よ）、前記導電体・り一ンｘａ１．ｘ
ａｓ ’上に形成した。この後、レジスト・譬タ
ーン２＃をマスタとして、基板２４表面に、リンを加速
電圧１００１１４Ｖ、 Ｐ−ｒ量１Ｇ ”ｋｗ／ａｌ
Ｏ条件下ティオン注入し％ ａｌｌの拡散領域Ｊ＃管形
成し氾第５図（ｃ） ＩｉＩ示）、この結果、この！１
ｍｌの拡散領域２０を介して前記１董不純物ドープ多結
晶からなる導電体パターン２１１１ｅｌａｍが短絡し、
冗長回路が作動し友、なお、主回路が正常な働きをして
いる場合は、その１１使用で禽る。また、本夷麹例にお
ける効果は、実施例１と同様である。− なお、上記実施例では、２つに分−した導電体ノ譬ター
ンを短絡するととによって冗長回路を作動させる場合に
ついて述べたが、これに限らず、予め導電体パターンｔ
ｐＨ（あるいはｎ１ｌ）Ｋ導電させ、そｏ＊ｖｖｔｔ＜
あるいは１１１１１）め不純物を導電体・ヤターンの所
望箇所にイオン注入し、ドナーと７クセデター管相殺さ
せ、電気的ＫＭ緻することによル冗長回路を作動させて
もよい。
電体Δターン１ａｌｓｌ１ｇＯいずれか一方は、予備メ
モリ（図示せず）に接続されている０次いで、実施例１
と同様に主（２）路に不良を確認し九ときは、その７Ｆ
：良箇所に対応する導電体ノ臂ターンｊ＃１＋ｊ＆１間
の基板領域が開孔するような第８のレゾストパターン１
ｇを、写真蝕ｉ正よ）、前記導電体・り一ンｘａ１．ｘ
ａｓ ’上に形成した。この後、レジスト・譬タ
ーン２＃をマスタとして、基板２４表面に、リンを加速
電圧１００１１４Ｖ、 Ｐ−ｒ量１Ｇ ”ｋｗ／ａｌ
Ｏ条件下ティオン注入し％ ａｌｌの拡散領域Ｊ＃管形
成し氾第５図（ｃ） ＩｉＩ示）、この結果、この！１
ｍｌの拡散領域２０を介して前記１董不純物ドープ多結
晶からなる導電体パターン２１１１ｅｌａｍが短絡し、
冗長回路が作動し友、なお、主回路が正常な働きをして
いる場合は、その１１使用で禽る。また、本夷麹例にお
ける効果は、実施例１と同様である。− なお、上記実施例では、２つに分−した導電体ノ譬ター
ンを短絡するととによって冗長回路を作動させる場合に
ついて述べたが、これに限らず、予め導電体パターンｔ
ｐＨ（あるいはｎ１ｌ）Ｋ導電させ、そｏ＊ｖｖｔｔ＜
あるいは１１１１１）め不純物を導電体・ヤターンの所
望箇所にイオン注入し、ドナーと７クセデター管相殺さ
せ、電気的ＫＭ緻することによル冗長回路を作動させて
もよい。
以上詳述した如く本発明によれば、冗長回路を作動させ
るに際し、制御性よく導電体・やターンの短絡、分離を
行なえるとともに、作業性の向上、熱的悪影響の阻止を
図った高信頼性の半導体装置の製造方法を提供できるも
のである。
るに際し、制御性よく導電体・やターンの短絡、分離を
行なえるとともに、作業性の向上、熱的悪影響の阻止を
図った高信頼性の半導体装置の製造方法を提供できるも
のである。
第１図は従来の半導体装置の平面図、第２図はｊｌｌ１
ｗＡａＥｌ示の半導体装置のムーム纏に石う断面図、第
３図（ａ）〜（ｅ）は本発明の実施例１０半導体装置の
製造方法を工程順に示す断面図、第４図（ａ） 、 （
ｂ）は、本発明の実施例２０半導体装置の製造方法を工
１１１ＭＫ示す断面図、第５図（ａ）〜（ｅ）は、本発
明の実施例３０半導体装置の製造方法を工程順に示す断
面図である。 １１．２４・−・シリコン半導体基板、１ ｊ 、 Ｉ
Ｌ２ｊ・・・ｓｔｏ２ｇ、 １ ｊ・・・多結晶シリ
コンイターン、１５１ ｍ１５１．１１１ ｍ２８
Ｂ・＝導電体ノ４ターン、２６・・・不純物ドープ多結
晶シリコン層、１１・・・保護膜、１１・・・低抵抗の
多結晶シリコン層、２１１ ｍ ！ １Ｂ ”・ｐａ
ｌの拡散層、１３．ＪＯ・・・拡散領域、２５・・・５
ｔｏ２膜ｄターン。 第１図 （ａ） （ｂ） （Ｃ） 第４図 （ａ） （ｂ） 第５図 （ａ） 第５図 （ｂ） （ｃ）
ｗＡａＥｌ示の半導体装置のムーム纏に石う断面図、第
３図（ａ）〜（ｅ）は本発明の実施例１０半導体装置の
製造方法を工程順に示す断面図、第４図（ａ） 、 （
ｂ）は、本発明の実施例２０半導体装置の製造方法を工
１１１ＭＫ示す断面図、第５図（ａ）〜（ｅ）は、本発
明の実施例３０半導体装置の製造方法を工程順に示す断
面図である。 １１．２４・−・シリコン半導体基板、１ ｊ 、 Ｉ
Ｌ２ｊ・・・ｓｔｏ２ｇ、 １ ｊ・・・多結晶シリ
コンイターン、１５１ ｍ１５１．１１１ ｍ２８
Ｂ・＝導電体ノ４ターン、２６・・・不純物ドープ多結
晶シリコン層、１１・・・保護膜、１１・・・低抵抗の
多結晶シリコン層、２１１ ｍ ！ １Ｂ ”・ｐａ
ｌの拡散層、１３．ＪＯ・・・拡散領域、２５・・・５
ｔｏ２膜ｄターン。 第１図 （ａ） （ｂ） （Ｃ） 第４図 （ａ） （ｂ） 第５図 （ａ） 第５図 （ｂ） （ｃ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板ｏｐＮあるいは半導体層の両端に互いに
分離し九２つの導電体Δターンを形成する工程と、これ
ら導電体パターン閣の基板領域又は半導体層に不純物原
子をイオン注入することＫより前記導電体パターン開を
ＩＩｌ絖する工程とを具備することを特徴とする半導体
装置の製造方法。 ２、導電体Δターンが、半導体基板表ＷｉＪＫＷｋけら
れた拡散層でｈることを特徴とする特許請求の範囲第１
項記載の単導体装置Ｏ製造方法。 ３、半導体層の両端に形成された導電体パターンが、半
導体基板上Ｏ絶縁層を介して形成された不純物ドープ多
結晶シリコンから１ｋｈことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 ４、導電体Δターンが、半導体基板上に開孔部を有する
絶縁層を介して一部が艙記開孔−に延出し良形状をなし
、かつそＯｄターンが不純物ドー゛デ多曽晶シリコンか
らなることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ５．２つの導電体Δターンのうちいずれか一方が、予備
メ篭りに接続され、不棗救済の丸めの冗長回路形成に用
いられることを４１１１とする特許請求０１［ｆｆｊｌ
ｌ屓記載の半導体装置の＃４遣方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1836382A JPS58135653A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1836382A JPS58135653A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135653A true JPS58135653A (ja) | 1983-08-12 |
Family
ID=11969608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1836382A Pending JPS58135653A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135653A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384046A (ja) * | 1986-09-26 | 1988-04-14 | Tokyo Electron Ltd | 半導体装置の修復方法 |
| US5196233A (en) * | 1989-01-18 | 1993-03-23 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating semiconductor circuits |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| USRE37769E1 (en) | 1990-04-30 | 2002-06-25 | Stmicroelectronics, Inc. | Methods for fabricating memory cells and load elements |
-
1982
- 1982-02-08 JP JP1836382A patent/JPS58135653A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384046A (ja) * | 1986-09-26 | 1988-04-14 | Tokyo Electron Ltd | 半導体装置の修復方法 |
| US5196233A (en) * | 1989-01-18 | 1993-03-23 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating semiconductor circuits |
| US5831326A (en) * | 1989-01-18 | 1998-11-03 | Stmicroelectronics, Inc. | Semiconductor device with resistive load element |
| USRE37769E1 (en) | 1990-04-30 | 2002-06-25 | Stmicroelectronics, Inc. | Methods for fabricating memory cells and load elements |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
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