JPH0758209A - プログラム可能なアンチヒューズ素子およびその製造方法 - Google Patents

プログラム可能なアンチヒューズ素子およびその製造方法

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JPH0758209A
JPH0758209A JP6146735A JP14673594A JPH0758209A JP H0758209 A JPH0758209 A JP H0758209A JP 6146735 A JP6146735 A JP 6146735A JP 14673594 A JP14673594 A JP 14673594A JP H0758209 A JPH0758209 A JP H0758209A
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Abstract

(57)【要約】 【目的】 ヒュージングエラーが発生しても、アンチヒ
ューズ素子の復旧能力を向上させることができ、また、
ヒュージング後の二つの電極の電気的導電性を向上させ
ることができる、プログラム可能なアンチヒューズ素子
およびその製造方法を提供する。 【構成】 機能素子が形成された半導体基板1上に層間
膜を介して二層構造の電極を形成する電気的にプログラ
ム可能なアンチヒューズ素子である。上記半導体基板1
上に形成されたフィールド酸化膜2と、上記フィールド
酸化膜2上に所定パターンで形成された第1電極3と、
上記第1電極3の両端の上部に跨って上記フィールド酸
化膜2上に形成された第1絶縁膜4と、上記第1絶縁膜
4の間で上記第1電極3の露出された表面上に形成され
て上記層間膜として用いられた第2絶縁膜5と、上記第
2絶縁膜5上に第2電極6を含む。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の技術に関
するもので、具体的には、電気的にプログラム可能なア
ンチヒューズ素子(electrically pro
grammable antifuse elemen
ts)およびこれを製造する方法に関するものである。
【0002】
【従来の技術】通常に、集積化された電子回路は、この
回路の製造過程で、総ての内部配線が設定された状態で
製造されている。しかし、そのような集積化された電子
回路は、開発単価および製造装置の単価が高いために、
このような電子回路が特定用途に応用されるためには、
使用者により構成されるか、または、プログラムされる
ことができるならば有益である。
【0003】このような回路は、いわゆるプログラム可
能な回路と称し、そして、プログラム可能なリンク系
(a series of programmable
link)を、選択的に破壊するか、または、生成す
ることにより、プログラムされるものである。
【0004】プログラム可能なリンクとは、上記の集積
化された回路装置が製造されパッケージ化された後に、
その回路に有する選択された電子ノード(select
edelectronic nodes)から、使用者
により破壊および生成される電気的配線を意味する。
【0005】このようにプログラムを行うことは、PR
OM(programmableROM)が所望する機
能を遂行するためにプログラムされることができる如
く、上記の選択された電子ノードを各々活性化または非
活性化するために行うものである。
【0006】ヒュージブルリンク(fusible l
inks)は、PROM装置では広く用いられており、
公知となっている。
【0007】PROM装置は、通常、導体または半導体
の、X−Yマトリックスまたは格子形態に構成されてい
る。上記格子の各交叉点(cross−over po
int)で、導体リンク(conducting li
nk)というものは、トランジスタまたは其の他の電子
ノードを上記格子のネットワーク(Network)に
接続するものである。
【0008】上記のPROMは、高いプログラミング電
流を選択されたノードに接続された先指定のヒュージブ
ルリンクへ提供することによりプログラムされる。この
時、リンクは開放回路(open circuit)を
造るために制御するものである。このような制御のヒュ
ージブルリンクの組み合わせは、使用者が上記PROM
に貯蔵することを所望する“1”および“0”のディジ
タルビットのパターンを示すものである。
【0009】他の形態のプログラム可能なリンク、いわ
ゆるアンチ−ヒューズリンクがある。これは、上記のよ
うなヒュージブルリンクの問題点等、即ち、プログラミ
ングする過程において相対的に高いプログラミング電圧
と高い電流レベルを必要とする点と、リンクが導体とし
て効果的に機能するためには上記ヒュージブルリンクの
形状と大きさが非常に精密に制御されなければならない
という点等、を克服するため、集積化された電子回路に
用いるに際し、開発されたものである。
【0010】アンチ−ヒューズリンクは、代表的に、あ
る類型の誘電物質または絶縁物質を介している二つの導
体および/または半導体素子で構成されている。
【0011】プログラミング中に、上記導電素子の間で
選択された位置に有する誘電体は上記されたリンクの導
電素子に印加された所定のプログラミング電圧から提供
された電流により破壊され、上記導体または半導体素子
を電気的に接続するものである。
【0012】このように、アンチヒューズ素子は、その
構造において、半導体素子および導電体等の機能素子が
形成された半導体基板上に、層間絶縁膜として絶縁膜や
誘電膜を介して形成された上下の二つの電極層が形成さ
れた構成を有し、使用者の所望する機能を遂行するため
に、上記二つの電極層の間の絶縁膜および/または誘電
膜を破壊して導通されるようにすることによりプログラ
ミングされる。
【0013】図1は、従来のアンチヒューズ素子の構造
を示した図面である。
【0014】図1によると、参照番号10は、半導体素
子および導電体等の機能素子(図面に図示されていな
い)が形成された半導体基板である。参照番号11は、
上記機能素子を互いに隔離するため、上記半導体基板1
0上に形成されたフィールド酸化膜である。
【0015】上記フィールド酸化膜11の間の半導体基
板11上には、高濃度のN+不純物イオンがドーピング
されて形成された下層電極12が存在し、この下層電極
12と上記フィールド酸化膜11上には、層間膜13と
して、絶縁物質または誘電物質が被覆されている。上記
層間膜13上には、高濃度のN+不純物イオンがドーピ
ングされた多結晶シリコン膜である上層電極14が形成
されている。
【0016】
【発明が解決しようとする課題】上記の構造を有するア
ンチヒューズ素子は、所望する機能を遂行するために、
使用者により上記層間膜13を破壊することにより上下
層電極12,14が互いに電気的に導通されて、プログ
ラミングされる。
【0017】このように、従来のアンチヒューズ素子で
は、素子隔離用フィールド酸化膜11の間に一つの機能
素子が形成されている。そのため、層間膜13を破壊し
て上層電極14と下層電極12が互いに接続されるよう
にするプログラミング工程において、あるエラーにより
望ましい電気的導通がなされない場合に、該機能素子を
使用することができなくなる。また、それだけでなく、
上記機能素子を使用しようとしても、他の位置に有する
フィールド酸化膜の間の上下電極を導通するようにす
る、追加的なヒュージング工程が必要になるのである。
【0018】なお、従来のアンチヒューズ素子は、上記
のヒュージング工程で下層電極12である高濃度の不純
物イオンによりドーピングされた多結晶シリコンと、上
層電極14である高濃度の不純物イオンによりドーピン
グされた多結晶シリコンとが互いに接触するのみである
ため、上層電極の不純物イオンが下層電極へ浸透する構
造を有する構造に比べて、相対的に接触抵抗が高くな
り、伝導性が低下する問題が生じることがある。
【0019】従って、本発明は、上記問題を解決するた
めに提案されたもので、その目的は、一つの下層電極に
対して少なくとも二つ以上の上層電極が配列され、一つ
の上層電極においてのヒュージングエラー(fusin
g error)時、他の上層電極においてのヒュージ
ング工程を、再び試行することができるようにするプロ
グラム可能なアンチヒューズ素子およびその製造方法を
提供することにある。
【0020】本発明の他の目的は、ヒュージング過程に
おいて、上層電極の物質が下層電極へ浸透し、上層電極
物質のパス(path)が形成されるようにする、プロ
グラム可能なアンチヒューズ素子およびその製造方法を
提供することにある。
【0021】
【課題を解決するための手段】上記目的を達成するため
の本発明の一態様によれば、機能素子が形成された半導
体基板上に層間膜を介して二層構造の電極を形成する電
気的にプログラム可能なアンチヒューズ素子において、
上記半導体基板上に形成されたフィールド酸化膜と、上
記フィールド酸化膜上に所定パターンで形成された第1
電極と、上記第1電極の両端の上部に跨って上記フィー
ルド酸化膜上に形成された第1絶縁膜と、上記第1絶縁
膜の間で上記第1電極の露出された表面上に形成され上
記層間膜として用いられた第2絶縁膜と、上記第2絶縁
膜上の第2電極とを含むプログラム可能なアンチヒュー
ズ素子が提供される。
【0022】本発明の他の態様によれば、機能素子が形
成された半導体基板上に層間膜を介して二層構造の電極
を形成する電気的にプログラム可能なアンチヒューズ素
子の製造方法において、上記半導体基板上にフィールド
酸化膜を形成する工程と、上記フィールド酸化膜上に所
定のパターンの第1電極を形成する工程と、上記第1電
極を含み上記フィールド酸化膜上に第1絶縁膜を被覆す
る工程と、上記第1絶縁膜をエッチングして上記第1電
極の一部表面が露出されるようにする工程と、上記露出
された表面上に上記層間膜としての第2絶縁膜を形成す
る工程と、上記第2絶縁膜上に第2電極を形成する工程
とを含むアンチヒューズ素子の製造方法が提供される。
【0023】上記の構成および製造方法で、上記第2電
極は、少なくとも二つの電極で構成される。各電極は、
上記第1絶縁膜により電気的に互いに隔離されており、
アルミニウム系の金属(Al based allo
y)で形成されている。
【0024】上記第1絶縁膜は、低温酸化膜(low−
temperature oxide)である。上記第
1電極は、高濃度の不純物が注入された多結晶シリコン
膜で、この不純物イオンは、P+型の不純物イオンであ
る。
【0025】上記第2絶縁層膜は、SiO2,Si
34,硅素酸化窒化膜等の絶縁物質で形成される。ま
た、この第2絶縁層膜は、誘電物質でも形成される。誘
電物質としては、非晶質シリコン等が用いられる。な
お、それらの混合物質で形成されることもできる。
【0026】
【実施例】以下、添付図面を参照して、本発明の実施例
を詳細に説明する。
【0027】図2(A)から図2(D)は、本発明のプ
ログラム可能なアンチヒューズ素子の製造工程を示して
いる。
【0028】図2(A)によると、参照番号1は、シリ
コン基板に機能素子(図示されていない)が形成されて
いる半導体基板で、この半導体基板1上に素子分離用フ
ィールド酸化膜2が形成されている。図2(A)で、上
記半導体基板1の全体表面に上記フィールド酸化膜2が
被覆されているように図示されているが、実際は、上記
の半導体基板1の全体表面上に形成されるものではなく
上記の機能素子を分離するために形成されたフィールド
酸化膜2が位置した部分のみを示している。
【0029】図2(B)は、下層電極3を形成する工程
を示している。すなわち、図2(B)で、上記フィール
ド酸化膜2上に、高濃度のP+型の不純物イオンがドー
ピングされた所定パターンの多結晶シリコン膜が被覆さ
れている。上記多結晶シリコン膜は、本発明で下層電極
3として機能する。なお、上記P+型の高濃度不純物イ
オンは、硼素(boron)イオンで形成される。
【0030】上記下層電極を形成する工程は、実際に上
記フィールド酸化膜2上に多結晶シリコン膜を被覆する
工程と、この多結晶シリコン膜でP+型の不純物イオン
をドーピングする工程と、次いで、上記の下層電極を形
成するようにフォトリソグラフィー方法を用いてエッチ
ングする工程を含む。
【0031】図2(C)は接触ホール(contact
hole)を形成して層間膜を形成する工程を示して
いる。図2(C)によると、上記下層電極3は、もちろ
ん上記露出されたフィールド酸化膜2の表面上に低温酸
化膜4が被覆された後、上記下層電極(3)上で二つの
露出された表面、即ち、二つの接触ホールが形成される
ように、上記のようなフォトリソグラフィー方法を用い
て、上記低温酸化膜4をエッチングする。次いで、上記
下層電極3の露出された表面上に、層間膜5が形成され
る。この実施例では、上記の層間膜5は、SiO2,S
24,硅素酸化窒化膜等の絶縁物質で形成されること
ができるし、非晶質シリコン等の誘電物質で形成される
こともできる。
【0032】なお、この実施例では、絶縁膜または誘電
体膜を層間膜として形成するものを示しているが、これ
に限定するものではなく、絶縁物質と誘電物質が混合さ
れた混合膜として形成されることができる。
【0033】図2(D)は、上層電極6が形成される工
程を示している。図2(D)で、上記層間膜5上に、ア
ルミニウムで形成された金属電極である上層電極6が形
成される。このような上層電極6を形成する工程は、実
際に、上記層間膜5は、もちろん、上記低温酸化膜4の
表面上に、アルミニウム金属膜をコーティング(coa
ting)する工程と、上記のようにフォトリソグラフ
ィー方法で上記アルミニウム金属膜を所定パターンにエ
ッチングして、上記層間膜5上に上層電極6が形成され
る工程とを含む。
【0034】このように製造されたアンチヒューズ素子
の構造は、図2(D)に図示されるように、一つの下層
電極3に対して二つの上層電極6が形成されている。そ
のため、使用者が所望する機能を遂行するためにヒュー
ジングプロセスを完了した後に、ある一つの上層電極と
下層電極が電気的によく導通されないヒュージングエラ
ーが発生しても、他の一つの上層電極と下層電極とのヒ
ュージングプロセスを遂行することができるので、アン
チヒューズ素子の復旧能力を向上させることができる。
【0035】なお、ヒュージング前にアンチヒューズ素
子のキャパシタンスを低く製作することが容易になり、
漏洩電流(Leakage Current)が低くな
るようにすることができる。
【0036】特に、本発明によって製造されたアンチヒ
ューズ素子では、ヒュージングプロセスにより層間膜が
破壊され、上層電極と下層電極が互いに電気的な導通状
態になる時、上記上層電極のアルミニウム物質がこれと
垂直方向に置かれた下層電極であるP+型多結晶シリコ
ン膜へ浸透されながら、すなわち、物質の移動現象が発
生しながら、上記多結晶シリコン膜内でアルミニウムパ
ス(path)が形成される。上記アルミニウムパスの
生成により、結局、上下層電極の電気的導通がアルミニ
ウム金属線を通じて形成されるので、アルミニウムの固
有特性により上層および下層電極の界面においての接触
抵抗を低下させることができる。
【0037】このように、上下層電極の接触抵抗が低下
されることにより、ヒュージング後の二つの電極の電気
的導電性を大いに向上させることができる。
【0038】図3は、本発明の他の実施例の製造方法に
より製造されたアンチヒューズ素子の構造を例示してい
る。図3によれば、図2(D)に図示された構造とは異
なり、一つの下層電極3に対して一つの上層電極6を形
成した構造を示している。すなわち、図2(D)では、
一つの下層電極3に対して二つの上層電極6が形成され
ており、図3では、一つの下層電極3に対して一つの上
層電極6が形成されているので、図2(D)に示す実施
例のように、下層電極上から二つの上層電極を分離する
ための低温酸化膜が無い状態となる。
【0039】従って、図3に図示されたアンチヒューズ
素子を製造する工程は、図2(C)で低温酸化膜をエッ
チングして除去する時、下層電極3上において低温酸化
膜が被覆されていないようにエッチングすること以外に
は、上記の製造工程と同一である。
【0040】従って、図2(D)に図示された構造は、
(上層電極6−層間膜(絶縁膜、誘電膜、または混合
膜)5−下層電極3−層間膜5−上層電極6)の構造を
示す。一方、図3では、上層電極6−層間膜5−下層電
極3の構造を示している。
【0041】なお、上記の実施例においては、一つの下
層電極に対して上層電極が一つまたは二つであるものを
例示しているが、本発明は、これに限定されるものでは
なく、一つの下層電極に対して三つ以上の上層電極を形
成しても、より良い上記の実施例のような効果を期待す
ることができるということは、この技術分野に従事する
熟練者には極めて明らかなことである。
【0042】本発明は、上記の実施例の説明と添付され
た図面において示された構成により限定されるものでは
なく、添付された請求範囲によってのみ限定されるもの
である。
【0043】なお、本発明の精神と範囲から外れない限
り上記実施例を基礎とする種々の変形例は、この技術分
野の当業者には極めて明らかなものであろう。
【0044】
【発明の効果】本発明によれば、ある一つの上層電極と
下層電極が電気的によく導通しないヒュージングエラー
が発生しても、他の一つの上層電極と下層電極とのヒュ
ージングプロセスを遂行することができ、アンチヒュー
ズ素子の復旧能力を向上させることができる。また、本
発明において、上層電極に金属膜を用いることにより、
ヒュージング後の二つの電極の電気的導電性を向上させ
ることができる。
【図面の簡単な説明】
【図1】従来のFPGA用アンチヒューズスイッチング
素子の構造を示した断面図。
【図2】本発明の実施例のによるアンチヒューズ素子を
製造する工程(A)から(D)を示した断面図。
【図3】本発明の他の実施例により製造されたアンチヒ
ューズ素子の構造を示した断面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/41 8832−4M H01L 27/04 F 7376−4M 29/44 Z

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】 機能素子が形成された半導体基板(1)
    上に層間膜を介して二層構造の電極を形成する電気的に
    プログラム可能なアンチヒューズ素子において、 上記半導体基板(1)上に形成されたフィールド酸化膜
    (2)と、 上記フィールド酸化膜(2)上に所定パターンで形成さ
    れた第1電極(3)と、 上記第1電極(3)の両端の上部に跨って上記フィール
    ド酸化膜(2)上に形成された第1絶縁膜(4)と、 上記第1絶縁膜(4)の間で上記第1電極(3)の露出
    された表面上に形成されて上記層間膜として用いられた
    第2絶縁膜(5)と、 上記第2絶縁膜(5)上に形成された第2電極(6)と
    を含むことを特徴とするアンチヒューズ素子。
  2. 【請求項2】 請求項1において、上記第2電極(6)
    は、少なくとも二つの電極で形成され、各電極は、上記
    第1絶縁膜(4)により電気的に互いに隔離されること
    を特徴とするアンチヒューズ素子。
  3. 【請求項3】 請求項1または請求項2において、上記
    第2電極(6)は、アルミニウム系の金属であることを
    特徴とするアンチヒューズ素子。
  4. 【請求項4】 請求項1または請求項2において、上記
    第1絶縁膜(4)は、低温酸化膜であることを特徴とす
    るアンチヒューズ素子。
  5. 【請求項5】 請求項1において、上記第1電極(3)
    は、高濃度の不純物が注入された多結晶シリコン膜であ
    ることを特徴とするアンチヒューズ素子。
  6. 【請求項6】 請求項5において、上記不純物は、P+
    型の不純物イオンであることを特徴とするアンチヒュー
    ズ素子。
  7. 【請求項7】 請求項1において、上記第2絶縁膜
    (5)は、SiO2、Si34および硅素酸化窒化物の
    うち少なくとも1種の絶縁物質で形成されたことを特徴
    とするアンチヒューズ素子。
  8. 【請求項8】 請求項1において、上記第2絶縁膜
    (5)は、誘電物質で形成され、誘電物質は少なくとも
    非晶質シリコンであることを特徴とするアンチヒューズ
    素子。
  9. 【請求項9】 請求項1において、上記第2絶縁膜
    (5)は、絶縁物質と誘電物質が混合された層間膜であ
    ることを特徴とするアンチヒューズ素子。
  10. 【請求項10】 機能素子が形成された半導体基板
    (1)上に層間膜を介して二層構造の電極を形成する電
    気的にプログラム可能なアンチヒューズ素子の製造方法
    において、 上記半導体基板(1)上にフィールド酸化膜(2)を形
    成する工程と、 上記フィールド酸化膜(2)上に、所定パターンの第1
    電極(3)を形成する工程と、 上記第1電極(3)を含み上記フィールド酸化膜(2)
    上に第1絶縁膜(4)を被覆する工程と、 上記第1絶縁膜(4)をエッチングして、上記第1電極
    (3)の一部表面が露出されるようにする工程と、 上記露出された表面上に、上記層間膜としての第2絶縁
    膜(5)を形成する工程と、 上記第2絶縁膜(5)上に、第2電極(6)を形成する
    工程とを含むことを特徴とするアンチヒューズ素子の製
    造方法。
  11. 【請求項11】 請求項10において、上記第1電極
    (3)を形成する工程は、 実際に、上記フィールド酸化膜(2)上に多結晶シリコ
    ン膜を被覆する工程と、 この多結晶シリコン膜でP+型の不純物イオンをドーピ
    ングする工程と、 次いで、上記の下層電極を形成するようにフォトリソグ
    ラフィー方法を用いてエッチングする工程とを含むこと
    を特徴とするアンチヒューズ素子の製造方法。
  12. 【請求項12】 請求項10において、上記第2電極
    (6)を形成する工程は、 実際に、上記第2絶縁膜(5)を含む上記第1絶縁膜
    (4)の表面上に、アルミニウム金属膜をコーティング
    する工程と、 上記のようなフォトリソグラフィー方法で上記アルミニ
    ウム金属膜を所定パターンにエッチングして上記第2絶
    縁膜(5)上に第2電極(6)が形成される工程とを含
    むことを特徴とするアンチヒューズ素子の製造方法。
  13. 【請求項13】 請求項10において、上記第2電極
    (6)は少なくとも二つの電極に形成されるが、各電極
    は上記第1絶縁膜(4)により電気的に互いに隔離され
    ていることを特徴とするアンチヒューズ素子の製造方
    法。
  14. 【請求項14】 請求項10または請求項13におい
    て、上記第2電極(6)は、アルミニウム系の金属であ
    ることを特徴とするアンチヒューズ素子の製造方法。
  15. 【請求項15】 請求項10または請求項13におい
    て、上記第1絶縁膜(4)は、低温酸化膜であることを
    特徴とするアンチヒューズ素子の製造方法。
  16. 【請求項16】 請求項10において、上記第1電極
    (3)は、高濃度の不純物が注入された多結晶シリコン
    膜であることを特徴とするアンチヒューズ素子の製造方
    法。
  17. 【請求項17】 請求項16において、上記不純物は、
    +型の不純物イオンであることを特徴とするアンチヒ
    ューズ素子の製造方法。
  18. 【請求項18】 請求項10において、上記第2絶縁膜
    (5)は、SiO2、Si34および硅素酸化窒化物の
    うち少なくとも1種の絶縁物質で形成されたことを特徴
    とするアンチヒューズ素子の製造方法。
  19. 【請求項19】 請求項10において、上記第2絶縁膜
    (5)は、誘電物質で形成され、誘電物質は少なくとも
    非晶質シリコンであることを特徴とするアンチヒューズ
    素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986322A (en) * 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581111A (en) * 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US5485031A (en) 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
US5811869A (en) 1996-01-04 1998-09-22 Micron Technology, Inc. Laser antifuse using gate capacitor
US5742555A (en) * 1996-08-20 1998-04-21 Micron Technology, Inc. Method of anti-fuse repair
US6836000B1 (en) 2000-03-01 2004-12-28 Micron Technology, Inc. Antifuse structure and method of use
US6630724B1 (en) 2000-08-31 2003-10-07 Micron Technology, Inc. Gate dielectric antifuse circuits and methods for operating same
US6936909B2 (en) * 2002-08-29 2005-08-30 Micron Technology, Inc. Gate dielectric antifuse circuit to protect a high-voltage transistor
US6751150B2 (en) * 2002-08-29 2004-06-15 Micron Technology, Inc. Circuits and method to protect a gate dielectric antifuse
US6879519B1 (en) * 2004-07-30 2005-04-12 Micron Technology, Inc. Non-volatile programmable fuse apparatus in a memory device
US7110278B2 (en) * 2004-09-29 2006-09-19 Intel Corporation Crosspoint memory array utilizing one time programmable antifuse cells
US7321502B2 (en) * 2004-09-30 2008-01-22 Intel Corporation Non volatile data storage through dielectric breakdown
US9105637B2 (en) 2012-05-18 2015-08-11 International Business Machines Corporation Anti-fuse structure and fabrication
US8736020B2 (en) 2012-09-10 2014-05-27 International Business Machines Corporation Electronic anti-fuse

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03149853A (ja) * 1989-09-07 1991-06-26 Peer Res Inc 書込み可能相互接続構成体の製造方法
JPH05102313A (ja) * 1991-10-11 1993-04-23 Matsushita Electron Corp プログラマブル素子
JPH05136269A (ja) * 1991-07-16 1993-06-01 Samsung Semiconductor Inc プログラム可能な相互接続装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148256A (en) * 1981-02-23 1992-09-15 Unisys Corporation Digital computer having an interconnect mechanism stacked above a semiconductor substrate
US5210598A (en) * 1988-08-23 1993-05-11 Seiko Epson Corporation Semiconductor element having a resistance state transition region of two-layer structure
US4914055A (en) * 1989-08-24 1990-04-03 Advanced Micro Devices, Inc. Semiconductor antifuse structure and method
JP2990783B2 (ja) * 1989-11-30 1999-12-13 セイコーエプソン株式会社 半導体記憶装置
US5311039A (en) * 1990-04-24 1994-05-10 Seiko Epson Corporation PROM and ROM memory cells
US5087958A (en) * 1990-11-05 1992-02-11 Actel Corporation Misalignment tolerant antifuse
EP0509631A1 (en) * 1991-04-18 1992-10-21 Actel Corporation Antifuses having minimum areas
US5233206A (en) * 1991-11-13 1993-08-03 Micron Technology, Inc. Double digitlines for multiple programming of prom applications and other anti-fuse circuit element applications
US5373169A (en) * 1992-12-17 1994-12-13 Actel Corporation Low-temperature process metal-to-metal antifuse employing silicon link

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03149853A (ja) * 1989-09-07 1991-06-26 Peer Res Inc 書込み可能相互接続構成体の製造方法
JPH05136269A (ja) * 1991-07-16 1993-06-01 Samsung Semiconductor Inc プログラム可能な相互接続装置及びその製造方法
JPH05102313A (ja) * 1991-10-11 1993-04-23 Matsushita Electron Corp プログラマブル素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986322A (en) * 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure

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