KR100276097B1 - 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법 - Google Patents

필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법 Download PDF

Info

Publication number
KR100276097B1
KR100276097B1 KR1019960043809A KR19960043809A KR100276097B1 KR 100276097 B1 KR100276097 B1 KR 100276097B1 KR 1019960043809 A KR1019960043809 A KR 1019960043809A KR 19960043809 A KR19960043809 A KR 19960043809A KR 100276097 B1 KR100276097 B1 KR 100276097B1
Authority
KR
South Korea
Prior art keywords
polysilicon layer
pads
conduction
lines
line
Prior art date
Application number
KR1019960043809A
Other languages
English (en)
Other versions
KR970018092A (ko
Inventor
해롤드 에스 크래프츠
모리스 몰
Original Assignee
박세광
현대 일렉트로닉스 아메리카
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박세광, 현대 일렉트로닉스 아메리카, 김영환, 현대전자산업주식회사 filed Critical 박세광
Publication of KR970018092A publication Critical patent/KR970018092A/ko
Application granted granted Critical
Publication of KR100276097B1 publication Critical patent/KR100276097B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체소자의 금속라인 연결장치.
2. 발명이 해결하고자 하는 기술적 과제
PC보드에 기반한 시스템에 대해 요구되는 시간에 비해 멀티칩 모듈에 기반한 시스템을 디자인하는데 소요되는 많은 시간을 절약할 수 있다.
3. 발명의 해결 방법의 요지
상호연결칩은 불순물이 주입된 폴리실리콘층 사이에 절연 특성의 진성 폴리실리콘층 구조를 갖도록 함으로써 앤티퓨즈(antifuse) 장치의 기능을 제공한다. 상기 상호연결칩은 초기에는 연결되지 않지만, 상기 칩의 두 단자 사이의 높은 전압이 인가되면, 두 단자 사이에서 절연체로 동작하는 진성 폴리실리콘층의 상하 층으로부터의 불순물이 재분포함으로써 패드사이에 신뢰할 수 있는 단락회로를 형성한다.
4. 발명의 중요한 용도
반도체소자로 구성된 집적회로.

Description

필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법
본 발명은 집적회로 기술분야에 관한 것으로, 특히, 멀티칩 모듈에서의 사용을 위한 프로그래머블 상호연결 장치 및 그 제조 방법에 관한 것이다. 더욱이, 본 발명은 필드 프로그래머블 상호 연결칩상에서의 사용을 위한 개선된 앤티퓨즈(antifuse) 장치 및 그 제조 방법에 관한 것이다.
반도체 산업의 많은 사람들은 패키징이 집적회로칩 발전의 선두 기술로서 간주하고 있다. 패키징 기술에서의 발전은 복잡한 디지털 시스템용 멀티칩 모듈을 이끌어 왔다. 멀티칩 모듈은 PC보드에 기반한 시스템 전반에 걸쳐 다양한 장점을 가지고 있다. 예를 들어, 고성능 시스템에서 멀티칩 모듈에 기뱐한 시스템과 동일한 성능을 가지는 PC보드 시스템을 디자인하여 제조하는 데는 많은 시간이 요구된다. 더욱이, 멀티칩 모듈에 기반한 시스템과 동일한 성능을 가지는 PC보드 시스템을 구성하기 위해서는 수입을 요하는 물질이 사용되는 것이 일반적이다.
그러나, 멀티칩 모듈이 컴퓨터 산업에서 폭넓게 사용되기에는 몇가지 문제점이 존재하고 있다. 한가지 문제점은, 고성능 시스템 이외의 시스템 내에서, PC보드에 기반한 등가의 시스템에 대해 요구되는 시간에 비해 멀티칩 모듈에 기반한 시스템을 디자인하여 제조하는데 요구되는 개발시간이 매우 길다는 것이다.
멀티칩 모듈의 디자인 및 제조에서 시간 증가를 야기하는 한 조항은 멀티칩 모듈내의 다양한 칩을 연결시키기 위해 사용되는 시스템이다. 특히, 멀티칩 모듈상의 칩들 사이의 다양한 패드(pad)를 연결시키기 위해 상호연결이 요구된다. 현재, 특정 멀티칩 모듈상의 다양한 칩들 사이에서 요구되는 특정연결을 위해, 특별한 상호연결이 디자인되어야만 한다. 이들 상호연결은 멀티칩 모듈 상에서 하드웨어적으로 구현되거나, 멀티칩 모듈상의 다른 칩들 사이에서 요구된 연걸을 제공하는 응응기기 형태의 특정한 집적회로칩이어야만 한다.
본 발명은 멀티칩 모듈상의 상호연결칩을 위한 개선된 장치 및 그 제조방법을 제공하는데 그 목적이 있다. 본 발명은 원 타임-필드 프로그래머블 상호연결칩을 제공한다. 이 상호연결칩은 앤티퓨즈 장치의 기능을 제공한다. 상호연결칩은 초기에는 연결되지 않지만, 연결이 가능하다. 상기 칩의 두 단자에 높은 전압을 인가함으로써, 진성 폴리실리콘층 상하에 위치한 불순물 주입된 폴리실리콘층으로부터의 불순물 재분포를 통하여, 절연체로서 사용되는 진성 폴리실리콘층이 두 패드사이에서 신뢰할 수 있는 단락회로를 형성하도록 한다. 상기 상호연결칩 상에 걸리는 소정의 전압은 상기 상호연결칩에 다른 칩이 언결되도록 프로그램 가능한 연결을 제공한다.
도1은 본 발명이 구현되는 멀티칩 모듈의 평면도.
도2는 도1에 도시된 기판의 단면도.
도3은 상호연결칩의 평면도.
도4는 상호연결칩의 단면도.
도5는 도4에 도시된 상호연결칩의 상세한 부분 단면도.
도6은 도3에 도시된 프로그램 가능한 상호연결 구조의 부분 상세도.
도7a 내지 도7e는 상호연결칩에서 사용하기 위한 앤티퓨즈를 형성하는 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
14 : 상호연결패턴 8,40 : 비아
24 : TAB 프레임 50 : 금속라인
52 : 실리콘 기판 54,58 : 폴리실리콘층
56 : 진성 폴리실리콘층
다음에 설명된 본 발명의 공정단계 및 구조는 집적회로를 제조하기 위한 완전한 공정 흐름을 나타내지는 않는다. 본 발명은 현재 종래 기술에서 사용되는 집적회로 제조 기술과 관련하여 실행될 수 있고, 다만, 일반적으로 실행되는 공정단계에 포함되는 많은 단계가 본 발명을 이해하는데 필요하다. 집적회로를 제조하는 과정의 일부를 나타내는 단면도는 일정한 비례로 확대하여 그려진 도면이지만 본 발명의 중요한 특징을 나타내도록 도시되어 있다.
도면, 특히 도1을 참조하면, 본 발명이 구현될 수 있는 멀티칩 모듈의 평면도가 도시되어 있다. 기판(10)은 균일하게 구워진 세라믹으로 구성되어 도1의 정사각형들로 표시된 다수의 다이 형성 위치(12)를 포함한다. 고해상도의 금속연결패턴(14)의 단일 층은 인접한 칩들을 연결하는데 사용된다. 기판(10) 상에 위치하는 다양한 실리콘 다이와 매치되는 양호한 열팽창 계수를 제공하기 때문에, 도시된 예에서 세라믹 기판이 기판으로 사용되어, 시스템의 신뢰도를 증진시킨다.
칩간 상호연결패턴(14)은 기판(10)의 표면에 증착된 구리층(도시되지 않음)에서 식각된다. 이 상호연결은 100㎛ 중앙에서 대략 50㎛폭을 갖는다. 바람직하기 로는, 상호연결패턴(14)은 칩을 기판(10)에 부착하기 위해 사용되는 TAB(Tape Automated Bonding)프레임의 외측리드 또는 패드와 매치된다. 비록 와이어 본딩이 사용될 지라도, 칩상의 패드를 기판(10)과 연결하는데 TAB 프레임이 사용된다. 손상으로부터 보호하기 위하여 폴리이미드(16)층이 구리 위에 부가된다. 전원 및 접지 판이 기판(10)내에 증착되어 비아(18)를 통해 억세스 된다. 가장자리의 연결패턴(20) 역시 구리층에서 식각된다.
도2는 도1의 기판의 단면도로서, 기판(10) 상에 형성되어 TAB 프레임(24)을 사용하여 상호연결패턴(14)과 연결되는 칩(22)을 도시하고 있다. 비아(18)는 균일하게 구워진 세라믹기판(10)내에 증착된 전원 및 접지판(26)을 억세스 한다. 칩(22)은 상호연결칩 또는 로직칩일 수 있고, 또는, 상호연결 및 로직이 하나의 단일 칩으로 조합될 수 있다. 대부분의 상호연결은 기판(10)상에 형성된 칩(22)에 포함되어 있다. 일반적인 경우, 이들 칩(22)의 약 1/2은 로직칩보다는 상호연결칩으로 본 발명에 따른 기판(10)을 가로질러 하나의 칩(22)과 다른 칩(22)을 연결하는데 주로 사용된다.
본 발명은 기판(10)상에 형성된 많은 다양한 헝태의 로직칩을 포함한다. 기판(10)상에 다이 형성 위치(12)를 맞추도록 설계되는 표준 게이트 어레이가 사용될 것이다. 이러한 형태의 게이트 어레이는 10㎟정도이고, 25,000∼50,000 이상의 게이트를 포함할 것이다. 전형적으로, 게이트 어레이는 100미크론 정도 떨어져 근접한 패드가 특징으로서, 많은 리드가 사용될 수 있다.
사용될 수 있는 또 다른 형태의 로직칩은 통상의 TAB 프레임(24)으로 다이 형성 위치(12)에 채택되는 표준 IC이다. 메모리 및 마이크로 프로세서와 같은 기능을 위해 표준 IC가 사용되어, 표준 디바이스의 집적도가 게이트 어레이 전반에 걸쳐 중요한 비용 및 성능의 장점을 제공한다. 또 다른 형태는 프로그래머블 어레이 로직 디바이스와 같이 하나 이상의 다양한 형태의 프로그래머블 로직을 사용한다. 또한, 어느 정도 감소된 클록 속도에서 복잡한 로직을 위해 필드 프로그래머블 게이트 어레이가 사용될 것이다.
이러한 모든 로직칩은 본 발명에 따른 프로그래머블 상호연결칩을 사용함으로써 서로 연결될 것이다. 본 발명의 상호연결칩은 앤티퓨즈의 기능을 제공하는 원타임-필드 프로그래머블 상호연결칩이다. "앤티퓨즈(antifuse)"는 프로그램 되지 않았을 때, 제1 및 제2단자를 전기적으로 연결되지 않지만, 제1 및 제2단자 사이에 충분한 전압을 인가함으로써 프로그램 되었을 때, 영구적으로 제1 및 제2단자를 전기적으로 연결하는 구조이다.
특히, 칩상의 상호연결은 초기에 개방되어 있거나, 연결되어 있지 않는다. 칩상의 패드들 중 두개에 높은 전압이 인가될 때, 진성 폴리실리콘층을 지나서까지 공핍층이 항상 형성된다. 이는 전류가 흐르도록 하고 유전체에서 발생하는 열은 도펀트가 도핑된 층에서부터 진성층을 지나 확산되도록 야기한다. 연결을 형성하기 위한 메커니즘이 아래에 상세히 설명될 것이다.
표준 기판에 전기적으로 프로그램 가능한 상호연결을 제공하기 위하여, 본 발명에 따른 상호연결칩은 멀티 칩 모듈 내에서 사용된다. 표준 멀티칩 모듈은 칩어레이내의 인접한 칩들 사이에 상호연결을 제공한다. 로직칩들 사이의 특별한 핀들을 연결하는 특정 상호연결은 이들 원 타임 원 타임 프로그래머블 상호연결칩에 의해 제공된다. 모듈상의 로직은 전술한 바와 같이 다양한 형태로 구현된다.
도3은 평면도이고 도4는 본 발명에 따른 상호연결칩(30)의 단면도이다. 상호연결칩은 실리콘 기판(32)으로부터 구성되어, 두 세트의 금속라인(34 및 36)을 상호 연결시키는 비아(도시되지 않음)와 함께 유전체 층(38)으로 분리된 두개의 직교 금속라인(34 및 36)을 구비한 상호연결패턴을 포함한다. 도3 및 도4의 상호연결패턴은 두개의 표준 금속 마스크 및 본 발명에 따른 하나의 비아 마스크를 사용하여 제조된다. 직교 층은 TAB 프레임 또는 와이어 본드를 위한 본딩 패드(20)에서 끝나게 된다.
앤티퓨즈를 제거하여 전기적 연결을 주기 위하여, 하나의 수평 금속 라인 및 하나의 수직 금속 라인에 프로그래밍 전압을 인가함으로써 상호 연결 칩(30)이 프로그램 된다. 본 발명에 따른 프로그램 가능한 상호연결칩 본딩 패드 레이아웃은 통상의 게이트 어레이와 동일한 것으로 이루어질 수 있다.
도5를 참조하면, 본 발명에 따른 상호연결칩(30)의 세부 단면도가 도시되어 있다. 도면에 도시된 바와 같이, 프로그램 되지 않은 비아(40)는 진성 폴리실리콘층(44) 상의 도핑된 폴리실리콘층(46)과 함께 진성 폴리실리콘층(44) 아래의 도핑된 폴리실리콘층(42)을 포함한다. 결국, 진성 폴리실리콘층(44)은 도핑된 폴리실리콘층(42 및 46)사이에서 끼워져 있다. 진성 폴리실리콘층(44)은 정상적인 사용 하에서 금속라인(34)이 금속라인(36)과 전기적으로 연결되는 것을 방지한다. 도핑된 폴리실리콘층(42 및 46)은, 예를 들어, 알루미늄과 같은 불순물로 고농도로 도핑 되어진다. 초과 전압의 인가로, 전류가 진성 폴리실리콘층(44)을 통과하게 되어, 전장이 걸린 상태에서 도핑된 폴리실리콘층(42 및 46)의 불순물이 진성 폴리실리콘층(44)을 지나 확산하는 시점까지 폴리실리콘층의 온도가 상승하게 된다. 확산된 불순물은 진성 폴리실리콘층(44)이 영구적으로 전도층이 되게 한다. 통상적으로, 금속라인(34)은 리플랙터리(refractory) 금속라인이고, 금속라인(36) 역시 리플랙터리 금속라인이다. 다른 전도물질이 본 발명에 따른 금속라인을 대체하여 사용될 수도 있다.
진성 폴리실리콘층(44)의 두께는 상호연결칩(30)의 중요한 파라미터이다. 도시된 예에서, 진성 폴리실리콘층(44)은 약 0.1∼0.5㎛이다. 고농도 주입된 폴리실리콘층(42 및 46)은 약 100∼500Å의 범위이다. 진성 폴리실리콘층(44)의 두께는 멀티칩 모듈이 운영되는 동작 전압에 의존할 것이다. 진성 폴리실리콘층(44)이 너무 얇으면, 동작 전압이 진성 폴리실리콘층(44)으로 불순물 확산을 야기하여 원하지 않은 때에 단락회로를 야기하게 될 것이다. 진성 폴리실리콘층(44)의 두께는 상호연결칩(30)에 전압이 공급되는 최악의 경우에도 현재의 저항을 높게 유지되도록 충분히 두꺼워야만 한다.
그러나, 두께가 지나치게 두껍지 않아야 하고, 연결을 파괴시킬 수 있을 정도의 전압은 충분히 높은 전압이어서 금속층 사이 유전체 절연막을 파괴시키거나 손상시킬 것이다. 또한, 진성 폴리실리콘층(44)이 너무 두꺼우면, 진성 폴리실리콘층(44)으로 충분한 불순물이 확산하기 위해 요구되는 전압이 금속라인(34 및 36)을 분리시키는 유전체를 파괴시키게 될 것이다.
도핑된 폴리실리콘층(42 및 46)에서 진성 폴리실리콘층(44)으로 확산이 일어난다. 연결은 단락회로가 요구되는 두 지점을 제외한 모든 패드를 접지 시킴으로써 이루어진다. 이들 남아있는 패드중 하나는 전압이 증가하는 반면 본 발명에 따른 다른 패드는 전압 강하된다. 인가된 전압이 선택되어 선택된 앤티퓨즈 내의 진성 폴리실리콘층(44)은 영구적 전도체가 된다.
최대 7볼트로 5볼트에서 동작하는 시스템에 있어서, 본 발명에 따른 앤티퓨즈는 대략 15볼트를 사용하여 프로그램 된다. 이러한 시스템에 있어서, 전압차 15볼트에 대하여, 금속라인(36)을 가로지르는 전압을 +7.5볼트로 증가시키고, 금속라인(34)의 전압을 -7.5볼트로 낮춤으로써 앤티퓨즈 내에 단락회로가 형성될 것이다. 이는 두 라인을 가로지르는 비아에서 연결을 프로그램 하는 데 있어서, 앤티퓨즈가 프로그램 되도록 야기한다. 앤티퓨즈내의 층의 두께는 응용기기 및 동작전압에 따라 변화될 것이다.
도6을 참조하면, 본 발명에 따른 상호연결칩(30)의 프로그램 가능한 상호 연결 구조의 자세한 평면도가 도시되어 있다. 도면에 도시된 바와 같이 금속라인(34 및 36)은 주기적인 어레이 내에 가로질러 도시되어 있다. 도핑된 폴리실리콘층(42 및 46) 사이의 진성 폴리실리콘층을 포함하는 폴리실리콘 샌드위치는 금속라인(34 및 36)이 서로 교차하는 지점에서 비아(40)내에 위치한다. 도핑된 폴리실리콘층(42 및 46) 각각은 금속라인(34 및 36)과 전기적으로 접촉되어 있다. 프로그램 되지 않는 상태에 있어서, 진성 폴리실리콘층(44)은 도핑된 폴리실리콘층(42 및 46) 사이에 위치한다. 프로그램된 앤티퓨즈에 있어서, 금속라인(34 및 36) 사이의 전기적 연결을 제공하기 위하여, 진성 폴리실리콘층(44)은 충분한 양의 불순물을 포함한다. 본 발명에 따른 상호연결칩(30)내의 각 비아(40)는 사각형 형태로 약 1∼2㎛ 교차한다.
도7a 내지 도7f는 본 발명에 따른 상호연결칩 내에 사용하기 위한 앤티퓨즈를 제조하는 공정을 도시하고 있다. 일반적으로 도7a 내지 도7f에서의 층은 화학기상증착을 사용하여 형성된다. 또한, 통상의 지식을 가진 자에게 널리 알려진 활용방법 역시 도면에 도시된 층을 형성하기 위하여 사용될 수 있다. 도7a도에서 금속층(50)은 실리콘 기판(52)상에 증착된다. 금속충(50)은 금속라인을 형성하기 위하여 배치된다. 통상적으로 금속층은 약 0.5∼1㎛의 두께로 형성된다. 도시된 예에서, 금속층(50)은 리플랙터리(refractory) 금속이다. TiN, Ti 및 Mo와 같은 다른 리플랙터리 금속에 대하여 물리기상증착이 사용되는 반면, 텅스텐을 증착하기 위한 바람직한 방법은 화학기상증착이다.
동작온도가 높기 때문에 텅스텐과 같은 리플랙터리 금속이 선택된다. 통상적으로 본 발명에 따른 단락회로를 형성하는데 있어서, 도핑된 폴리실리콘층에서 진성폴리실리콘층으로 도펀트가 확산하는 동안 국부적으로 높은 온도가 발생한다. 충분히 높은 작업온도를 얻고, 폴리실리콘이 재결정화하도록 리플랙터리 금속이 사용된다. 계속하여 폴리실리콘층(54)이 금속라인(50) 상에 형성된다. 얕은 이온주입, 예를들어 인을 주입함으로써 도핑된 폴리실리콘층(58)이 형성된다. 도핑된 폴리실리콘층(54)은 약200∼500Å의 두께로 형성된다. 이 폴리실리콘층은 진성폴리실리콘층을 성장시켜 그 층에 도펀트를 주입시키고 확산시킴으로써 형성될것이다. 도핑된 폴리실리콘층은 통상의 지식을 가진 자에게 잘 알려져 있는 화학 기상증착, 이베포레이션(evaporation) 또는 스퍼터링 기술을 사용하여 직접적으로 증착될 수 있을 것이다.
도7b에서 진성폴리실리콘층(56)이 폴리실리콘층(54)상에 형성된다. 또 다른 도핑된 폴리실리콘층(58)이 폴리실리콘층(56) 상에 형성된다. 도시된 예에 있어서, 진성폴리실리콘층(56)은 약5000∼10000Å의 두께인 반면, 도핑된 폴리실리콘층(58)은 약1000∼2000Å의 두께이다. 얕은 이온주입, 예를 들어 인을 주입함으로써 도핑된 폴리실리콘층(58)이 형성된다. 폴리실리콘층(54)은 증착 후 도핑되는 반면 폴리실리콘층(58)은 얕은 이온주입에 의해 생성된다. 그 후, 도7c에 도시된 바와 같이 이들 층은 개구부(60)를 형성하기 위해 이들 층이 패턴되어 식각된다. 도7d에서 개구부(60) 내에 유전체(62)가 증착된다. 유전체(62)는 공지의 스핀 온 글래스 물질 및 방법을 사용하여 개구부(60) 내에 증착된다. 계속하여, 도시된 예에서 부가적인 유전체(63)는 화학 기상증착 유전체를 사용하여 형성된다. 도핑된 폴리실리콘층(58)을 노출시키는 개구부(65)가 반응성 이온 식각에 의해 형성되어, 도7e에 도시된 바와 같이 금속층(64)에 오믹 콘택을 제공한다. 도시된 예에서, 불순물 인은 약 850℃ 내지 900℃의 온도에서 층을 관통하여 이동한다. 도시된 예에서 화학기상증착은 약 550℃ 내지 620℃에서 수행된다. 전형적으로 콘택은 반응성 이온 에칭에 의해 식각된다. 계속하여 도7e에서 금속층(64)이 전체 구조 상부에 증착되고, 금속라인을 형성하기 위하여 패터닝되어 식각된다. 도시된 에에서, 금속층(64)은 리플랙터리 금속층이고, 약 0.5∼1㎛의 두계를 가진다. 상술한 바와 같이, 이 층은 사용되는 물질에 따라 화학 기상증착 또는 물리 기상증착을 사용하여 증착될 것이다. 손상을 방지하기 위하여 유전체가 증착된다.
원 타임-필드 프로그래머블 상호연결칩은 프로그래밍 전 TAB 패키지에서 패키지 된 후, 개방 및 단락을 위해 테스트될 수 있다. TAB 프레임과의 연결쌍 사이에 전류원을 두어 전류가 발생되도록 함으로써, 잠재적(potential) 연결이 테스트될 수 있다. 연결을 위한 펀치쓰로우 전압을 결정하기 위하여 전압이 측정될 수 있다. 그 전압이 한계내에 있다면, 프로그램 가능한 연결은 양호한 상태에 있음을 알 수 있다. 그렇지 않다면, 칩은 결함을 가지고 있어 대체되는 것이 요구될 것이다.
본 발명에 따른, 원 타임-필드 프로그래머블 상호연결칩은 표준 제품을 기반으로 이루어진 특정 멀티칩 모듈을 발전시키기 위하여 제공된다. 더욱이, 앤티퓨즈를 사용하는 프로그래머블 상호연결칩은 다른 형태의 집적회로에 대해 개발된 프로세싱을 사용한다. 상호연결칩의 디자인에 근간 하여, 다양한 로직칩을 연결하는 다양한 응용기기에 이 칩이 적용될 수 있다. 본 발명은 각 상호연결을 위한 특정한 디자인을 요구하지 않고 연결을 프로그램 하도록 허용하기 때문에 특정 멀티칩 모듈을 실용화하는데 도움을 준다.
본 발명은, 이미 프로그램된 상호연결칩이 새로운 로직 칩의 세부사항에 적합하도록 프로그래밍 되는 새로운 것들로 교체될 수 있기 때문에 모듈내의 다양한 로직칩으로부터 교환을 허용한다. 또한, 본 발명의 상호연결칩은 리페어 및 수율 문제를 감소시키면서, 기판상에서의 어셈블리이전에 프로그램되어 테스트될 수 있다.
본 발명은 바람직한 실시예에 대하여 도시되고 설명되였지만, 형태 및 상세에서의 다양한 변화가 본 발명의 정신 및 범위를 벗어나지 않고 본 발명내에서 이루어질 수 있다는 것은 통상의 지식을 가진 자에 의해 이해될 것이다.

Claims (45)

  1. 다수의 다이 형성 위치 및 인접한 다이 형성 위치에 형성된 집적회로를 함께 연결시키기 위한 상호연결패턴을 포함하는 멀티칩 모듈을 위한 기판; 상기 다수의 다이 형성 위치중 하나에서 상기 기판상에 형성되되 상기 상호 연결패턴에 전기적으로 연결되는 다수의 패드를 가지는 적어도 하나의 로직칩; 및 상기 다수의 다이 형성 위치중 하나의 위치에서 기판상에 형성되는 적어도 하나의 상호연결칩을 포함하되, 각각의 상기 상호연결칩은, 상기 상호연결패턴에 전기적으로 연결되는 다수의 패드; 및 상기 다수의 패드내의 두 패드를 함께 연결시키기 위하여 다수의 패드에 연결되되, 초기에는 상기 다수의 패드내의 두 패드사이의 언결이 형성되지 않고, 상기 두 패드에 소정의 전압을 인가함으로써 두 패드내의 연결이 형성되며, 적어도 하나의 상호연결칩이 로직 칩들을 전기적으로 연결하도록 구성되는 프로그램 가능한 상호연결 구조를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템.
  2. 제1항에 있어서, 상기 다수의 패드는 제1패드세트 및 제2패드세트를 포함하고, 상기 두 패드는 상기 제1패드세트로부터의 제1패드와 제2패드세트로부터의 제2패드를 포함하고, 상기 두 패드사이의 연결은 제1패드 및 제2패드 양단에 소정의 전압을 인가함으로써 형성되는 것을 특징으로 하는 집적회로 패키징 시스템.
  3. 제2항에 있어서, 상기 프로그램 가능한 상호연결 구조는 다수의 제1전도라인 및 제2전도라인을 포함하고, 다수의 제1전도라인은 제1패드세트와 연결되며 다수의 제2전도라인은 제2패드세트와 연결되는 것을 특징으로 하는 집적회로 패키징 시스템.
  4. 제3항에 있어서,상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 겹쳐지고, 상기 다수의 제1전도라인은 다수의 지점에서 상기 다수의 제2전도라인과 교차하는 것을 특징으로 하는 집적희로 패키징 시스템.
  5. 제4항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 직각인 것을 특징으로 하는 집적회로 패키징 시스템.
  6. 제4항에 있어서, 상기 다수의 제1전도라인은 절연체에 의해 다수의 제2전도라인과 분리되는 것을 특징으로 하는 집적회로 패키징 시스템.
  7. 제6항에 있어서, 상기 절연체는 유전체인 것을 특징으로 하는 집적회로 패키징 시스템.
  8. 제6항에 있어서, 다수의 비아가 상기 다수의 제1전도라인을 상기 다수의 제2전도라인과 연결시키고, 상기 다수의 비아중 한 비아는 상기 다수의 지점 각각에 위치하는 것을 특징으로 하는 집적회로 패키징 시스템.
  9. 제8항에 있어서, 각각의 상기 비아는 초기에 오픈되어 있는 앤티퓨즈를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템.
  10. 제8항에 있어서, 상기 각각의 비아는, 상기 다수의 제1전도라인내의 제1전도라인과 연결되는 도핑된 제1폴리실리콘층, 상기 다수의 제2전도라인내의 제2전도라인과 연결되는 도핑된 제2, 폴리실리콘층, 및 도핑된 상기 제1 및 제2폴리실리콘층을 분리하는 진성 폴리실리콘층을 포함하는 것을 특징으로 하는 집적회로 패키징 시스템.
  11. 제10항에 있어서, 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결은 상기 진성 폴리실리콘층에 의해 차단되고, 소정의 시간동안 상기 제1전도라인과 상기 제2전도라인 사이에 소정의 전압을 인가함에 따라, 상기 도핑된 제1 및 제2폴리실리콘층으로부터의 도펀트가 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결을 형성하는 상기 진성 폴리실리콘층으로 확산되는 것을 특징으로 하는 집적회로 패키징 시스템.
  12. 제11항에 있어서, 상기 소정의 전압은 절연체를 파괴시키지 않는 전압인 것을 특징으로 하는 집적회로 패키징 시스템.
  13. 제11항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 집적회로 패키징 시스템.
  14. 제13항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 집적회로 패키징 시스템.
  15. 다수의 패드; 및 상기 다수의 패드중 두 패드를 함께 연결시키기 위하여 상기 다수의 패드에 연결되는 프로그램 가능한 상호연결 구조를 포함하되, 초기에는 상기 다수의 패드중 상기 두 패드의 연결이 형성되지 않고, 상기 두 패드의 연결은 상기 두 패드에 소정의 전압을 인가함으로써 이루어지는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  16. 제15항에 있어서, 상기 다수의 패드는 제1패드세트 및 제2패드세트를 포함하고, 상기 두 패드는 상기 제1패드세트로부더의 제1패드와 제2패드세트로부터의 제2 패드를 포함하고, 상기 두 패드사이의 연결은 제1패드 및 제2패드 양단에 소정의 전압을 인가함으로써 형성되는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  17. 제16항에 있어서, 상기 프로그램 가능한 상호연결 구조는 다수의 제1전도라인 및 제2전도라인을 포함하고, 다수의 제1전도라인은 제1패드세트와 연결되며 다수의 제2전도라인은 제2패드세트와 연결되는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  18. 제17항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 겹쳐지고, 상기 다수의 제1전도라인은 다수의 지점에서 상기 다수의 제2전도라인과 교차하는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  19. 제18항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 직각인 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  20. 제18항에 있어서, 상기 다수의 제1전도라인은 절연체에 의해 다수의 제2전도라인과 분리되는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  21. 제20항에 있어서, 상기 절연체는 유전체인 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  22. 제18항에 있어서, 다수의 비아가 상기 다수의 제1전도라인을 상기 다수의 제2전도라인과 연결시키고, 상기 다수의 비아중 한 비아는 상기 다수의 지점 각각에 위치하는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  23. 제22항에 있어서, 각각의 상기 비아는 앤티퓨즈를 포함하는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  24. 제23항에 있어서, 상기 각각의 비아는, 상기 다수의 제1전도라인내의 제1전도라인과 연결되는 도핑된 제1폴리실리콘층, 상기 다수의 제2전도라인내의 제2전도라인과 연결되는 도핑된 제2폴리실리콘층, 및 도핑된 상기 제1 및 제2폴리실리콘층을 분리하는 진성 폴리실리콘층을 포함하는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  25. 제24항에 있어서, 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결은 상기 진성 폴리실리큰층에 의해 차단되고, 소정의 시간동안 상기 제1전도라인과 상기 제2전도라인 사이에 소정의 전압을 인가함에 따라, 도펀트가 상기 진성폴리실리콘층으로 확산하여 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결을 형성하는 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  26. 제25항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  27. 제26항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 원 타임 프로그래머블 상호연결칩.
  28. 다수의 제1패드; 다수의 제2패드; 상기 다수의 제1패드에 연결되는 다수의 제1전도라인; 상기 다수의 제1전도라인과 겹쳐지고, 다수의 지점에서 상기 다수의 제1전도라인이 교차하고, 절연체에 의해 상기 다수의 제1전도라인과 분리되어 상기 다수의 제1전도라인과 전기적으로 연결되지 않으며, 상기 다수의 제2패드와 연결되는 다수의 제2전도라인; 및 상기 다수의 지점 각각에 위치하는 다수의 앤티퓨즈를 포함하되, 상기 제1전도라인과 상기 제2전도라인의 교차 지점에 위치한 앤티퓨즈를 가로지르는 전기적 연결을 형성시키기에 충분한 전압을 상기 다수의 제1전도라인내의 제1전도라인에 연결되는 상기 다수의 제1패드내의 제1패드와 상기 다수의 제2전도라인내의 제2전도라인에 연결되는 다수의 제2패드내의 제2패드간에 인가함으로써 상기 제1패드가 상기 제2패드와 연결되는 것을 특징으로 하는 프로그래머블 상호연결칩.
  29. 제28항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 직각인 것을 특징으로 하는 프로그래머블 상호연결칩.
  30. 제28항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그래머블 상호연결칩.
  31. 제30항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그래머블 상호연결칩.
  32. 제28항에 있어서, 상기 절연체는 유전체인 것을 특징으로 하는 프로그래머블 상호연결칩.
  33. 제28항에 있어서, 상기 다수의 앤티퓨즈내의 각 앤티퓨즈는, 상기 제1전도라인과 전기적으로 연결되는 도핑된 제1폴리실리콘층, 상기 제2전도라인과 전기적으로 연결되는 도핑된 제2폴리실리콘층, 및 상기 도핑된 제1 및 제2폴리실리콘층을 분리시키는 진성 폴리실리콘층을 포함하여 이루어지는 것을 특징으로 하는 프로그래머블 상호연결칩.
  34. 제33항에 있어서, 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결은 상기 진성 폴리실리콘층에 의해 차단되고, 상기 제1전도라인과 상기 제2전도라인 사이에 소정의 전압을 인가함에 따라, 상기 도핑된 제1 및 제2폴리실리콘층으로부터의 도펀트가 상기 진성 폴리실리콘층으로 확산하여 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결을 형성하는 것을 특징으로 하는 프로그래머블 상호연결칩.
  35. 제34항에 있어서, 상기 소정의 전압은 절연체를 파괴시키지 않는 전압인 것을 특징으로 하는 프로그래머블 상호연결칩.
  36. 제34항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그래머블 상호연결칩.
  37. 제36항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그래머블 상호연결칩.
  38. 제1전도라인과 전기적 연결되는 도핑된 제1폴리실리콘층; 상기 도핑된 제1폴리실리콘층 상에 형성된 진성 폴리실리콘층; 상기 진성 폴리실리콘층상에 형성되어 제2전도라인과 전기적으로 연결되는 도핑된 제2폴리실리콘층을 포함하되, 상기 제1전도라인과 상기 제2전도라인 사이에 충분한 전압을 인가함으로써 도펀트가 상기 진성 폴리실리콘층 내로 확산하여 상기 진성 폴리실리콘층이 영구적 전도체가 되도록 하는 것을 특징으로 하는 앤티퓨즈 장치.
  39. 불순물이 주입된 제1폴리실리콘층을 형성하는 단계; 상기 불순물 주입된 제1폴리실리콘층상에 불순물이 주입되지 않은 제2폴리실리콘층을 형성하는 단계; 상기 불순물이 주입되지 않은 폴리실리콘층상에 불순물이 주입된 제3폴리실리콘층을 형성하는 단계; 및 상기 제1 및 제3폴리실리콘층에 전압을 인가하여 불순물이 상기 제2폴리실리콘층으로 확산되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
  40. 제39항에 있어서, 상기 제1 및 제3폴리실리콘층은 각각 제1 및 제2금속라인에 각각 연결되어지는 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
  41. 제40항에 있어서, 상기 제1 및 제2금속라인은 절연체로 절연되어 있는 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
  42. 제41항에 있어서, 상기 인가전압은 절연체를 파괴시키지 않는 전압범위내에서 선택되어지는 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
  43. 제39항에 있어서, 상기 제2폴리실리콘층의 두께는 5,000∼10,000Å인 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
  44. 제39항에 있어서, 상기 제1폴리실리콘층의 두께는 200∼500Å인 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
  45. 제39항에 있어서, 상기 제3폴리실리콘층의 두께는 1,000∼2,000Å인 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
KR1019960043809A 1995-09-26 1996-09-30 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법 KR100276097B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/534,008 1995-09-26
US08/534,008 US5844297A (en) 1995-09-26 1995-09-26 Antifuse device for use on a field programmable interconnect chip

Publications (2)

Publication Number Publication Date
KR970018092A KR970018092A (ko) 1997-04-30
KR100276097B1 true KR100276097B1 (ko) 2000-12-15

Family

ID=24128327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960043809A KR100276097B1 (ko) 1995-09-26 1996-09-30 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US5844297A (ko)
KR (1) KR100276097B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872882B1 (ko) 2006-04-26 2008-12-10 삼성전자주식회사 저전력 어플리케이션을 위한 전기적으로 프로그램 가능한집적 퓨즈 장치 및 그 형성 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581111A (en) * 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US6463396B1 (en) * 1994-05-31 2002-10-08 Kabushiki Kaisha Toshiba Apparatus for controlling internal heat generating circuit
KR100252447B1 (ko) 1995-06-02 2000-04-15 아르므 엠. 무센 융기된텅스텐플러그앤티퓨즈및제조공정
US5986322A (en) * 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
US6329712B1 (en) 1998-03-25 2001-12-11 Micron Technology, Inc. High density flip chip memory arrays
US20020105057A1 (en) * 2001-02-02 2002-08-08 Vyvoda Michael A. Wafer surface that facilitates particle removal
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6774457B2 (en) * 2001-09-13 2004-08-10 Texas Instruments Incorporated Rectangular contact used as a low voltage fuse element
GB2382220A (en) 2001-11-20 2003-05-21 Zarlink Semiconductor Ltd Polysilicon diode antifuse
US6753482B1 (en) * 2002-05-06 2004-06-22 Micron Technology, Inc. Semiconductor component with adjustment circuitry
WO2004061851A2 (en) 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US20050226067A1 (en) 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
US8637366B2 (en) * 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US7042353B2 (en) * 2003-02-03 2006-05-09 Ingrid, Inc. Cordless telephone system
DE10349749B3 (de) * 2003-10-23 2005-05-25 Infineon Technologies Ag Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen
KR100576715B1 (ko) 2003-12-23 2006-05-03 한국전자통신연구원 10기가비트 이더넷 프레임 다중화/역다중화 장치
JP2005285971A (ja) * 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
KR100732288B1 (ko) * 2005-04-15 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8891328B2 (en) 2011-06-27 2014-11-18 International Business Machines Corporation Low voltage metal gate antifuse with depletion mode MOSFET

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4106051A (en) * 1972-11-08 1978-08-08 Ferranti Limited Semiconductor devices
JPS5527645A (en) * 1978-08-17 1980-02-27 Nec Corp Semiconductor device
US5148256A (en) * 1981-02-23 1992-09-15 Unisys Corporation Digital computer having an interconnect mechanism stacked above a semiconductor substrate
US4442507A (en) * 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
US4764801A (en) * 1985-10-08 1988-08-16 Motorola Inc. Poly-sidewall contact transistors
US4748450A (en) * 1986-07-03 1988-05-31 American Telephone And Telegraph Company, At&T Bell Laboratories Vehicular multiband antenna feedline coupling device
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US4796074A (en) * 1987-04-27 1989-01-03 Instant Circuit Corporation Method of fabricating a high density masked programmable read-only memory
AU610249B2 (en) * 1987-09-29 1991-05-16 Microelectronics And Computer Technology Corporation Customizable circuitry
JP2707582B2 (ja) * 1988-03-31 1998-01-28 ソニー株式会社 半導体装置
US5266828A (en) * 1988-10-14 1993-11-30 Matsushita Electric Industrial Co., Ltd. Image sensors with an optical fiber array
US4990974A (en) * 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
US5026663A (en) * 1989-07-21 1991-06-25 Motorola, Inc. Method of fabricating a structure having self-aligned diffused junctions
US5502315A (en) * 1989-09-07 1996-03-26 Quicklogic Corporation Electrically programmable interconnect structure having a PECVD amorphous silicon element
FR2654257A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistors mis ayant une grille debordant sur les portions des regions de source et de drain faiblement dopees.
US5073810A (en) * 1989-11-07 1991-12-17 Hitachi, Ltd. Semiconductor integrated circuit device and manufacturing method thereof
US5070391A (en) * 1989-11-30 1991-12-03 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
US5070384A (en) * 1990-04-12 1991-12-03 Actel Corporation Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer
US5181096A (en) * 1990-04-12 1993-01-19 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayer
US5404029A (en) * 1990-04-12 1995-04-04 Actel Corporation Electrically programmable antifuse element
US5106773A (en) * 1990-10-09 1992-04-21 Texas Instruments Incorporated Programmable gate array and methods for its fabrication
EP0481703B1 (en) * 1990-10-15 2003-09-17 Aptix Corporation Interconnect substrate having integrated circuit for programmable interconnection and sample testing
US5095362A (en) * 1990-10-23 1992-03-10 Instant Circuit Corporation Method for reducing resistance for programmed antifuse
JPH0714024B2 (ja) * 1990-11-29 1995-02-15 川崎製鉄株式会社 マルチチップモジュール
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5091769A (en) * 1991-03-27 1992-02-25 Eichelberger Charles W Configuration for testing and burn-in of integrated circuit chips
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5196724A (en) * 1991-04-26 1993-03-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5311053A (en) * 1991-06-12 1994-05-10 Aptix Corporation Interconnection network
US5242851A (en) * 1991-07-16 1993-09-07 Samsung Semiconductor, Inc. Programmable interconnect device and method of manufacturing same
DE69327824T2 (de) * 1992-07-31 2000-07-06 St Microelectronics Inc Programmierbare Kontaktstruktur
KR950009283B1 (ko) * 1992-08-24 1995-08-18 삼성전자주식회사 반도체장치의 제조방법
US5311032A (en) * 1992-11-23 1994-05-10 Eastman Kodak Company Storage phosphor reader diagnostics
US5581111A (en) * 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US5572061A (en) * 1993-07-07 1996-11-05 Actel Corporation ESD protection device for antifuses with top polysilicon electrode
US5497027A (en) * 1993-11-30 1996-03-05 At&T Global Information Solutions Company Multi-chip module packaging system
US5512765A (en) * 1994-02-03 1996-04-30 National Semiconductor Corporation Extendable circuit architecture
US5679974A (en) * 1994-09-29 1997-10-21 Kawasaki Steel Corporation Antifuse element and semiconductor device having antifuse elements
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
US5606188A (en) * 1995-04-26 1997-02-25 International Business Machines Corporation Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872882B1 (ko) 2006-04-26 2008-12-10 삼성전자주식회사 저전력 어플리케이션을 위한 전기적으로 프로그램 가능한집적 퓨즈 장치 및 그 형성 방법
US7576407B2 (en) 2006-04-26 2009-08-18 Samsung Electronics Co., Ltd. Devices and methods for constructing electrically programmable integrated fuses for low power applications

Also Published As

Publication number Publication date
US5920110A (en) 1999-07-06
US5844297A (en) 1998-12-01
KR970018092A (ko) 1997-04-30

Similar Documents

Publication Publication Date Title
KR100276097B1 (ko) 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법
US5126286A (en) Method of manufacturing edge connected semiconductor die
US4673966A (en) Semiconductor integrated circuit
US4933738A (en) Customizable semiconductor devices
US5731223A (en) Array of solder pads on an integrated circuit
US5146308A (en) Semiconductor package utilizing edge connected semiconductor dice
US5106773A (en) Programmable gate array and methods for its fabrication
US7656005B2 (en) Electrically programmable π-shaped fuse structures and methods of fabrication thereof
GB1236401A (en) Improvements relating to semiconductor structures and fabrication thereof
US5182420A (en) Method of fabricating metallized chip carriers from wafer-shaped substrates
EP3293761A1 (en) Semiconductor device and fabrication method thereof
KR20030055171A (ko) 양면접속형 반도체장치
US3436611A (en) Insulation structure for crossover leads in integrated circuitry
JP2828597B2 (ja) プログラム可能なアンチヒューズ素子およびその製造方法
US5731747A (en) Electronic component having a thin-film structure with passive elements
EP0127100A2 (en) Semiconductor integrated circuit device
US5111273A (en) Fabrication of personalizable integrated circuits
US4717988A (en) Universal wafer scale assembly
JPH0415618B2 (ko)
US3639811A (en) Semiconductor with bonded electrical contact
US6285068B1 (en) Antifuses and method of fabricating the same
US5194931A (en) Master slice semiconductor device
US3419955A (en) Semiconductor fabrication
KR930011468B1 (ko) 상부측 기판 접속부를 갖는 상보 금속 산화물 반도체 디바이스 및 이의 제조방법
EP0402592B1 (en) Master slice semiconductor device and method of forming it

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 16