KR970018092A - 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조 방법 - Google Patents

필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR970018092A
KR970018092A KR1019960043809A KR19960043809A KR970018092A KR 970018092 A KR970018092 A KR 970018092A KR 1019960043809 A KR1019960043809 A KR 1019960043809A KR 19960043809 A KR19960043809 A KR 19960043809A KR 970018092 A KR970018092 A KR 970018092A
Authority
KR
South Korea
Prior art keywords
conductive lines
pads
polysilicon layer
conductive
conductive line
Prior art date
Application number
KR1019960043809A
Other languages
English (en)
Other versions
KR100276097B1 (ko
Inventor
해롤드 에스 크래프츠
몰모리스
Original Assignee
김영환
현대전자산업 주식회사
박세광
현대 일렉트로닉스 아메리카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사, 박세광, 현대 일렉트로닉스 아메리카 filed Critical 김영환
Publication of KR970018092A publication Critical patent/KR970018092A/ko
Application granted granted Critical
Publication of KR100276097B1 publication Critical patent/KR100276097B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체소자의 금속라인 연결장치.
2. 발명이 해결하고자 하는 기술적 과제
PC 보드에 기반한 시스템에 대해 요구되는 시간에 비해 멀티칩 모듈에 기반한 시스템을 디자인하는데 소요되는 많은 시간을 절약할 수 있다.
3. 발명의 해결 방법의 요지
상호연결칩은 불순물이 주입된 폴리실리콘층 사이에 절연 특성의 진성 폴리실리콘층구조를 갖도록 함으로써 앤티퓨즈(antifuse)의 기능을 제공한다. 상기 상호 연결칩은 초기에는 연결되지 않지만, 상기 칩의 두 단자 사이의 높은 전압인가되면, 절연체로 사용되는 진성 폴리실리콘층 내로 불순물이 확산되어 두 불순물 주입 폴리실리콘층이 서로 연결된다.
4. 발명의 중요한 용도
반도체소자로 구성된 직접회로.

Description

필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 상호연결칩의 평면도.

Claims (45)

  1. 다수의 다이 형성 위치 및 인접한 다이 형성 위치에 형성된 직접회로를 함께 연결시키기 위한 상호연결패턴을 포함하는 멀티칩 모듈을 위한 기판; 상기 다수의 다이 형성 위치 중 하나에서 상기 기판 상에 형성되되 상기 상호 연결패턴에 전기적으로 연결되는 다수의 패드를 가지는 적어도 하나의 로직칩; 및 상기 다수의 다이형성 위치 중 하나의 위치에서 기판 상에 형성되는 적어도 하나의 상호연결칩을 포함하되, 각각의 상기 상호연결칩은, 상기 상호연결패턴에 전기적으로 연결되는 다수의 패드; 및 상기 다수의 패드내의 두 패드를 함께 연결시키기 위하여 다수의 패드에 연결되되, 초기에는 상기 다수의 패드내의 두 패드 사이의 연결이 형성되지않고, 상기 두 패드에 소정의 전압을 인가함으로써 두 패드내의 연결이 형성되며, 적어도 하나의 상호연결칩이 로직 칩들을 전기적으로 연결하도록 구성되는 프로그램 가능한 상호연결 구조를 포함하는 것을·특징으로 하는 직접회로 패키징 시스템.
  2. 제1항에 있어서, 상기 다수의 패드는 제1패드세트 및 제2패드세트를 포함하고, 상기 두 패드는 상기 제1패드세트로부터의 제1패드와 제2패드세트로부터의 제2패드를 포함하고, 상기 두 패드 사이의 연결은 제1패드 및 제2패드 양단에 소정의 전압을 인가함으로써 형성되는 것을 특징으로 하는 직접회로 패키징 시스템.
  3. 제2항에 있어서, 상기 프로그램 가능한 상호연결 구조는 다수의 제1전도라인 및 제2전도라인을 포함하고, 다수의 제1전도라인은 제1패드세트와 연결되며 다수의 제2전도라인은 제2패드세트와 연결되는 것을 특징으로 하는 직접회로 패키징 시스템.
  4. 제3항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 겹쳐지고, 상기 다수의 제1전도라인은 다수의 지점에서 상기 다수의 제2전도라인과 교차하는 것을 특징으로 하는 직접회로 패키징 시스템.
  5. 제4항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 직각인 것을 특징으로 하는 직접회로 패키징 시스템.
  6. 제4항에 있어서, 상기 다수의 제1전도라인은 절연체에 의해 다수의 제2전도라인과 분리되는 것을 특징으로 하는 직접회로 패키징 시스템.
  7. 제6항에 있어서, 상기 절연체는 유전체인 것을 특징으로 하는 직접회로 패키징 시스템.
  8. 제6항에 있어서, 상기 다수의 비아가 상기 다수의 제1전도라인을 상기 다수의 제2전도라인과 연결시키고, 상기 다수의 비아중 한 비아는 상기 다수의 지점 각각에 위치하는 것을 특징으로 하는 직접회로 패키징 시스템.
  9. 제8항에 있어서, 각각의 상기 비아는 초기에 오픈되어 있는 앤티퓨즈를 포함하는 것을 특징으로 하는 직접회로 패키징 시스템.
  10. 제8항에 있어서, 상기 각각의 비아는, 상기 다수의 제1전도라인내의 제1전도라인과 연결되는 도핑된 제1폴리실리콘층, 상기 다수의 제2전도라인내의 제2전도라인과 연결되는 도핑된 제2폴리실리콘층, 및 도핑된 상기 제1 및 제2폴리실리콘층을 분리하는 진성 폴리실리콘층을 포함하는 것을 특징으로 하는 직접회로 패키징 시스템.
  11. 제10항에 있어서, 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결은 상기 진성 폴리실리콘층에 의해 차단되고, 소정의 시간동안 상기 제1전도라인과 상기 제2전도라인 사이에 소정의 전압을 인가함에 따라, 상기 도핑된 제1 및 제2폴리실리콘층으로부터의 도펀트가 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결을 형성하는 상기 진성 폴리실리콘층으로 확산되는 것을 특징으로 하는 직접회로 패키징 시스템.
  12. 제11항에 있어서, 상기 소정의 진압은 절연체를 파괴시키지 않는 전압인 것을 특징으로 하는 직접회로 패키징 시스템.
  13. 제11항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 직접회로 패키징 시스템.
  14. 13항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 직접회로 패키징 시스템.
  15. 다수의 패드; 및 상기 다수의 패드 중 두 패드를 함께 연결시키기 위하여 상기 다수의 패드에 연결되는 프로그램 가능한 상호연결 구조를 포함하되, 초기에는 상기 다수의 패드 중 상기 두 패드의 연결이 형성되지 않고, 상기 두 패드의 연결은 상기 두 패드에 소정의 전압을 인가함으로써 이루어지는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  16. 제15항에 있어서, 상기 다수의 패드는 제1패드세트 및 제2패드세트를 포함하고, 상기 두 패드는 상기 제1패드세트로부터의 제1패드와 제2패드세트로부터의 제2패드를 포함하고, 상기 두 패드 사이의 연결은 제1패드 및 제2패드 양단에 소정의 전압을 인가함으로써 형성되는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  17. 제16항에 있어서, 상기 프로그램 가능한 상호연결 구조는 다수의 제1전도라인 및 제2전도라인을 포함하고, 다수의 제1전도라인은 제1패드세트와 연결되며 다수의 제2전도라인은 제2패드세트와 연결되는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  18. 제17항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 겹쳐지고, 상기 다수의 제1전도라인은 다수의 지점에서 상기 다수의 제2전도라인과 교차하는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  19. 제18항에 있어서, 상기 다수의 제1전도라인은 상기 다수의 제2전도라인과 직각인 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  20. 제18항에 있어서, 상기 다수의 제1전도라인은 절연체에 의해 다수의 제2전도라인과 분리되는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  21. 제20항에 있어서, 상기 절연체는 유전체인 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  22. 제18항에 있어서, 다수의 비아가 상기 다수의 제1전도라인을 상기 다수의 제2전도라인과 연결시키고, 상기 다수의 비아 중 한 비아는 상기 다수의 지점 각각에 위치하는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  23. 제22항에 있어서, 각각의 상기 비아는 앤티퓨즈를 포함하는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  24. 제23항에 있어서, 상기 각각의 비아는, 상기 다수의 제1전도라인내의 제1전도라인과 연결되는 도핑된 제1폴리실리콘층, 상기 다수의 제2전도라인내의 제2전도라인과 연결되는 도핑된 제2폴리실리콘층, 및 도핑된 상기 제1 및 제2폴리실리콘층을 분리하는 진성 폴리실리콘층을 포함하는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  25. 제24항에 있어서, 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결은 상기 진성 폴리실리콘층에 의해 차단되고, 소정의 시간동안 상기 제1전도라인과 상기 제2전도라인 사이에 소정의 전압을 인가함에 따라, 상기 도핑된 제1 및 제2폴리실리콘층으로부터의 도펀트가 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결을 형성하는 상기 진성 폴리실리콘층으로 확산되는 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  26. 제25항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  27. 제26항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 한번 프로그램 가능한 상호연결칩.
  28. 다수의 제1패드; 다수의 제2패드; 상기 다수의 제1패드에 연결되는 다수의 제1전도라인; 상기 다수의 제1전도라인과 겹쳐지고, 다수의 지점에서 상기 다수의 제1전도라인이 교차하고, 상기 절연체에 의해 상기 다수의 제1전도라인과 분리되어 상기 다수의 제1전도라인과 전기적으로 연결되지 않으며, 상기 다수의 제2패드와 연결되는 다수의 제2전도라인; 및 상기 다수의 지점 각각에 위치하는 다수의 앤티퓨즈를 포함하되, 제1 및 제2전도라인의 교차지점에 위치한 앤티퓨즈를 가로질러 전기적 연결이 이루어지도록 상기 제1 및 제2패드에 충분한 전압을 인가함으로써, 다수의 제1전도라인내의 제1전도라인과 연결되는 상기 다수의 제1패드내의 제1패드가 상기 다수의 제2전도라인내의 제2전도라인과 연결되는 다수의 제2패드내의 제2패드와 연결되는 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  29. 제28항에 있어서, 상기 다수의 전도라인은 상기 다수의 제2전도라인과 직각인 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  30. 제28항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  31. 제30항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  32. 제28항에 있어서, 상기 절연체는 유전체인 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  33. 제28항에 있어서, 상기 다수의 앤티퓨내의 각 앤티퓨즈는, 상기 제1전도라인과 전기적으로 연결되는 도핑된 제1폴리실리큰층, 상기 제2전도라인과 전기적으로 연결되는 도핑된 제2폴리실리콘층, 및 상기 도핑된 제1 및 제2폴리실리콘층을 분리시키는 진성 폴리실리콘층을 포함하여 이루어지는 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  34. 제33항에 있어서, 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결은 상기 진성 폴리실리콘층에 의해 차단되고, 상기 제1전도라인과 상기 제2전도라인 사이에 소정의 진압을 인가함에 따라, 상기 도핑된 제1 및 제2폴리실리콘층으로부터의 도펀트가 상기 제1전도라인과 상기 제2전도라인 사이의 전기적 연결을 형성하는 상기 진성 폴리실리콘층으로 확산되는 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  35. 제34항에 있어서, 상기 소정의 전압은 절연체를 파괴시키지 않는 전압인 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  36. 제34항에 있어서, 상기 다수의 제1전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  37. 제36항에 있어서, 상기 다수의 제2전도라인은 다수의 리플랙터리 금속인 것을 특징으로 하는 프로그램 가능한 상호연결칩.
  38. 제1전도라인과 전기적 연결되는 도핑된 제1폴리실리콘층; 상기 도핑된 제1폴리실리콘층 상에 형성된 진성 폴리실리콘층; 상기 진성 폴리실리콘층 상에 형성되어 제2전도라인과 전기적으로 연결되는 도핑된 제2폴리실리콘층을 포함하되, 상기 제1전도라인과 상기 제2전도라인 사이에 충분한 전압을 인가함으로써 도펀트가 상기 진성 폴리실리콘층내로 확산시켜 상기 진성 폴리실리콘층이 영구적 전도체가 되도록 하는 것을 특징으로 하는 앤티퓨즈 장치.
  39. 불순물이 주입된 제1폴리실리콘층을 형성하는 단계; 상기 불순물 주입된 제1폴리실리콘층 상에 불순물이 주입되지 않은 제2폴리실리콘층을 형성하는 단계; 상기 불순물이 주입되지 않은 폴리실리콘층 상에 불순물이 주입된 제3폴리실리콘층을 형성하는 단계; 및 상기 제1 및 제2폴리실리콘층에 진압을 인가하여 불순물이 상기 제3폴리실리콘층으로 확산되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 프로그램 가능한 반도체 소자의 금속라인 연결 방법.
  40. 제39항에 있어서, 상기 제1 및 제3폴리실리콘층은 각각 제1 및 제2금속라인에 각각 연결되어지는 것을 특징으로 하는 방법.
  41. 제40항에 있어서, 상기 제1 및 제2금속라인은 절연체로 절연되어 있는 것을 특징으로 하는 방법.
  42. 제41항에 있어서, 상기 인가전압은 절연체를 파괴시키지 않는 전압범위내에서 선택되어지는 것을 특징으로 하는 방법.
  43. 제39항에 있어서, 상기 제2폴리실리콘층의 두께는 5,000∼10,000Å인 것을 특징으로 하는 방법.
  44. 제39항에 있어서, 상기 제1폴리실리콘층의 두께는 200∼500Å인 것을 특징으로 하는 방법.
  45. 제39항에 있어서, 상기 제3폴리실리콘층의 두께는 1,000∼2,000Å인 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960043809A 1995-09-26 1996-09-30 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법 KR100276097B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/534,008 1995-09-26
US08/534,008 US5844297A (en) 1995-09-26 1995-09-26 Antifuse device for use on a field programmable interconnect chip

Publications (2)

Publication Number Publication Date
KR970018092A true KR970018092A (ko) 1997-04-30
KR100276097B1 KR100276097B1 (ko) 2000-12-15

Family

ID=24128327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960043809A KR100276097B1 (ko) 1995-09-26 1996-09-30 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US5844297A (ko)
KR (1) KR100276097B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7496115B2 (en) 2003-12-23 2009-02-24 Electronics And Telecommunications Research Institute Apparatus for multiplexing Gigabit Ethernet frame and apparatus for demultiplexing 10-Gigabit Ethernet frame

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581111A (en) * 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US6463396B1 (en) * 1994-05-31 2002-10-08 Kabushiki Kaisha Toshiba Apparatus for controlling internal heat generating circuit
JP3027195B2 (ja) 1995-06-02 2000-03-27 アクテル・コーポレイション 隆起タングステンプラグ アンチヒューズ及びその製造方法
US5986322A (en) * 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
US6329712B1 (en) 1998-03-25 2001-12-11 Micron Technology, Inc. High density flip chip memory arrays
US20020105057A1 (en) * 2001-02-02 2002-08-08 Vyvoda Michael A. Wafer surface that facilitates particle removal
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6774457B2 (en) * 2001-09-13 2004-08-10 Texas Instruments Incorporated Rectangular contact used as a low voltage fuse element
GB2382220A (en) 2001-11-20 2003-05-21 Zarlink Semiconductor Ltd Polysilicon diode antifuse
US6753482B1 (en) * 2002-05-06 2004-06-22 Micron Technology, Inc. Semiconductor component with adjustment circuitry
US20050226067A1 (en) 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
US8637366B2 (en) * 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
JP2006511965A (ja) 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US7042353B2 (en) * 2003-02-03 2006-05-09 Ingrid, Inc. Cordless telephone system
DE10349749B3 (de) * 2003-10-23 2005-05-25 Infineon Technologies Ag Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen
JP2005285971A (ja) * 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
KR100732288B1 (ko) * 2005-04-15 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7576407B2 (en) 2006-04-26 2009-08-18 Samsung Electronics Co., Ltd. Devices and methods for constructing electrically programmable integrated fuses for low power applications
US8891328B2 (en) 2011-06-27 2014-11-18 International Business Machines Corporation Low voltage metal gate antifuse with depletion mode MOSFET

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4106051A (en) * 1972-11-08 1978-08-08 Ferranti Limited Semiconductor devices
JPS5527645A (en) * 1978-08-17 1980-02-27 Nec Corp Semiconductor device
US4442507A (en) * 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
US5148256A (en) * 1981-02-23 1992-09-15 Unisys Corporation Digital computer having an interconnect mechanism stacked above a semiconductor substrate
US4764801A (en) * 1985-10-08 1988-08-16 Motorola Inc. Poly-sidewall contact transistors
US4748450A (en) * 1986-07-03 1988-05-31 American Telephone And Telegraph Company, At&T Bell Laboratories Vehicular multiband antenna feedline coupling device
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US4796074A (en) * 1987-04-27 1989-01-03 Instant Circuit Corporation Method of fabricating a high density masked programmable read-only memory
AU610249B2 (en) * 1987-09-29 1991-05-16 Microelectronics And Computer Technology Corporation Customizable circuitry
JP2707582B2 (ja) * 1988-03-31 1998-01-28 ソニー株式会社 半導体装置
US5266828A (en) * 1988-10-14 1993-11-30 Matsushita Electric Industrial Co., Ltd. Image sensors with an optical fiber array
US4990974A (en) * 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
US5026663A (en) * 1989-07-21 1991-06-25 Motorola, Inc. Method of fabricating a structure having self-aligned diffused junctions
US5502315A (en) * 1989-09-07 1996-03-26 Quicklogic Corporation Electrically programmable interconnect structure having a PECVD amorphous silicon element
FR2654257A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistors mis ayant une grille debordant sur les portions des regions de source et de drain faiblement dopees.
US5073810A (en) * 1989-11-07 1991-12-17 Hitachi, Ltd. Semiconductor integrated circuit device and manufacturing method thereof
US5070391A (en) * 1989-11-30 1991-12-03 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
US5070384A (en) * 1990-04-12 1991-12-03 Actel Corporation Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer
US5181096A (en) * 1990-04-12 1993-01-19 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayer
US5404029A (en) * 1990-04-12 1995-04-04 Actel Corporation Electrically programmable antifuse element
US5106773A (en) * 1990-10-09 1992-04-21 Texas Instruments Incorporated Programmable gate array and methods for its fabrication
DE69133311T2 (de) * 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
US5095362A (en) * 1990-10-23 1992-03-10 Instant Circuit Corporation Method for reducing resistance for programmed antifuse
JPH0714024B2 (ja) * 1990-11-29 1995-02-15 川崎製鉄株式会社 マルチチップモジュール
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5091769A (en) * 1991-03-27 1992-02-25 Eichelberger Charles W Configuration for testing and burn-in of integrated circuit chips
US5196724A (en) * 1991-04-26 1993-03-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5311053A (en) * 1991-06-12 1994-05-10 Aptix Corporation Interconnection network
US5242851A (en) * 1991-07-16 1993-09-07 Samsung Semiconductor, Inc. Programmable interconnect device and method of manufacturing same
DE69327824T2 (de) * 1992-07-31 2000-07-06 Stmicroelectronics, Inc. Programmierbare Kontaktstruktur
KR950009283B1 (ko) * 1992-08-24 1995-08-18 삼성전자주식회사 반도체장치의 제조방법
US5311032A (en) * 1992-11-23 1994-05-10 Eastman Kodak Company Storage phosphor reader diagnostics
US5572061A (en) * 1993-07-07 1996-11-05 Actel Corporation ESD protection device for antifuses with top polysilicon electrode
US5581111A (en) * 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US5497027A (en) * 1993-11-30 1996-03-05 At&T Global Information Solutions Company Multi-chip module packaging system
US5512765A (en) * 1994-02-03 1996-04-30 National Semiconductor Corporation Extendable circuit architecture
US5679974A (en) * 1994-09-29 1997-10-21 Kawasaki Steel Corporation Antifuse element and semiconductor device having antifuse elements
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
US5606188A (en) * 1995-04-26 1997-02-25 International Business Machines Corporation Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7496115B2 (en) 2003-12-23 2009-02-24 Electronics And Telecommunications Research Institute Apparatus for multiplexing Gigabit Ethernet frame and apparatus for demultiplexing 10-Gigabit Ethernet frame

Also Published As

Publication number Publication date
KR100276097B1 (ko) 2000-12-15
US5920110A (en) 1999-07-06
US5844297A (en) 1998-12-01

Similar Documents

Publication Publication Date Title
KR970018092A (ko) 필드 프로그램 가능한 상호연결칩 상에 형성되는 앤티퓨즈 장치 및 그 제조 방법
US5789807A (en) On-chip power distribution for improved decoupling
US6168969B1 (en) Surface mount IC using silicon vias in an area array format or same size as die array
US6078100A (en) Utilization of die repattern layers for die internal connections
US5126286A (en) Method of manufacturing edge connected semiconductor die
US5146308A (en) Semiconductor package utilizing edge connected semiconductor dice
US4673966A (en) Semiconductor integrated circuit
CN100483706C (zh) 具有薄膜电容器结构的集成电路封装衬底
KR880004568A (ko) 반도체집적회로장치
JPH0661442A (ja) プログラマブル・ゲート・アレー及びその製造方法
CN1505838A (zh) 在半导体或电介质晶片上制作的系统级封装
KR930009052A (ko) 안티휴즈를 갖춘 반도체장치
CN111293044A (zh) 半导体结构及其制造方法
KR970703617A (ko) 전도선을 가진 리드프레임 리드를 포함한 고밀도 집적회로 조립체(a high density integrated circuit assembly combining leadframe leads with conductive traces)
EP0166401A2 (en) Circuit module
US5640308A (en) Field programmable circuit module
US4717988A (en) Universal wafer scale assembly
US4894705A (en) Semiconductor device
JP3427929B2 (ja) ヒューズ、ヒューズ・アレイ、ヒューズ構成
KR950024290A (ko) 반도체 칩에서 연소과정 실행방법
US6285068B1 (en) Antifuses and method of fabricating the same
KR100807637B1 (ko) 반도체 및 반도체 제조 방법
JPH0233949A (ja) 半導体ヒューズ素子
KR100244255B1 (ko) 안티퓨즈 및 그 제조방법
KR20000077334A (ko) 퓨즈 구조물 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 16