KR100576715B1 - 10기가비트 이더넷 프레임 다중화/역다중화 장치 - Google Patents

10기가비트 이더넷 프레임 다중화/역다중화 장치 Download PDF

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Abstract

본 발명에 의한 10기가 비트 이더넷 프레임 다중화/역다중화 장치는 기가비트 이더넷 프레임을 입력받아 10기가비트 이더넷 프레임으로 변환하여 출력하는 적어도 하나의 전처리부; 상기 10기가비트 이더넷 프레임들을 수신하여 제1제어신호에 따라 프레임 단위로 시분할 다중화된 제1데이터로 출력하는 다중화부; 상기 제1데이터를 두 개의 32비트 버스구조를 가지는 제2데이터로 변환하여 출력하는 SDR/DDR변환부; 및 상기 전처리부의 출력요청신호에 기초하여 상기 제1제어신호를 출력하는 제어부;를 포함하는 것을 특징으로 하며, 10기가비트급의 네트워크 프로세서를 사용하지 않고서도 기존 상용화된 기가비트급 네트워크 프로세서를 사용하여 10기가비트 이더넷 인터페이스를 제공할 수 있어 가격경쟁력에서 우위를 차지할 수 있으며 향후 10기가비트급 네트워크 프로세서가 상용화되기 전까지 10기가비트 이더넷 프레임의 전송방식에 사용될 수 있다.

Description

10기가비트 이더넷 프레임 다중화/역다중화 장치{Apparatus for multiplexing/demultiplexing 10Gigabit ethernet frames}
도 1은 IEEE802.3z에서 표준화된 GMII(Gigabit Media Independent Interface) 타이밍도이다.
도 2는 IEEE802.3ae에서 표준화된 XGMII(10Gigabit Media Independent Interface) 타이밍도이다.
도 3은 본 발명에 의한 다중화 장치와 역다중화 장치를 결합한 시스템 구성도이다.
도 4는 본 발명에 의한 10기가비트 이더넷 프레임 다중화 장치의 구성을 보여주는 블록도이다.
도 5는 본 발명에 의한 10기가비트 이더넷 프레임 다중화 장치에서 다중화 전처리부의 상세 블록도이다.
도 6은 본 발명에 의한 10기가비트 이더넷 프레임 역다중화 장치의 구성을 보여주는 블록도이다.
도 7은 본 발명에 의한 10기가비트 이더넷 프레임 역다중화 장치에서 역다중화 후처리부의 상세 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 10기가비트 이더넷 프레임 다중화장치
310 : 10기가비트 이더넷 프레임 역다중화장치
410, 420, 430 : 다중화장치의 전처리부 440 : 프레임 다중화부
450 : 다중화 제어부 460 : SDR/DDR 변환기
470 : 다중화부 프레임 계수기
510 : 다중화 전처리부의 입력프레임 변환부
520 : 다중화 전처리부의 입력제어부
530 : 다중화 전처리부의 읽기/쓰기 주소 관리부
540 : 다중화 전처리부의 메모리
550 : 다중화 전처리부의 출력제어부 610 : DDR/SDR변환부
620 : 프레임 역다중화부 630 : 역다중화 제어부
640, 650, 660 : 역다중화 후처리부
670 : 역다중화장치의 프레임 계수부
710 : 역다중화 후처리부의 입력제어부
720 : 역다중화 후처리부의 읽기/쓰기 관리부
730 : 역다중화 후처리부의 메모리
740 : 역다중화 후처리부의 출력프레임 변환부
750 : 역다중화 후처리부의 출력제어부
본 발명은 다중 포트의 기가비트 이더넷 MAC(Medium Access Control)으로부터 입력된 기가비트 이더넷 프레임을 다중화화여 10기가비트 이더넷 인터페이스를 제공하고, 10기가비트 이더넷 프레임을 역다중화하여 다중 포트의 기가비트 이더넷 MAC으로 기가비트 이더넷 인터페이스를 제공하기 위한 10기가비트 이더넷 프레임 다중화/역다중화 장치에 관한 것이다.
이더넷 프레임은 비동기식 전달 모드(ATM)의 고정 셀 방식이 아닌 프레임의 길이가 64바이트에서 1,518바이트로 가변적인 프레임이기 때문에 낮은 데이터 율에서 높은 데이터 율로의 다중화 과정에서 고정된 타임 슬롯을 사용할 수 없다. 또한 비트단위의 시분할 다중화 방식이 고려되기도 하였으나 비트단위의 시분할 다중화 방식으로 다중화를 수행할 경우 각 프레임의 동기문제와 다중화 된 프레임이 이미 이더넷 프레임 구조를 더 이상 유지할 수 없어 다른 이더넷 장치와 호환성을 잃게 된다. 따라서 종래의 이더넷 장치에서의 다중화는 MAC(Medium Access Control)영역에서의 링크 어그리게이션이나 하나의 광섬유에 여러 파장을 사용하는 파장분할 다중화 방식이 주로 고려되었다.
일반적으로 10기가비트 이더넷 프레임을 처리하기 위해서는 10기기가비트급의 네트워크 프로세서 및 10기가비트 이더넷 MAC이 요구된다. 10기가비트급의 네트워크 프로세서가 상용화되어 있지 않은 현 시점에서 이미 상용화 된 기가비트급의 네트워크 프로세서와 기가비트 이더넷 MAC에 프레임 다중화/역다중화 회로를 삽입함으로써 실제 프로세싱은 기가비트급으로 수행하고 인터페이스는 10기가비트를 제 공할 필요가 있다. 이는 10기가비트급의 네트워크 프로세서를 사용하지 않고서도 10기가비트 이더넷 인터페이스를 제공할 수 있는 방안으로 10기가비트급의 대역폭을 위해 다수의 광섬유를 사용하는 대신 하나의 광섬유만으로도 기가비트 이더넷의 10배에 해당하는 전송용량 증대를 가져올 수 있다. 또한 이더넷 프레임의 특성상 프레임의 길이가 64바이트에서 1,518바이트까지 가변적이므로 기존 셀 다중화방식의 적용에는 프레이밍, 동기화, 비트단위의 시분할 다중화등 여러 가지 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 다중 포트의 기가비트 이더넷 MAC(Medium Access Control)에서 입력된 기가비트 이더넷 프레임을 다중화하여 10기가비트 물리계층에 10기가비트 이더넷 인터페이스를 제공하는 다중화기와 10기가비트 물리계층에서 입력된 10기가비트 이더넷 프레임을 역다중화하여 다중 포트의 기가비트 이더넷 MAC으로 기가비트 이더넷 인터페이스를 제공하는 역다중화기를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 이루기 위하여 본 발명에 의한 다중화 장치는 기가비트 이더넷 프레임을 입력받아 10기가비트 이더넷 프레임으로 변환하여 출력하는 적어도 하나의 전처리부; 상기 10기가비트 이더넷 프레임들을 수신하여 제1제어신호에 따라 프레임 단위로 시분할 다중화된 제1데이터로 출력하는 다중화부; 상기 제1데이터를 두 개의 32비트 버스구조를 가지는 제2데이터로 변환하여 출력하는 SDR/DDR변환부; 및 상기 전처리부의 출력요청신호에 기초하여 상기 제1제어신호를 출력하는 제어부;를 포함하는 것을 특징으로 한다.
상기의 기술적 과제를 이루기 위하여 본 발명에 의한 역다중화 장치는 10기가비트 이더넷 프레임을 입력받아 64비트 구조의 10기가 비트 이더넷 프레임인 제1데이터로 변환하여 출력하는 DDR/SDR변환부; 상기 제1데이터를 프레임 단위로 제1제어신호에 따라 역다중화된 이더넷 프레임을 후처리부로 출력하는 역다중화부; 상기 역다중화된 제1데이터를 8비트 버스 구조를 가지는 기가비트 이더넷 프레임으로 변환하여 출력하는 적어도 하나의 후처리부; 및 상기 후처리부로 상기 역다중화된 이더넷 프레임이 순차적으로 입력되도록 라운드 로빈 방식을 기초로 상기 제1제어신호를 출력하는 역다중화제어부;를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하면서 본 발명에 의한 다중화/역다중화 장치의 바람직한 일 실시예를 상세히 설명하도록 한다. 본 발명에 의한 다중화/역다중화장치의 입출력 타이밍도를 살펴본다. 도 1은 IEEE802.3z에서 표준화된 GMII(Gigabit Media Independent Interface) 타이밍도이고, 도 2는 IEEE802.3ae에서 표준화된 XGMII(10Gigabit Media Independent Interface) 타이밍도이다.
도 1에 도시된 바와 같이 IEEE802.3z에서 표준화된 GMII는 125MHz 클럭(CLK_GMII)과, 프레임 데이터의 인에이블 신호(TX_EN), 그리고 에러 신호(TX_ER)와, 프레임 데이터(TXD<7:0>)로 구성된다. 초당 기가비트의 전송율을 지원하기 위해 프레임 데이터는 8비트 병렬구조를 갖는다.
그리고 도 2에 도시된 바와 같이 IEEE802.3ae에서 표준화된 XGMII는 156.25MHz 클럭(CLK_XGMII)과, 각 레인에 해당하는 4비트의 프레임 데이터 컨트롤 신호(TXC<3:0>), 그리고 32비트의 프레임 데이터(TXD<31:0>)로 구성된다. 상기 프레임 데이터는 각 레인별로 8비트씩 구분이 되고 상기 프레임 데이터 컨트롤 신호와의 조합에 따라 S(Start control character), T(Terminate control character), Dp(preamble Data octet), I(Idle control character), SFD(Start of Frame Delimiter), 일반 데이터 등을 의미한다. 또한, 상기 156.25MHz 클럭의 상승에지와 하강에지 모두에서 프레임 데이터의 변환이 일어나는 더블 데이터 레이트(DDR)방식을 사용하여 초당 10기가비트의 데이터 전송율을 지원한다.
이제, 본 발명에 의한 다중화/역다중화 장치의 일 실시예를 살펴보기로 한다. 도 3은 본 발명에 의한 다중화 장치와 역다중화 장치를 결합한 시스템 구성도로서, 도 3을 참조하면서 개괄적으로 설명한 후 상세하게 설명하기로 한다.
다중포트의 기가비트 MAC으로부터 입력되는 기가비트 이더넷 프레임들은 프레임 다중화 장치(300)를 거쳐 10기가비트 이더넷 프레임으로 다중화되어 송신된다. 수신단에서는 이의 역기능을 수행하는데, 입력되는 10기가비트 이더넷 프레임은 역다중화 장치(310)를 거쳐 기가비트 이더넷 프레임으로 속도 변환되어 다중포트의 기가비트 이더넷 MAC으로 전달된다.
이제, 도 4 및 도 5를 참조하면서 본 발명에 의한 다중화 장치의 일 실시예를 설명한다. 도 4는 본 발명에 의한 10기가비트 이더넷 프레임 다중화 장치의 구성을 보여주는 블록도이고, 도 5는 본 발명에 의한 10기가비트 이더넷 프레임 다중화 장치에서 다중화 전처리부의 상세 블록을 보여주는 도면이다.
병렬구조로 이루어진 다중화 전처리부(410,420,430)의 신호출력단은 프레임 다중화부(440)의 신호입력단에 접속되고, 다중화 제어부(450)의 신호 출력단은 프레임 다중화부(440)의 신호입력단에 접속되고, 프레임 다중화부(440)의 신호출력단은 SDR/DDR변환부(460)의 신호입력단에 접속되어 본 실시예를 구성한다.
N포트의 기가비트 MAC으로부터 입력되는 기가비트 이더넷 프레임은 상기 각 다중화 전처리부(410,420,430)를 통해 10기가비트 이더넷 프레임으로 변환된 후, 상기 다중화 제어부(450)의 제어신호에 따라 상기 프레임 다중화부(440)로 변환된 10기가비트 이더넷 프레임이 프레임 단위로 입력된다. 각 다중화 전처리부(410,420,430)는 입력되는 기가비트 이더넷 프레임을 10기가비트 이더넷 프레임으로 변환하여 다중화메모리부(549)에 저장하고, 저장이 완료되면 즉시 출력요청신호를 상기 다중화제어부(450)로 보내기 때문에 동시에 여러개의 출력요청신호가 입력될 수 있다.
이러한 충돌을 방지하기 위해 상기 다중화제어부(450)에서는 N 개의 다중화 전처리부(410,420,430)에서 보내온 출력요청신호를 라운드 로빈 방식으로 검사하여 출력인가신호를 해당하는 다중화 전처리부(410,420,430)로 보내준다. 일 예로 상기 다중화 전처리부(410,420,430)가 10개로 구성되어 있다면 1번부터 10번까지의 번호를 부여하고 1번 다중화 전처리부(410)로부터 출력요청신호를 검사하여 출력요청신호가 있으면 상기 1번 다중화 전처리부(410)에 출력인가신호를 보내주고 상기 1번 다중화 전처리부(410)로부터의 프레임 입력이 완료되면 다음차례인 2번 다중화 전처리부(420)의 출력요청신호를 검사하여 출력요청신호가 있으면 상기 2번 다중화 전처리부(420)에 출력인가신호를 보내주고, 출력요청신호가 없으면 그 다음차례인 3번 다중화 전처리부의 출력요청신호를 검사하도록 하는 과정을 반복한다. 이때 상기 각 다중화 전처리부(410,420,430)의 출력요청신호는 출력인가신호를 받은 후 프레임의 출력이 완료될 때까지 '1'의 값을 유지하며 프레임의 출력이 완료되면 '0'으로 천이한다. 따라서 10개의 다중화 전처리부에서 동시에 출력요청신호가 발생한다고 가정하여도 동시에 두개 이상의 프레임이 출력되는 경우는 발생하지 않는다.
상기 다중화 전처리부(410,420,430)가 출력하는 10기가비트 이더넷 프레임은 상기 프레임 다중화부(440)에서 프레임 단위로 시분할 다중화 과정을 거친 후 SDR/DDR변환부(460)를 거쳐 송신단의 10기가비트 이더넷 물리계층 및 광모듈(미도시)로 전달된다. 여기서 상기 SDR/DDR변환부(460) 전단까지 64비트 버스구조로 입력된 프레임데이터는 156.25MHz 클럭의 상승에지 및 하강에지에서 두개의 32비트 버스구조로 변환되어 출력된다.
다중화장치의 프레임 계수부(470)는 상기 각 다중화 전처리부(410,420,430)에 입력되는 기가비트 이더넷 프레임의 수와 10기가비트 이더넷 프레임으로 변환된 후 출력되는 10기가비트 이더넷 프레임 수, 상기 프레임 다중화부(440)로 입력되는 모든 10기가비트 이더넷 프레임 수 및 상기 프레임 다중화부(440)에서 출력되는 모든 10기가비트 이더넷 프레임 수를 계수한다. 이는 디버깅 및 통계자료를 위해 사용된다.
이제 다중화 전처리부(410)의 자세한 기능을 도 5를 참조하면서 상세히 설명하도록 한다. 입력프레임 변환부(510)의 신호출력단은 다중화 메모리부(540)의 신 호입력단에 접속되고, 입력제어부(520)의 신호출력단은 입력프레임 변환부(510) 및 읽기/쓰기 주소관리부(530)의 신호입력단에 접속된다. 한편 읽기/쓰기 주소관리부(530)의 신호출력단은 다중화 메모리부(540)의 신호입력단에 접속되고, 다중화 메모리부(540)의 신호출력단은 출력제어부(550)의 신호입력단에 접속되고, 출력제어부(550)의 신호출력단은 읽기/쓰기 주소관리부(530)의 신호입력단에 접속되어 본 실시예를 구성한다.
상기 입력프레임 변환부(510)는 8비트 버스구조로 입력되는 기가비트 이더넷 프레임을 64비트 버스구조의 10기가비트 이더넷 프레임으로 변환한 후 상기 다중화메모리부(540)에 저장한다. 상기 입력제어부(520)는 입력되는 기가비트 이더넷 프레임의 시작과 종료를 감시하여 상기 입력프레임 변환부(510)에 프레임의 시작과 종료를 지시한다. 또한, 64비트 버스구조로 변환된 10기가비트 이더넷 프레임을 상기 다중화 메모리부(540)에 저장하기 위해 쓰기 인에이블 신호를 생성하고 쓰기 인에이블 신호에 따라 상기 읽기/쓰기 주소관리부(530)에 쓰기 주소를 생성하도록 지시한다.
상기 출력제어부(550)는 기가비트 이더넷 프레임의 변환 및 저장과정이 완료되면 상기 프레임 다중화부(440)로 상기 다중화 메모리부(540)에 저장된 10기가비트 이더넷 프레임을 출력하기 위해 출력요청신호를 상기 다중화제어부(450)로 보내고, 상기 다중화제어부(450)로부터 출력인가신호가 오면 읽기 인에이블 신호를 생성하여 상기 읽기/쓰기 주소관리부(530)에 읽기 주소를 생성하도록 지시한 후, 상기 다중화 메모리부(540)에 저장된 10기가비트 이더넷 프레임을 156.25MHz클럭에 맞추어 상기 프레임 다중화부(440)로 출력한다. 이때 만약 출력인가신호가 없으면 출력요청상태를 계속 유지한다. 상기 다중화 전처리부(410,420,430)의 수인, N은 시스템의 특성 및 전송율을 고려하면 8에서 12사이가 바람직하다.
이제 도 6과 도 7을 참조하면서 프레임 역다중화장치의 일 실시예를 상세히 설명하도록 한다. DDR/SDR변환부(610)의 신호출력단은 프레임 역다중화부(620)의 신호입력단에 접속되고, 역다중화 제어부(630)의 신호출력단은 프레임 역다중화부(620)의 신호입력단에 접속되고, 프레임 역다중화부(620)의 신호출력단은 병렬구조로 이루어진 역다중화 후처리부(640,650,660)에 접속되어 본 실시예를 구성한다. 상기 DDR/SDR변환부(610)는 XGMII를 통해 입력된 더블 데이터 레이트(DDR) 32비트 버스구조의 10기가비트 이더넷 프레임을 싱글 데이터 레이트(SDR)의 64비트 버스구조로 변환하여 상기 프레임 역다중화부(620)로 전달한다.
상기 프레임 역다중화부(620)는 입력되는 10기가비트 이더넷 프레임을 역다중화하여 상기 각 역다중화 후처리부(640,650,660)에 전달한다. 상기 역다중화 제어부(630)는 상기 프레임 역다중화부(620)에서 역다중화된 프레임이 병렬구조로 이루어진 상기 역다중화 후처리부(640,650,660)에 순차적으로 전달될 수 있도록 라운드 로빈 방식을 적용해 출력포트를 지정해주는 기능을 수행한다. 즉, 첫 번째 입력된 10기가비트 이더넷 프레임을 첫 번째 역다중화 후처리부(640)로 전달하고 다음 프레임이 입력되면 두 번째 역다중화 후처리부(650)로 프레임을 전달하는 방식을 반복한다. 이는 하나의 역다중화 후처리부로 연속적인 10기가비트 이더넷 프레임이 집중되는 현상을 방지해 준다. 만약 특정 역다중화 후처리부에 연속적인 10기가비트 이더넷 프레임이 집중된다면 그 이전에 상기 역다중화 후처리부의 역다중화 메모리부(730)에 저장된 10기가비트 이더넷 프레임이 기가비트 이더넷 프레임으로 속도 변환되어 출력되기 전에 새로운 10기가비트 이더넷 프레임이 상기 역다중화 메모리부(730)에 누적되고, 이로 인해 오버플로우에 의한 데이터의 손실이 발생하기 때문에 프레임의 집중현상을 미연에 방지해 주어야 하기 때문이다.
역다중화장치의 프레임 계수부(670)는 상기 프레임 역다중화부(620)에 입력되는 10기가비트 이더넷 프레임의 수와 역다중화되어 출력되는 10기가비트 이더넷 프레임수, 상기 각 역다중화 후처리부(640,650,660)에 입력되는 10기가비트 이더넷 프레임의 수와 기가비트 이더넷으로 속도 변환된 후 출력되는 기가비트 이더넷 프레임 수를 계수한다. 이는 디버깅 및 통계자료를 위해 사용된다.
이제 도 7을 참조하면서 역다중화 후처리부(640)의 상세 기능을 설명하도록 한다. 입력제어부(710)의 신호출력단은 역다중화메모리부(730) 및 읽기/쓰기 주소관리부(720)의 신호입력단에 접속되고, 읽기/쓰기 주소관리부(720)의 신호출력단은 역다중화 메모리부(730)의 신호입력단에 접속되고, 출력제어부(750)의 신호출력단은 읽기/쓰기 주소관리부(720) 및 출력프레임 변환부(740)에 접속되고, 역다중화 메모리부(730)의 신호출력단은 출력프레임 변환부(740)의 신호입력단에 접속되어 본 실시예를 구성한다.
상기 입력제어부(710)는 역다중화된 10기가비트 이더넷 프레임의 시작과 종료시점을 감시하고 64비트 버스구조로 된 상기 10기가비트 이더넷 프레임을 상기 역다중화 메모리부(730)에 저장하기 위해 쓰기 인에이블 신호를 생성하고, 쓰기 인에이블 신호에 따라 상기 읽기/쓰기 주소관리부(720)에 쓰기 주소를 생성하도록 지시한다. 상기 출력제어부(750)는 역다중화된 상기 10기가비트 이더넷 프레임의 저장이 완료되면 읽기 인에이블 신호를 생성하고 상기 읽기/쓰기 주소관리부(720)에 읽기 주소를 생성하도록 지시하고, 상기 출력프레임 변환부(740)에서 하나의 10기가비트 이더넷 프레임이 기가비트 이더넷 프레임으로 변환이 완료될 때까지 읽기 인에이블 신호를 '1'로◎활성화 시켜준다. 상기 출력프레임 변환부(740)는 상기 역 다중화 메모리부(730)로부터 64비트 버스구조의 10기가비트 이더넷 프레임을 입력 받아 8비트 버스구조의 기가비트 이더넷 프레임으로 변환하여 출력한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변환 및 변경이 가능한 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 병백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 10기가비트 이더넷 프레임 다중화/역다중화 장치는 프레임 단위의 시분할 다중화/역다중화 방식을 사용하고 독립적인 다중화 전처리부 및 역다중화 후처리부를 병렬로 사용함으로써 프레임 동기 및 길이에 관계없이 이더넷 프레임의 다중화/역다중화 기능을 수행하며, 10기가비트급의 네트워크 프로세서를 사용하지 않고서도 기존 상용화된 기가비트급 네트워크 프로세서를 사용하여 10기가비트 이더넷 인터페이스를 제공할 수 있어 가격경쟁 력에서 우위를 차지할 수 있으며 향후 10기가비트급 네트워크 프로세서가 상용화되기 전까지 10기가비트 이더넷 프레임의 전송방식에 사용될 수 있다.

Claims (7)

  1. 기가비트 이더넷 프레임을 입력받아 10기가비트 이더넷 프레임으로 변환하여 출력하는 적어도 하나의 전처리부;
    상기 10기가비트 이더넷 프레임들을 수신하여 제1제어신호에 따라 프레임 단위로 시분할 다중화된 제1데이터로 출력하는 다중화부;
    상기 제1데이터를 두 개의 32비트 버스구조를 가지는 제2데이터로 변환하여 출력하는 SDR/DDR변환부; 및
    상기 전처리부의 출력요청에 응답하여 상기 제1제어신호를 출력하는 제어부;를 포함하는 것을 특징으로 하는 10기가비트 이더넷 프레임 다중화 장치.
  2. 제1항에 있어서, 상기 제어부는
    상기 전처리부의 출력요청을 라운드 로빈 방식으로 처리하여 상기 제1제어신호를 출력하는 것을 특징으로 하는 10기가비트 이더넷 프레임 다중화 장치.
  3. 제1항에 있어서, 상기 전처리부는
    8비트 버스 구조를 가지는 상기 입력 기가비트 이더넷 프레임을 64비트 버스 구조로 변환하는 입력프레임변환부;
    상기 입력 기가비트 이더넷 프레임의 시작과 종료에 따라 상기 64비트 버스 구조로 변환된 이더넷 프레임을 메모리부에 저장하기 위하여 쓰기 활성화 신호를 생성하는 입력제어부;
    상기 메모리부에 저장이 완료되면 저장이 완료된 이더넷 프레임의 출력요청을 상기 제어부로 보내고 그에 대한 응답에 따라 읽기 활성화 신호를 생성하는 출력제어부;
    상기 쓰기/읽기 활성화 신호에 따라 쓰기/읽기 주소를 생성하여 상기 메모리부를 제어하는 쓰기/읽기주소관리부; 및
    상기 64비트 버스 구조로 변환된 이더넷 프레임을 저장한 후 쓰기/읽기주소관리부의 제어에 기초하여 출력하는 메모리부;를 포함하는 것을 특징으로 하는 10기가비트 이더넷 프레임 다중화 장치.
  4. 제1항에 있어, 상기 다중화 장치는
    상기 전처리부로 입출력되는 프레임의 수, 다중화부로 입출력되는 프레임의 수를 계수하는 프레임 계수기;를 더 포함하는 것을 특징으로 하는 10기가비트 이더넷 프레임 다중화 장치.
  5. 10기가비트 이더넷 프레임을 입력받아 64비트 구조의 10기가 비트 이더넷 프레임인 제1데이터로 변환하여 출력하는 DDR/SDR변환부;
    상기 제1데이터를 프레임 단위로 제1제어신호에 따라 역다중화된 이더넷 프 레임을 후처리부로 출력하는 역다중화부;
    상기 역다중화된 제1데이터를 8비트 버스 구조를 가지는 기가비트 이더넷 프레임으로 변환하여 출력하는 적어도 하나의 후처리부; 및
    상기 후처리부로 상기 역다중화된 이더넷 프레임이 순차적으로 입력되도록 라운드 로빈 방식을 기초로 상기 제1제어신호를 출력하는 역다중화제어부;를 포함하는 것을 특징으로 하는 10기가비트 이더넷 프레임 역다중화 장치.
  6. 제5항에 있어서, 상기 후처리부는
    상기 제1데이터의 시작과 종료에 따라 상기 64비트 버스 구조로 변환된 이더넷 프레임을 메모리부에 저장하기 위하여 쓰기 활성화 신호를 생성하는 입력제어부;
    상기 메모리부에 저장이 완료되면 저장이 완료된 이더넷 프레임이 출력프레임변환부로 출력되도록 읽기 활성화 신호를 생성하는 출력제어부;
    상기 쓰기/읽기 활성화 신호에 따라 쓰기/읽기 주소를 생성하여 상기 메모리부를 제어하는 쓰기/읽기주소관리부; 및
    상기 메모리부가 출력하는 이더넷 프레임을 8비트 버스구조의 기가 비트 이더넷 프레임으로 변환하여 출력하는 출력프레임변환부;를 포함하는 것을 특징으로 하는 10기가비트 이더넷 프레임 역다중화장치.
  7. 제6항에 있어서, 상기 역다중화장치는
    상기 역다중화부로 입출력되는 프레임의 수와 후처리부로 입출력되는 프레임의 수를 계수하는 프레임 계수기;를 더 포함하는 것을 특징으로 하는 10기가비트 이더넷 프레임 역다중화 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7343425B1 (en) 2003-02-21 2008-03-11 Marvell International Ltd. Multi-speed serial interface for media access control and physical layer devices
US7672300B1 (en) * 2004-07-22 2010-03-02 Marvell Israel (M.I.S.L.) Ltd. Network device with multiple MAC/PHY ports
CN100477642C (zh) * 2005-05-31 2009-04-08 杭州华三通信技术有限公司 以太网接入装置及其接入方法
US7945164B2 (en) 2006-05-25 2011-05-17 Cisco Technology, Inc. Multiple fiber optic gigabit ethernet links channelized over single optical link
CN101267386B (zh) * 2007-03-15 2011-12-07 华为技术有限公司 传输多路独立以太网数据的方法、装置和系统
KR100950342B1 (ko) * 2009-12-29 2010-03-31 인텔라 주식회사 인터넷망을 이용하고 압축 알고리즘을 적용한 통합형 중계기
US8649210B2 (en) * 2011-09-06 2014-02-11 Mediatek Inc. DDR PSRAM and data writing and reading methods thereof
US20120331194A1 (en) * 2011-06-23 2012-12-27 Apple Inc. Interface extender for portable electronic devices
KR102004926B1 (ko) * 2012-11-06 2019-07-29 한국전자통신연구원 캔-이더넷 프레임 변환장치 및 이의 프레임 변환 방법
US20170199832A1 (en) * 2016-01-13 2017-07-13 Qualcomm Incorporated Signaling protocols for radio frequency front-end control interface (rffe) buses

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844297A (en) 1995-09-26 1998-12-01 Symbios, Inc. Antifuse device for use on a field programmable interconnect chip
KR19980043402A (ko) 1996-12-03 1998-09-05 구자홍 디스크 재생기의 트래킹 오차 제거 방법
KR100427242B1 (ko) 1997-10-02 2004-09-18 현대자동차주식회사 공기주입 호스와 그 제조방법
KR100260995B1 (ko) 1997-12-30 2000-07-01 김규현 반도체 패키지 제조용 디플래시 방법 및 장치
KR19990058326A (ko) 1997-12-30 1999-07-15 오상수 차량항법장치의 경로안내장치
KR100512365B1 (ko) 1997-12-31 2005-11-08 삼성전자주식회사 서보 트랙 라이트 방법
US6590901B1 (en) * 1998-04-01 2003-07-08 Mosaid Technologies, Inc. Method and apparatus for providing a packet buffer random access memory
KR20010058765A (ko) 1999-12-30 2001-07-06 서평원 이동 단말기에서 한글 문자 입력 방법
US7308006B1 (en) * 2000-02-11 2007-12-11 Lucent Technologies Inc. Propagation and detection of faults in a multiplexed communication system
US6718491B1 (en) * 2000-03-06 2004-04-06 Agilent Technologies, Inc. Coding method and coder for coding packetized serial data with low overhead
US7342942B1 (en) * 2001-02-07 2008-03-11 Cortina Systems, Inc. Multi-service segmentation and reassembly device that maintains only one reassembly context per active output port
US6910092B2 (en) * 2001-12-10 2005-06-21 International Business Machines Corporation Chip to chip interface for interconnecting chips
US7133416B1 (en) * 2002-03-05 2006-11-07 Mcdata Corporation Converting data signals in a multiple communication protocol system area network
KR100429911B1 (ko) 2002-05-18 2004-05-03 한국전자통신연구원 가변길이 패킷 다중화 및 역다중화 장치와 방법
US6901072B1 (en) * 2003-05-15 2005-05-31 Foundry Networks, Inc. System and method for high speed packet transmission implementing dual transmit and receive pipelines

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