JPH11196111A - セルフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、バッシブダブルスター方式により通
信する加入者インタフェース装置内でセルの廃棄を行な
うセルフィルタ回路に関し、セル処理部が運用中でも制
御装置からの設定値のライト処理が行うことができ、か
つ、正常なフィルタ処理を行うことのできるセルフィル
タ回路を実現することを目的とする。 【解決手段】入力されたセルの識別子を抽出する識別子
抽出手段と、通信を許可する識別子を設定しておく設定
値保持手段と、制御装置から設定値保持手段に書き込む
設定値を一時的に保持するデータ保持手段と、設定値保
持手段に設定された設定値と入力したセルから抽出され
た識別子を比較してフィルタ処理を行なうフィルタ手段
と、フィルタ手段が設定値保持手段にアクセスする時間
と、制御装置が設定値保持手段にアクセスする時間を時
分割で割り当てるアクセス時間割当手段を備え構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バッシブダブルス
ター方式により通信する加入者インタフェース装置内で
セルの廃棄を行なうセルフィルタ回路に関する。

【０００２】光通信技術の進歩により、加入者と回線端
局装置の間にも、広帯域で通信が可能な光通信方式が導
入されてきている。図１５は光通信システムを説明する
図である。図はバッシブダブルスター(Passive Double
Star、以下ＰＤＳと称する）による光通信システムを示
し、回線端局装置３０と加入者インタフェース装置（図
中加入者ＩＮＦ装置と示す）１０Ａとをスターカプラ
（光分岐挿入装置）２０を介して接続して通信を行な
う。

【０００３】図において、回線端局装置３０は１本の光
伝送路に複数の加入者インタフェース装置１０Ａへの信
号を多重して送出し、スターカプラ２０では多重された
信号を複数の加入者インタフェース装置１０Ａへの信号
に分岐して送出する。逆の複数の加入者インタフェース
装置１０Ａからの信号はスターカプラ２０で多重され回
線端局装置３０へ送出される。

【０００４】また、回線端局装置３０には、低速クロス
コネクト装置(Low Speed Data AndAnalogue Voiceband
Cross-connect、ＬＤＸＣ) ３１、回線接続分岐装置(Li
neX-connect Module、ＬＭＸ) ３２、専用回線ノード装
置、高速ディジタル用加入者端局モジュール(Circuit N
ode Equipment 、Subscriber Line Module、ＣＮＥ／Ｓ
ＬＭ) ３３、ケーブルテレビ用装置 (ＣＡＴＶ) ３４、
ＡＴＭネットワーク(ＡＴＭ−ＮＷ) ３５等が接続され
各種メディアによる通信を行っている。

【０００５】かかる光通信システムにおいて、低速から
高速までの幅広い加入者の要求帯域を確保するために、
セルによる通信が採用されてきている。セルは、送信す
る信号を等しい長さのデータに分割し、分割された等長
のデータに、発信元情報、宛先情報等の制御データを書
き込んだヘッダを付加して送信する。かかるセルを受信
した通信装置はヘッダを参照して、指定の宛先へ送信す
る。ここで、例えば、電話等低速のデータについては、
少ないセルを割り当て、動画像等の大量高速データにつ
いては、多くのセルを割り当てることにより、柔軟に要
求帯域を確保することが可能となる。このような、セル
を使用する通信システムとして、５バイトのヘッダと４
８バイトのペイロードからなる５３バイトのデータとし
て通信を行うＡＴＭ(Asynchronous Transfer Mode)通信
が実用化されている。

【０００６】図１６は加入者インタフェース装置を説明
する図である。（Ａ）は加入者インタフェース装置１０
Ａを示し、回線端局装置３０からの光信号を終端する光
終端装置１２、終端されたＡＴＭ信号の多重分離を行な
うＡＴＭ多重分離部（図中ＡＴＭ−ＭＬＤＸと示す）１
１、およびインタフェースカード１０−１、１０−２か
ら構成されている。

【０００７】（Ｂ）はインタフェースカード１０−ｉ
（ｉ＝１ＯＲ２）を示し、ＡＴＭ処理部１００Ａでは、
加入者方向、回線端局装置方向への契約したＶＰＩ／Ｖ
ＣＩをもつＡＴＭセルを通過させ、契約外のＶＰＩ／Ｖ
ＣＩをもつＡＴＭセルは廃棄する処理（以下フィルタ処
理と称する）を行なう。加入者方向のＡＴＭセルは、Ａ
ＴＭ処理部１００でフィルタ処理を行なった後、ＳＤＨ
終端部２００でＳＤＨ信号のフォーマットに収容し、光
終端部３００で光終端して、加入者側に送出する。

【０００８】このようなセルを使用して通信を行なう加
入者インタフェース装置において、セルのフィルタ処理
を確実に実行できるセルフィルタ回路が要望されてい
る。

【０００９】

【従来の技術】図１７は従来例を説明する図を示す。図
はＡＴＭ処理部１００Ａに設けられ、ＡＴＭセルのフィ
ルタ処理を行うセルフィルタ回路１００であり、図中の
ＶＰＩ／ＶＣＩ抽出部１１１は入力したＡＴＭセルのＶ
ＰＩ／ＶＣＩの抽出を行い、セル保持部１１２に対して
ＡＴＭセルを出力し、比較判定部１３１に抽出したＡＴ
ＭセルのＶＰＩ／ＶＣＩ値を出力するとともに、ＡＴＭ
セルが入力したことをリードアドレスカウンタ１２２に
通知するタイミングパルスを出力する。セル保持部１１
２はＶＰＩ／ＶＣＩの比較、判定が終了するまで受信し
たＡＴＭセルを保持しておく。

【００１０】比較判定部１３１は、ＶＰＩ／ＶＣＩ抽出
部１１１から抽出されたＡＴＭセルのＶＰＩ／ＶＣＩ値
と制御装置４００から設定値保持部１４１に設定された
ＶＰＩ／ＶＣＩ値を比較し、一致／不一致の判定を行
い、比較結果をフィルタ回路１３２に送出する。フィル
タ回路１３２は比較判定部１３１より比較結果を受信
し、入力したＡＴＭセルのＶＰＩ／ＶＣＩ値が一致の場
合は、セル保持部１１２より、ＡＴＭセルを読み出し、
ＡＴＭセルを出力する。

【００１１】リードアドレスカウンタ１２２は、ＶＰＩ
／ＶＣＩ抽出部１１１からのタイミングパルスを受信
し、設定値保持部１４１に対して、リードアドレスＲＡ
ＤＲおよびリード信号ＸＲＥを出力する。このとき、設
定値保持部１４１に設定されたすべてのＶＰＩ／ＶＣＩ
値を読み出し比較を行うために出力されるリードアドレ
スＲＡＤＲは「１」ずつカウントアップされる。

【００１２】設定値保持部１４１では、制御装置４００
からのＶＰＩ／ＶＣＩの設定値を保持するものであり、
ＡＴＭセル処理基準クロックと制御装置（以下ＣＰＵと
称する）アクセスは非同期であり、設定値保持部１４１
をデュアルポートラムで構成している。

【００１３】かかる構成において、ＣＰＵ４００からの
設定値ライト動作では、ＣＰＵ４００よりＣＰＵアドレ
ス（ＣＰＵＡＤＲ）、ＣＰＵライトデータ（ＣＰＵＷ
Ｄ）、ＣＰＵライト信号（ＣＰＵＷ）が設定値保持部１
４１入力されてＶＰＩ／ＶＣＩ値を書き込む。

【００１４】また、ＣＰＵ４００からの設定値リード動
作では、ＣＰＵ４００よりＣＰＵアドレス（ＣＰＵＡＤ
Ｒ）、ＣＰＵリード信号（ＣＰＵＲ）が設定値保持部１
４１に入力されてＶＰＩ／ＶＣＩ値を読み出す。

【００１５】ＡＴＭセルが入力されたときは、ＶＰＩ／
ＶＣＩ抽出部１１１でＡＴＭセルからＶＰＩ／ＶＣＩ値
を抽出するとともにし、入力ＡＴＭセルをセル保持部１
１２に書き込む。一方、リードアドレスカウンタ１２２
から出力されるリード信号ＸＲＥ、リードアドレスＲＡ
ＤＲにしたがって、設定値保持部１４１から順次、ＶＰ
Ｉ／ＶＣＩ値を読み出し、比較判定部１３１で設定値保
持部１４１から読み出したＶＰＩ／ＶＣＩ値とＡＴＭセ
ルから抽出したＶＰＩ／ＶＣＩ値との比較を行い、一致
／不一致をフィルタ回路１３２に通知し、フィルタ回路
１３２は通知結果が一致であれば、セル保持部１１２の
ＡＴＭセルを読み出して出力し、不一致であれば、セル
保持部１１２のＡＴＭセルを廃棄する。

【００１６】

【発明が解決しようとする課題】かかる構成のセルフィ
ルタ回路１００において、入力したＡＴＭセルのＶＰＩ
／ＶＣＩの比較判定処理中に、ＣＰＵ４００が設定値保
持部１４１に対して設定値のライト処理を行おうとする
と次のような問題点が発生する。

【００１７】入力ＡＴＭセルのＶＰＩ／ＶＣＩ値を比較
するために、リードアドレスカウンタ１２２からのリー
ドアドレスＲＡＤＲと、ＣＰＵ４００からの設定値のラ
イトアドレス（ＣＰＵＡＤＲ）が一致した場合、すなわ
ち、同一アドレスにアクセスした場合は、比較判定のた
めの設定値保持部１４１からのリードデータ（ＶＰＩ／
ＶＣＩ値）が正常な値を示さない場合があり、ＡＴＭセ
ルの比較判定が正常に行われない場合も生ずる。

【００１８】すなわち、入力ＡＴＭセルの比較判定中
に、ＣＰＵ４００が設定値保持部１４１に対して、設定
値のライト処理を行おうとすると、両者のタイミング関
係によっては、入力ＡＴＭセルに対するフィルタ処理
が、正常に行われない場合も生ずる。

【００１９】また、このような同時アクセスを避けるた
めには、ＡＴＭセルの比較判定処理を停止してから、Ｃ
ＰＵ４００が設定値のライト処理を行うことが必要とな
るが、この間に入力されたＡＴＭセルに対しては、正常
なフィルタ処理が行えないので、廃棄されることにな
る。

【００２０】本発明は、ＡＴＭ処理部が運用中でも制御
装置からの設定値のライト処理が行うことができ、か
つ、正常なフィルタ処理を行うことのできるセルフィル
タ回路を実現しようとする。

【００２１】

【課題を解決するための手段】 図１は本発明の原理
を説明する図である。図は送受信するデータを所定の長
さのデータに分割し、分割された各データに制御情報を
付加したセルのフィルタ処理を行なうセルフィルタ回路
１００を示す。

【００２２】図中の１１０は入力されたセルの識別子を
抽出する識別子抽出手段であり、１４０は通信を許可す
る識別子を設定しておく設定値保持手段であり、１５０
は制御装置４００から設定値保持手段１４０へのアクセ
スを一時的に保持するデータ保持手段である。

【００２３】また、１３０は設定値保持手段１４０に設
定された設定値と入力したセルから抽出された識別子を
比較してフィルタ処理を行なうフィルタ手段であり、１
２０はフィルタ回路１３０が設定値保持手段１４０にア
クセスする時間と、制御装置４００が設定値保持手段１
４０にアクセスする時間を時分割で割り当てるアクセス
時間割当手段である。

【００２４】さらに、図中の４００はセルフィルタ回路
１００の各種設定制御を行なう制御装置である。かかる
構成において、入力されたセルの識別子を識別子抽出手
段１１０で抽出し、抽出した識別子と設定値保持手段１
４０に保持している設定値をフィルタ手段１３０で比較
し、その結果によりセルの通過、廃棄を行なう。設定値
保持手段１４０に保持している設定値は制御装置４００
から随時書き込まれるものであるので、フィルタ回路１
３０からの設定値保持手段１４０へのアクセスと、制御
装置４００からの設定値保持手段１４０へのアクセスを
アクセス時間割当手段１２０の生成するタイミングパル
スにしたがって、時分割で割り当てることにより２つの
アクセスが衝突することがなくなり、設定値保持手段１
４０へのリード／ライトを正しく行なうことが可能とな
る。（請求項１） 請求項１において、アクセス時間割当手段１２０を
時分割で割り当てるタイミングパルスを生成するタイミ
ング生成回路１２１と設定値保持手段１４０へのリード
アドレスを生成するリードアドレスカウンタ１２２から
構成し、タイミングパルスで初期化したのちカウントア
ップすることにより、リードアドレスを生成する。

【００２５】かかる構成により、設定値保持手段１４０
に設定されている複数の設定値を順次読み出し、抽出し
た識別子と容易に比較することができる。（請求項２） 請求項１における設定値保持手段１４０をデュアル
ポートラムから構成し、一方のポートをフィルタ手段１
３０、他方のポートを制御装置４００への入出力を接続
することにより、時分割でアクセスを行なうことができ
る。（請求項３） 請求項１の構成に、設定値保持手段１４０へのフィ
ルタ手段１３０からのアクセス信号と、制御装置４００
からのアクセス信号とを入力として、その１つをアクセ
ス時間割当手段１２０からのタイミングパルスにより選
択して出力する選択部１６０を設け、設定値保持手段１
４０をシングルポートラムで構成する。

【００２６】かかる構成によりフィルタ手段１３０から
と制御装置４００からのアクセスの衝突を回避すること
ができ、正しくフィルタ処理を行なうことができる。
（請求項４）

【００２７】

【発明の実施の形態】図２は本発明の実施の形態を説明
する図（その１）である。図は原理図で説明した識別子
抽出手段１１０をＡＴＭセルのＶＰＩ／ＶＣＩ抽出部１
１１とセル保持部１１２で構成し、アクセス時間割当手
段１２０をタイミング生成回路１２１とリードアドレス
カウンタ１２２から構成し、フィルタ手段１３０を比較
判定部１３１とフィルタ回路１３２から構成し、設定値
保持手段１４０を設定値保持部１４１としてのデュアル
ポートラムで構成し、データ保持手段１５０をクロック
乗換え部１５１とＣＰＵデータ保持部１５２で構成した
例であり、請求項１〜請求項３に対応する実施の形態で
ある。

【００２８】図３は本発明の実施の形態を説明する図
（その２）である。図は請求項４に対応する実施の形態
の構成であり、図２の構成に、選択部１６０を設け、設
定値保持手段１４０を設定値保持部１４２としてのシン
グルポートラムで構成したものである。

【００２９】図２、図３の実施の形態（１）、（２）の
動作の差は、選択部１６０で比較判定処理アクセスとＣ
ＰＵアクセスとを選択するところにあるので、図３の実
施の形態（２）で代表して動作を説明する。

【００３０】図において、ＶＰＩ／ＶＣＩ抽出部１１１
は入力ＡＴＭセルのＶＰＩ／ＶＣＩを抽出するととも
に、フレームパルスＦＰを基準としてＶＰＩ／ＶＣＩを
ラッチするタイミングパルスＴＡ、ＴＢとタイミング生
成回路１２１に送出するタイミングパルスＴＣを生成す
る。セル保持部１１２はＶＰＩ／ＶＣＩ抽出部１１１か
ら入力されたＡＴＭセルを保持する。比較判定部１３１
はシングルポートラム１４２から読み出した設定値とＶ
ＰＩ／ＶＣＩ抽出部１１１で抽出したＶＰＩ／ＶＣＩ値
を比較し、その比較結果を保持する。比較結果はフィル
タ回路１３２に通知され、フィルタ回路１３２はＶＰＩ
／ＶＣＩ値が一致したＡＴＭセルはセル保持部１１２か
ら読み出して出力し、ＶＰＩ／ＶＣＩ値が一致しないＡ
ＴＭセルは廃棄する。

【００３１】タイミング生成回路１２１は比較判定部１
３１への制御パルス、リードアドレスカウンタ１２２へ
の制御パルス、選択部１６０への制御パルス、およびＣ
ＰＵデータ保持部１５２への制御パルスを生成し、それ
ぞれの回路へ送出する。リードアドレスカウンタ１２２
は設定値保持部１４２へのリードアドレスＲＡＤＲを生
成するとともにリード信号ＸＲＥを生成し、選択部１６
０はタイミング生成回路１２１からのタイミングパルス
ＴＥによりリードアドレスとリード信号を選択する。

【００３２】クロック乗換え部１５１はＣＰＵアドレス
（ＣＰＵＡＤＲ）、ＣＰＵリード信号（ＣＰＵＲ）、Ｃ
ＰＵライト信号（ＣＰＵＷ）、ＣＰＵライトデータ（Ｃ
ＰＵＷＤ）のＣＰＵクロックからＡＴＭ処理基準クロッ
クへ乗換えと、ＣＰＵリードデータ（ＣＰＵＲＤ）のＡ
ＴＭ処理基準クロックからＣＰＵクロックへの乗換えを
行ない、ＣＰＵデータ保持部１５２は設定値保持部１４
２へのアクセス割当て時間まで、ＣＰＵのアドレス、デ
ータを保持する。設定値保持部１４２には、ＡＴＭセル
のフィルタ処理を行うためのＶＰＩ／ＶＣＩ値が書き込
まれている。

【００３３】このような構成で、ＣＰＵ４００からのア
クセスをクロック乗換えを行いＡＴＭ処理基準クロック
に同期して、比較判定アクセスと時分割で設定値保持部
１４２としてのシングルポートラム（図２では設定値保
持部１４１としてのデュアルポートラム）にアクセスで
きるので、アクセスの衝突を回避することができ、常に
正常なフィルタ処理を行うことができる。

【００３４】図４、５は本発明のセルフィルタ回路の構
成を説明する図（その１）、（その２）を示す。図２、
３で説明した実施の形態（１）、（２）の構成は選択部
１６０としてのセレクタ１６１以外は同じであるので、
実施の形態（２）でその回路構成を説明する。

【００３５】ＶＰＩ／ＶＣＩ抽出部１１１は入力ＡＴＭ
セルのフレームパルスＦＰにより初期化され、カウント
アップ動作を行うフレームカウンタＦＣと、フレームカ
ウンタＦＣの出力をデコードして各種タイミングパルス
を生成するデコーダＤＣと、抽出したＶＰＩ／ＶＣＩ値
をラッチするラッチ回路ＬＴから構成され、セル保持部
１１２は４ビットのパラレルデータを８ビットのパラレ
ルデータに変換する４／８変換回路（図中４／８と示
す）と、８ビットのデータを保持するフリップフロップ
回路ＦＦと、８ビットのデータを書き込むランダムアク
セスメモリＲＡＭとライトアドレスを生成するアドレス
カウンタＡＣＴＲと、ランダムアクセスメモリＲＡＭか
ら出力した８ビットのパラレルデータを４ビットのパラ
レルデータに変換する８／４変換回路（図中８／４と示
す）から構成され、ランダムアクセスメモリＲＡＭは１
セル分の容量をもち、ＶＰＩ／ＶＣＩの比較判定を行っ
ている間、ＡＴＭセルデータを保持する。

【００３６】タイミング生成回路１２１はタイミングカ
ウンタＴＣＴＲとデコーダＤＣから構成され、タイミン
グパルスＴＤ、ＴＥ、ＴＦを比較判定部１３１、リード
アドレスカウンタ１２２、および、ＣＰＵデータ保持部
１５２へ送出する。リードアドレスカウンタ１２２はア
ドレスカウンタＡＣＴＲとインバータＩＮＶで構成され
比較判定を行うためのリードアドレスＲＡＤＲとリード
信号ＸＲＥを生成し選択部１６０としてのセレクタ（図
中ＳＥＬと示す）１６１へ出力している。

【００３７】セレクタ１６１は比較判定のためのアクセ
ス（リードアドレスＲＡＤＲとリード信号ＸＲＥ）とＣ
ＰＵ４００側のアクセス（、）を選択している。設
定値保持部１４２としてのシングルポートラムは設定値
の保持を行う。比較判定部１３１は排他的論理和回路Ｘ
ＯＲ、否定論理和回路ＮＯＲ、論理和回路ＯＲ、論理積
回路ＡＮＤ、インバータＩＮＶ、フリップフッロップ回
路ＦＦから構成され入力ＡＴＭセルから抽出したＶＰＩ
／ＶＣＩ値と設定値保持部１４２から読み出した設定値
との比較を行いその結果をフィルタ回路１３２に通知す
る。フィルタ回路１３２はアドレスカウンタＡＣＴＲ、
デコーダＤＣ、フリップフロップ回路ＦＦおよび論理和
回路ＡＮＤから構成され比較判定結果の通知を受け、セ
ル保持部１１２のランダムアクセスメモリＲＡＭに保持
されたセルデータを読み出すためのリードアドレスＲＡ
ＤＲとリード信号ＸＲＥを出力し、セルデータの通過廃
棄を行いＡＴＭセルとフレームパルスを出力する。

【００３８】クッロク乗換え部１５１はエッジ検出回路
ＥＤＥＴとフリップフロップ回路ＦＦから構成されＣＰ
Ｕリード信号ＣＰＵＲ、ＣＰＵライト信号ＣＰＵＷの立
ち下がりエッジを検出しＣＰＵデータ保持部１５２に出
力するとともに、設定値保持部１４２からのリードデー
タをフリップフロップ回路ＦＦでラッチしＣＰＵリード
データＣＰＵＲＤとして出力する。ＣＰＵデータ保持部
１５２はフリップフロップ回路ＦＦ、論理和回路ＯＲ、
論理積回路ＡＮＤ、否定論理積回路ＮＡＮＤ、エッジ検
出部ＥＤＥＴ、カウンタＣＴＲ、デコーダＤＣおよびイ
ンバータＩＮＶから構成され、クッロク乗換え部１５１
からの入力によりＣＰＵアドレスＣＰＵＡＤＲとＣＰＵ
ライトデータＣＰＵＷＤをラッチして出力するととも
に、設定値保持部１４２に対するリード信号とライト信
号を生成する。図４、５において、丸付き数字は、同じ
数字の丸付き数字に接続される。

【００３９】図６はＡＴＭセルフォーマットを説明する
図を示す。本発明においては、データは４ビットのパラ
レルデータとして処理するので、ＶＰＩ／ＶＣＩは２〜
７列の２４（６×４）ビットに書き込まれている。

【００４０】図７は本発明の設定値保持部のアドレスマ
ップを示す。本発明では、ＶＰＩ／ＶＣＩをアドレス０
〜６３に書き込み保持するので、６４種類までのＶＰＩ
／ＶＣＩの設定が可能である。

【００４１】図８は本発明の比較判定アクセスとＣＰＵ
アクセスの時間割当てを設定する図を示す。図６で説明
したように本発明では、ＡＴＭセルを４ビットパラレル
のデータとして処理するので、０〜１０５の１０６個の
データとなる。本発明ではＡＴＭセル１到着時間（１０
６クロック間）に、入力ＶＰＩ／ＶＣＩ値と設定値保持
部１４１、１４２に設定された６４種類の設定値との比
較行う。比較判定アクセスとＣＰＵアクセスの時間割当
ては、図に示すように０〜３１の３２クロックで３２種
類との比較を行い、次の３２〜５２の２１クロック間は
ＣＰＵアクセスに使用し、次の５３〜８４の３２クロッ
クで残りの３２種類との比較を行い、最後の８５〜１０
５の２１クロックをＣＰＵアクセスに割り当てる。図の
ＶＰＩ／ＶＣＩ比較時間とＣＰＵアクセス時間の割当て
は任意に行うことが可能であり、図に示した割当て時間
に限定されるものではない。

【００４２】図９は本発明のＶＰＩ／ＶＣＩ抽出部１１
１のタイムチャートを示す。フレームパルスＦＰに同期
してＡＴＭセルが入力され、フレームカウンタＦＣをフ
レームパルスＦＰでロードし、カウントアップを開始す
る。フレームカウンタＦＣをデコーダＤＣでデコードす
ることにより、ラッチタイミングとタイミングパルスＴ
Ａ、ＴＢ、ＴＣを生成する。ＶＰＩ／ＶＣＩは図６で説
明したようにＡＴＭセルのｂ〜ｇに書き込まれているの
で、ラッチ回路ＬＴはラッチタイミングでＶＰＩ／ＶＣ
Ｉ値を抽出し、抽出したＶＰＩ／ＶＣＩ値をラッチす
る。

【００４３】図１０は本発明のセル保持部のライトタイ
ムチャートを示す。４／８変換回路４／８で４ビットの
データを８ビットのパラレルデータに変換し、タイミン
グパルスＴＡによりフリップフロップ回路ＦＦを介し
て、ランダムアクセスメモリＲＡＭに書き込む。また、
タイミングパルスＴＢで７ビットのアドレスカウンタＡ
ＣＴＲをロードしてカウントアップを行い、上位６ビッ
トをライトアドレスＷＡとし、最下位の１ビットをラン
ダムアクセスメモリＲＡＭのライトイネーブル信号ＸＷ
Ｅとして出力する。

【００４４】図１１は本発明のタイミング生成回路、リ
ードアドレスカウンタ、設定値保持部のアクセスタイム
チャートを示す。タイミング生成回路１２１のタイミン
グカウンタＴＣＴＲはタイミングパルスＴＣによりロー
ドされカウントアップを行う。デコーダＤＣはカウント
値をデコードしタイミングパルスＴＤ、ＴＥ、ＴＦを生
成する。リードアドレスカウンタ１２２のアドレスカウ
ンタＡＣＴＲはタイミングパルスＴＣによりロードを行
い、タイミングパルスＴＥが「Ｈ」のときにカウントア
ップを行う。

【００４５】セレクタ１６１は、リードアドレスカウン
タ１２２のタイミングパルスＴＥの反転信号（選択信
号）が「Ｌ」のとき、Ａ１、Ａ２を選択し、反転信号が
「Ｈ」のとき、Ｂ１、Ｂ２を選択して出力する。すなわ
ち、選択信号が「Ｌ」のときは、ＡＴＭセルフィルタ処
理側の比較判定アクセスであり、「Ｈ」のときはＣＰＵ
側のアクセスであることを示す。

【００４６】設定値保守部１４２のランダムアクセスメ
モリＲＡＭはリードアドレスＲＡＤＲにしたがって、そ
のアドレス値に対応するデータｄ１〜ｄ６３を出力す
る。図１２は本発明の比較判定部のタイムチャートを示
す。

【００４７】比較判定部１３１の排他的論理和回路ＸＯ
Ｒは各ビットの比較を行い、すべてのビットが一致する
と否定論理和回路ＮＯＲの出力が「Ｈ」となり、フリッ
プフロップ回路ＦＦがその「Ｈ」をラッチし、タイミン
グパルスＴＤでリセットされる。図の比較判定部ＦＦ出
力は、ランダムアクセスメモリＲＡＭのアドレス「３」
に書き込まれたＶＰＩ／ＶＣＩ（ｄ３）がＡＴＭセルか
ら抽出したＶＰＩ／ＶＣＩに一致して「Ｈ」にセットさ
れた動作を示す。

【００４８】図１３に本発明のフィルタ回路とセル保持
部のリードタイムチャートを示す。フィルタ回路１３２
の７ビットのアドレスカウンタＡＣＴＲはタイミングパ
ルスＴＤによりロードされ、カウント値をセル保持部１
１２に出力する。また、カウント値をデコーダＤＣでデ
コードすることによりフレームパルスＦＰを生成して出
力する。フィルタ処理は比較判定部１３１の出力をフリ
ップフロップ回路ＦＦでラッチし、ＡＴＭセルを通過廃
棄する信号として使用する。フィルタ処理を行う論理和
回路ＡＮＤはフリップフロップ回路ＦＦの出力が「Ｈ」
のときはＡＴＭセルを通過させ、「Ｌ」のときはＡＴＭ
セルのデータをすべて「０」にして出力することにより
廃棄処理を行う。

【００４９】セル保持部１１２のリード側では、フィル
タ回路１３２のアドレスカウンタＡＣＴＲの出力の上位
６ビットをリードアドレスＲＡとしてランダムアクセス
メモリＲＡＭに入力し、最下位の１ビットをリードイネ
ーブル信号ＸＲＥとして使用する。

【００５０】図１４は本発明のクロック乗換え部とＣＰ
Ｕデータ保持部のタイムチャートを示す。クロック乗換
え部１５１では、ＣＰＵ４００よりＡＴＭセル処理基準
クロックとは非同期で入力されるＣＰＵリード信号ＣＰ
ＵＲ、ＣＰＵライト信号ＣＰＵＷをＡＴＭセル処理基準
クロックのタイミングで立ち下がりエッジを検出して、
検出出力をＣＰＵデータ保持部１５２に送出する。ＣＰ
Ｕデータ保持部１５２では、ＣＰＵライトアドレスＣＰ
ＵＷＡとＣＰＵライトデータＣＰＵＷＤをラッチし、セ
レクタ１６１と設定値保持部１４２に出力する。タイミ
ングパルスＦが「Ｈ」のとき、すなわちＣＰＵアクセス
の時間に、フリップフロップ回路ＦＦの出力ｆｆが
「Ｈ」のとき、エッジ検出回路ＥＤＥＴにより立ち上が
りを検出して、カウンタＣＴＲをロードする。デコーダ
ＤＣによりカウント値が「２」のとき出力パルスを発生
し、その出力とフリップフロップ回路ＦＦの出力ｆｆの
論理をとり、リード信号、ライト信号を出力する。ま
た、デコーダＤＣの出力はフリップフロップ回路ＦＦを
リセットする信号としても使用する。

【００５１】図に示すように、タイミングパルスＴＥが
「Ｈ」のときはＶＰＩ／ＶＣＩ値の比較判定アクセスを
行い、「Ｌ」のときはＣＰＵアクセスが行われる。すな
わち、設定値保持部１４１、１４２への比較判定処理の
アクセスとＣＰＵアクセスが同時に行われることがない
ようタイミングパルスＴＥ、ＴＦにより、アクセス時間
を割り当てるので、同時アクセスにより、正常なフィル
タ処理が行えなくなることを防止できる。

【００５２】

【発明の効果】本発明によれば、制御装置からの設定値
保持部へのアクセスを、クロック乗換えを行うことによ
りセル処理側のクロックに同期して比較判定用アクセス
と時分割でアクセスするので、誤ったセルのフィルタ処
理の発生を防止することが可能となり、信頼度の高いフ
ィルタ回路を実現できる。

【００５３】さらに、セル処理の運用を停止することな
く設定値保持部へのデータ書込みが可能となるので、サ
ービス性が向上する。

【図面の簡単な説明】

【図１】 本発明の原理を説明する図

【図２】 本発明の実施の形態を説明する図（その１）

【図３】 本発明の実施の形態を説明する図（その２）

【図４】 本発明のセルフィルタ回路の構成を説明する
図（その１）

【図５】 本発明のセルフィルタ回路の構成を説明する
図（その２）

【図６】 ＡＴＭセルフォーマットを説明する図

【図７】 本発明の設定値保持部のアドレスマップ

【図８】 本発明の比較判定アクセスとＣＰＵアクセス
の時間割当てを説明する図

【図９】 本発明のＶＰＩ／ＶＣＩ抽出部のタイムチャ
ート

【図１０】 本発明のセル保持部のライトタイムチャー
ト

【図１１】 本発明のタイミング生成回路、リードアド
レスカウンタ、設定値保持部のアクセスタイムチャート

【図１２】 本発明の比較判定部のタイムチャート

【図１３】 本発明のフィルタ回路とセルデータ保持部
のリードタイムチャート

【図１４】 本発明のクロック乗換え部とＣＰＵデータ
保持部のタイムチャート

【図１５】 光通信システムを説明する図

【図１６】 加入者インタフェース装置を説明する図

【図１７】 従来例を説明する図

【符号の説明】 １００ セルフィルタ回路 １１０ 識別子抽出手段 １１１ ＶＰＩ／ＶＣＩ抽出部 １１２ セル保持部 １２０ アクセス時間割当手段 １２１ タイミング生成回路 １２２ リードアドレスカウンタ １３０ フィルタ手段 １３１ 比較判定部 １３２ フィルタ回路 １４０ 設定値保持手段 １４１、１４２ 設定値保持部 １５０ データ保持手段 １５１ クロック乗換え部 １５２ ＣＰＵデータ保持部 １６０ 選択部 １６１ セレクタ １００Ａ ＡＴＭ処理部 ２００ ＳＤＨ終端部 ３００ 光終端部 ４００ 制御装置 １０Ａ 加入者インタフェース装置 １０−ｉ インタフェースカード １１ ＡＴＭ多重分離部 １２ 光終端装置 ２０ スターカプラ ３０ 回線端局装置 ３１ 低速クロスコネクト装置 ３２ 回線接続分岐装置 ３３ 専用回線ノード装置、高速ディジタル用加入者端
局モジュール ３４ ケーブルテレビ用装置 ３５ ＡＴＭネットワーク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 俊行 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 送受信するデータを所定の長さのデータ
   に分割し、分割された各データに制御情報を付加したセ
   ルのフィルタ処理を行なうセルフィルタ回路であって、 入力されたセルの識別子を抽出する識別子抽出手段と、 通信を許可する識別子を設定しておく設定値保持手段
   と、 制御装置から前記設定値保持手段に書き込む設定値を一
   時的に保持するデータ保持手段と、 前記設定値保持手段に設定された設定値と入力したセル
   から抽出された識別子を比較してフィルタ処理を行なう
   フィルタ手段と、 前記フィルタ手段が前記設定値保持手段にアクセスする
   時間と、前記制御装置が前記設定値保持手段にアクセス
   する時間を時分割で割り当てるアクセス時間割当手段を
   備えたことを特徴とするセルフィルタ回路。
2. 【請求項２】 請求項１に記載のセルフィルタ回路にお
   いて、 アクセス時間割当手段を、セル処理アクセスとして前記
   設定値保持手段にアクセスする時間と、前記制御装置が
   前記設定値保持手段にアクセスする時間を時分割で割り
   当てるタイミング生成回路と、前記タイミング生成回路
   からのタイミング信号で初期化され、カウントアップを
   行い、そのカウント値を前記設定値保持手段のリードア
   ドレスとするリードアドレスカウンタから構成したこと
   を特徴とするセルフィルタ回路。
3. 【請求項３】 請求項１に記載のセルフィルタ回路にお
   いて、 前記設定値保持手段をデュアルポートラムから構成し、
   一方のポートには、フィルタ回路への入出力を接続し、
   他方のポートには制御装置からの入出力を接続し、前記
   フィルタ手段からのアクセス時間と、前記制御装置から
   のアクセス時間を時分割で割り当てることを特徴とする
   セルフィルタ回路。
4. 【請求項４】 請求項１に記載のセルフィルタ回路にお
   いて、 前記設定値保持手段への前記フィルタ手段からのアクセ
   ス信号と、前記制御装置からのアクセス信号とを入力と
   して、その１つを前記タイミング生成回路からのタイミ
   ングパルスにより選択して出力する選択部を設け、 前記設定値保持手段をシングルポートラムで構成したこ
   とを特徴とするセルフィルタ回路。