KR940008564B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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내용 없음.

Description

반도체 소자 및 그 제조방법
제1도는 본 발명에 따른 반도체 소자의 한 실시예의 부분적 횡단면도.
제2도는 종래의 반도체 소자의 구조를 설명하는 부분적 횡단면도.
제3도는 본 발명에 따른 반도체 소자의 다른 실시예의 부분적 횡단면도.
제4도는 본 발명에 따른 반도체 소자의 다른 실시예의 부분적 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체 기판 102 : 불순물 확산층
103,103a : 층간 절연막 104 : 배선 전극
105 : 비결정성 실리콘 106 : 상부 전극
107 : 실리콘 절연막 108 : 콘택트 홀
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 주로 "안티 퓨즈(anti fuse)"로서 작용하는 반도체 소자 및 그 제조방법에 관한 것인데, 이 안티 퓨즈는 전압이 부과될 때 공급되는 전류에 의해 고저항 상태로부터 저 저항 상태로의 변이를 야기함으로써 데이터를 저장한다.
상기 안티 퓨즈는 반도체 소자의 전극에 전압이 부과되어 거기에 전류가 공급될 때, 그 전류가 전극을 비도통 상태로부터 도통 상태로 변화시킨다는 작용을 이용한다. 특히, 안티퓨즈는 "퓨즈"와 반대의 특성 및 기능을 가진 반도체 소자를 형성하는데, 여기서는 통상적으로 도통 상태가 폴리실리콘의 배선을 파괴함으로써 비도통 상태로 변화된다.
통상적으로, 칼코게나이드 및 비결정성 실리콘이 안티 퓨즈용으로 사용되는 물질로서 알려져 있으며, 그 실제적인 응용예가 다음 문헌에 나타나 있다. 이 문헌에 나타난 안티 퓨즈의 특징은 후술되게 된다.
문헌 1 : 일본국 특허공보 제32944/72호
전자 빔이나 레이저 빔 등을 방사함으로써 비결정성으로 구성된 고저항 반도체 물질에 인가되는 에너지가 반도체의 안정한 고저항 상태가 안정한 저저항 상태로 변화하도록 야기한다.
문헌 2 : 일본국 특허공보 제4038/82호
그 저항값이 부가된 전계에 의해 불가역성으로 변화되는 고저항 폴리실리콘으로 구성된 PROM소자
문헌 3 : 일본국 공개공보 제88739/79호
비결정 상태에서 높은 전기적 저항을 갖고 결정상태에서 낮은 전기적 저항을 가진 텔루륨-기초 칼코게나이드로 구성된 EEPROM소자
이 안티 퓨즈는 IC와 PLA(programmable olgic array) 및 메모리의 여분(redundant)회로에서 간단한 배선 접속 스위치에 적용되는데, PROM에 더하여 이들 소자에 대한 그 응용이 고려된다.
제2도는 본 발명의 반도체 소자와 대부분 유사한, 상기 안티 퓨즈로서 사용되는 반도체 소자의 개략적 부분 횡단면도이다.
제2도는 본 발명의 반도체 소자와 대부분 유사한, 상기 안티 퓨즈로서 사용되는 반도체 소자의 개략적 부분 횡단면도이다.
제2도에서, 201은 반도체 기판을 나타내고, 202는 반도체 기판(201)의 표면상에 형성된 불순물 확산층을 나타내며, 203과 203a는 층간 절연막을 나타내고, 204는 배선 전극을 나타내며, 205는 비결정성 실리콘을 나타내고, 206은 비결정성 실리콘(205)상에 형성된 상부 전극을 나타낸다. 상기 비결정성 실리콘(205)은 고저항성 부재라는 것을 주목하자.
상부 전극(206)은 배선 전극(204)이 형성될 때 동시에 형성되며, 전도성 부재로 되어 있다.
이 구성에서, 배선 전극(204)과 비결정성 실리콘(205)은 불순물 확산층(202)의 반대쪽 모두와 거의 접촉하여 형성되며, 비결정성 실리콘(205)은 불순물 확산층으로 구성된 하부 전극과 상부 전극(206) 사이에 삽입되는데, 여기서, 고저항성 비결정 실리콘은 상기 안티 퓨즈의 주요 구성 부분으로서 작용한다. 특히, 전류를 공급하기 위해 하부 전극과 결합된 배선 전극(204)과 상부 전극(206)사이에 전압이 부과될 때, 고저항상태로부터 저저항 상태로의 불가역 변이가 두 전극 사이의 비결정성 실리콘(205) 주변 부분에서 야기된다. 즉, 비결정성 실리콘(205) 주변 부분이 비도통 상태로부터 도통 상태로 변화된다는 사실을 이용하여 메모리 소자가 구성될 수 있다.
전술한 바와 같이 구성된 종래의 반도체 소자는 이 장치의 성능의 관점에서 변이 전에는 고저항값 Roff을 갖고 변이 이후에는 저저항값 Ron을 갖는 것이 바람직하다. 비결정성 실리콘은 그 변이전의 저항값 Roff이 산화물막으로 구성된 절연막보다 약간 낮기 때문에 바람직하지 않지만, 절연막에서의 파괴를 이용하는 장치보다 확실하며, 장단점을 모두 갖고 있다. 또한 종래의 장치는 변이전의 저항값 Ron을 낮게 하기 위해 비결정성 실리콘에 억셉터 이온이나 도우너 이온 등이 첨가되는 것은 효과적이지만 Ron이 변이전의 상태에서 상당히 낮기 때문에 바람직하게 구성되지 않는다.
본 발명의 목적은 전술한 결점을 극복하고, 절연물질만큼 높은 Roff를 가진 비결정성 실리콘과, 이 반도체를 제조하는 방법 및 분순물 이온의 첨가에 의해 실현되는 Ron을 낮추는 효과를 갖고, 또한 동일한 기판상의 다른 반도체 소자에 전혀 영향을 주지않는 반도체 소자를 제공하는 것이다.
본 발명에 따른 반도체 소자는 고정항 상태로부터 저저항 상태로 변화하는 안티퓨즈를 형성하는 반도체 장치가 하부 전극과 실리콘 절연막 및 비결정성 실리콘과 상부 전극의 4개층 구조로 되어 있는 것을 특징으로 한다. 이 4층 구조는 2가지 경우를 포함하고 있다. 즉, 한가지 경우는 실리콘 절연막과 비결정성 실리콘 및 상부 전극이 하부 전극이 불순물 확산층이나 다결정 실리콘측으로부터 순차적으로 형성되는 경우이고, 다른 경우는 비결정성 실리콘과 실리콘 절연막 및 상부 전극이 순차적으로 형성되는 경우이다. 상기 두가지 경우에 대해 사용되는 비결정성 실리콘은 B, Al, Ga와 같은 Ⅲ그룹이나 P, As, Sb 등과 같은 V 그룹의 불순물 요소를 포함할 수도 있다.
또한 본 발명에 따른 반도체 소자를 제조하는 방법은 하부 전극이 형성하는 반도체 기판상에 층간 절연막을 형성하는 단계와, 그 위에 한 전극에 대한 콘택트 홀을 한정하는 단계와, CVD방법이나 열적 산화방법 또는 H2SO4+ H2O2처리에 의해 콘택트 홀에 실리콘 절연막과 비결정성 실리콘을 순차적으로 형성하는 단계와, 하부 전극과 실리콘 절연막 및 비결정성 실리콘과 그 비결정성 실리콘상의 상부 전극의 4층 구조의 전극을 형성하기 위해 패턴닝된 비결정성 실리콘상에 상부 전극을 형상하는 단계 및 2패턴닝으로 형성된 배선 전극에 대한 콘택트 홀에 배선 전극을 형성하는 단계를 포함하고 있다. 또한, 본 발명에 따른 반도체 소자를 제조하는 다른 방법은 처음에 제1콘택트 홀에 비결정성 실리콘을 침착시키는 단계와, 실리콘 절연막을 형성하는 단계 및 하부 전극과 비결정성 실리콘 및 실리콘 절연막과 상부 전극의 4층 구조의 전극을 가진 반도체 소자를 형성하는 단계를 포함하고 있다.
본 발명에 따라, 반도체 소자에서 안티 퓨즈로서 작용하는 장치가 반도체 소자내의 상부 전극과 비결정성실리콘 및 실리콘 절연막과 하부 전극으로 구성된 4층 구조로서 형성되기 때문에, Roff가 보다 높은 특정저항을 가진 실리콘 절연막에 의해 고저항을 갖고, 안티 퓨즈의 신뢰성이 비결정성 실리콘의 특성에 의해 확실하게 된다. 상기 실리콘 절연막은 보다 높은 Roff를 확실하게 하는데 사용되도록 매우 얇게 될 수도 있으며, 매우 얇게 만들어진 막은 프로그램 전압의 부과에 의해 쉽게 파괴될 수 있기 때문에, Ron은 거의 영향을 받지 않으며, 그 저항값이 쉽게 낮추어질 수 있다.
더욱이, B, Al, Ga 등과 같은 Ⅲ그룹이나 P, As, Sb 와 같은 V 그룹의 불순물이 4층 구조의 비결정성 실리콘에 도프되는 경우에, 이온 주입이 115cm-3에서 실행되면, 비결정성 실리콘의 일부가 부과된 프로그래밍(기록)전압에 의해 공급되는 전류에 의해 발생되는 주울역에 의해 녹게 되며, 이 부분이 냉각될 때 다결정물질로 변화할 수도 있다. 이 때 도프된 불순물 요소는 이 다결정 물질(학회 및 특허 분야에서 필라멘트로서 언급됨)로 약간 취해지고, 이것에 의해 Ron을 더 낮추도록 활성화된다.
[실시예 1]
제1도는 본 발명에 따른 반도체 소자의 한 실시예의 횡단면도로서, 101은 예를들어 실리콘 단결정으로 된 반도체 기판을 나타내고, 012는 n+형 또는 p+형 불순물 확산층(하부전극)을 나타내며, 103 및 103a는 층간 절연막을 나타내고, 104는 알루미늄과 같은 배선 전극을 나타내며, 105는 비결정성 실리콘을 나타내고, 106은 알루미늄과 같은 상부 전극을 나타내며, 107은 SiO2나 Si3N4로 구성된 실리콘 절연막을 나타내고, 108은 콘택트 홀을 나타낸다. 안티 퓨즈의 주요 구성 부분으로서 작용하는 4층 구조를 가진 전극은 상부 전극(106)과 비결정성 실리콘(105) 및 실리콘 절연막(107)과 하부 전극(102)으로 구성되어 있다. 이 구성은 실리콘 절연막(107)이 제2도에 도시된 종래 기술과 비교하여, 불순물 확산층을 포함하는 하부 전극 (102)과 비결정성 실리콘(105) 사이에 삽입되는 것을 특징으로 하고 있다.
제1도에 도시된 바와 같이, 실리콘 절연막(107)이 비결정성 실리콘(105)과 하부 전극(불순물 확산층)(102)사이에 삽입되어 있는 경우에, 비결정성 실리콘이 침착될 때, 비결정성 실리콘이 기판과 접촉하게 되는 실리콘 기판의 표면에 실리콘 절연막이 형성되며, 그래서 이 절연막의 결정 상태가 프로그래밍 전압 및 전류의 개선된 안정성 및 재생 가능성의 결과로 비결정성으로 구성되기 때문에 비결정성 실리콘이 균일하게 형성될 수 있다. 이것은 제2도에 도시된 바와 같이 비결정성 실리콘이 기판상에 형성될 때 실리콘 결정에 근거하여 비정상적인 침착이 형성될 수 있고 그래서 비결정성 실리콘이 균일하게 형성될 수 없는 경우와 비교하여 대단한 증진이다.
비결정성 실리콘(105)은 하부 전극(102)의 불순물 확산층과 동일한 전도형을 가진 B, Al, Ga 등과 같은 Ⅲ그룹이나 P, As, Sb와 같은 V 그룹의 불순물요소로 도프될 수도 있으며, 여기서 전술한 바와 같이, 도핑이 효과적이지 않은 경우에 대해 Ron이 낮추어질 수 있다.
[실시예 2]
제3도는 본 발명에 따른 반도체 소자의 다른 실시예의 부분적 횡단면도이다. 제1도에 도시된 실시예에 사용된 바와 같은 동일한 번호는 제3도에서 동일 또는 대응하는 부분을 나타내는데 사용되며, 그 설명은 생략된다.
제3도에 도시된 실시예는 비결정성 실리콘(105)과 상부 전극(106)사이에 삽입된 실리콘 절연막(107)을 갖고 있다. 비결정성 실리콘(105)은 또한 실시예 1과 유사하게 Ron을 낮추기 위해 B, Al, Ga와 같은 Ⅲ그룹이나 P, As, Sb와 같은 V 그룹의 불순물 요소로 도프될 수도 있다.
실리콘 절연막(107)이 제3도의 실시예에서와 같이 비결정성 실리콘(105)과 상부 전극(106) 사이에 삽입되는 경우에, 상부 전극(106)아래에서 사용되는 TiN 등과 같은 장벽 금속에서 핀 홀이 한정된다 할지라도, 알루미늄과 실리콘 절연막(107) 사이에서 더 적은 반응이 야기되며 그래서 생산의 저하와 같은 문제점이 방지된다. 비결정성 실리콘이 알루미늄에 대해 현저하게 반응하기 때문에, 상기 장벽 금속 없이 300℃에서도 반응이 촉진된다. 그러므로, 본 발명은 종래 기술의 문제점, 즉 반도체 소자를 제조하는 동안 단락 회로가 발생하는 문제점을 극복한다. 만일 장벽 금속이 사용되면, 핀 홀등이 발생되며 이것에 의해 생산의 저하를 야기한다.
[실시예 3]
제4도는 본 발명에 따른 반도체 소자의 다른 실시예의 부분적 횡단면도이다. 이 실시예는 하부 전극으로서 다결정 실리콘(404)을 이용한다. 실리콘 산화물(408)이 그 위에 제공되고 그 위에은 상부 전긍(407)이 제공된다. 그러므로 이 실시예는 4층 구조를 갖는다. 전극 사이에 일정한 전압이 인가될 때 발생되는 주울열에 의해 프로그램이 만들어진다. 이 실시예에서, 다결정 실리콘이 하부 전극으로서 이용되며, 이것은 실리콘 산화물로 에워싸여 있고 그래서 열의 전도를 축소시키고 주울열로 인한 온도의 증가를 가속시킨다. 그러므로 매우 효과적인 프로그램이 만들어질 수 있다.
또한 실리콘 산화물막(408)이 다결정 실리콘(404) 주위, 즉 다결정 실리콘(404)과 비결정성 실리콘(405) 사이 및 다결정 실리콘(405)과 상부 전극(407) 사이, 또는 비결정성 실리콘(405)의 양쪽 모두에 제공될 수 있다.
[실시예 4]
본 발명에 따른 반도체 소자를 제조하는 방법의 실시예는 제1도의 실시예에 도시된 반도체 소자를 참조하여 기술되게 된다. 이 실시예는 일련의 공정(a) 내지 (f)에서 기술되게 된다. 공정(c2)은 비결정성 실리콘에 불순물 요소를 도핑하기 위한 추가적인 공정이라는 것을 주목하자. 그러나 이 공정은 도핑이 필요하지 않을 때에는 생략된다.
공정(a) : 불순물 확산층(102)이 실리콘(Si) 반도체 기판(101)에 형성되고, 그 위에 전체 표면에 의 SiO2나 Si3N4로된 층간막(103)이 형성되며, 다음에 비결정성 실리콘이 침착될 불순물 확산층(102)상의 규정된 위치에서 리소그래피(lithography)에 의해 콘택트 홀(108)이 한정된다.
공정(b) : 콘택트 홀(108)의 바닥에 실리콘 절연막(107)을 형성하기 위한 CVD방법을 이용하여 100Å의 두께 또는 예를들어 그보다 작은 50Å의 두께로 SiO2가 침착된다.
공정(c) : 비결정성 실리콘(105)이 560℃에서 CVD방법에 의해 약 1500Å의 두께로 침착되어 콘택트 홀(108)에 삽입된다.
공정(c2) : 불순물 요소가 이 공정에서 비결정성 실리콘에 도프되는데, 예를들어, P(V그룹의 요소)가 n형 불순물로서 사용될때에는 p+가 60Kev와 1x1015내지 1x1016cm-3의 조건하에서 이온 주입되고, p가 비결정성 실리콘(105)에 도프되며, B(Ⅲ그룹 요소)가 p형 불순물로서 사용되는 때에는 BF2 +가 80Kev 및 1x1015내지 1x1016cm-3의 조건하에서 이온 주입되고 B가 비결정성 실리콘(105)에 도프된다.
공정(d) : 비결정성 실리콘(105)이 포토-에칭되어 패턴닝에 의해 전극 형태로 형성된다.
공정(e) : 층간막(103a)이 전체 표면에 침착된 후, 콘택트 홀(108a, 109)이 도선과 결합되어 한정되는데, 콘택트 홀(108a)은 비결정성 실리콘(105)의 상부 표면까지 한정되고, 콘택트 홀(109)은 불순물 확산층(102)의 상부 표면까지 침착된다.
공정(f) : 먼저 예를 들어, Ti-Tin의 장벽 금속이 스패터링 방법에 의해 침착되고, 다음에 Al-Si가 스패터링 방법에 의해 침착되며, 배선 전극(104)과 상부 전극(106)이 패턴닝에 의해 형성된다.
제1도에 도시된 실시예의 구성요소의 기본 구조는 상기 공정에 의해 형성된다. 공정(b)에서, 예를 들어 30분동안 900℃에서 2%의 O2를 함유하는 N2가스의 환경에서 열적 산화 방법에 의해 50 내지 100Å의 두께로 SiO2막이 형성될 수도 있다는 것을 주목하자. 이와 달리, SiO2막이 H2SO4+ H2O2에서 수십 Å의 두께로 형성될 수도 있으며, SiO2가 900Å에서 어닐링될 수도 있다.
[실시예 5]
본 발명에 따른 반도체 소자를 제조하는 방법의 다른 실시예는 제3도의 실시예에 도시된 반도체 소자를 참조하여 기술되게 한다. 이 실시예는 공정(A)부터 (E)의 순서로 기술된다. 공정(B2)은 비결정성 실리콘에 불순물 요소를 도핑하기 위한 추가적인 공정이며 그 내용은 공정(c2)과 동일하므로 그 설명은 생략한다.
공정(A) : 불순물 확산층(102)이 실리콘(Si) 반도체 기판(101)에 형성되고, SiO2나 SiN4로 된 층간막(103)이 그 전체 표면에 형성되고, 다음에 비결정성 실리콘이 침착될 불순물 확산층(102)상의 규정된 위치에서 리소그래피(lithography)에 의해 콘택트 홀이 한정된다.
공정(B) : 560℃에서 CVD방법에 의해 약 1500Å의 두께로 비결정성 실리콘(막)(105)이 침착되어 콘택트홀(108)에 삽입된다.
공정(B2) : Ⅲ그룹 또는 V그룹의 불순물이 비결정성 실리콘에 도프될 때, 실시예 4에서의 공정(c2)과 비슷하게 P나 B를 이온 주입함으로써 도핑이 실행된다.
공정(C) : 비결정성 실리콘(막)(105)이 그것을 전극 형태로 형성하기 위해 CF4를 이용하는 드라이 에칭방법에 의해 에칭된다.
공정(D) : 층간막(103a)이 전체 표면에 침착된 후에, 콘택트 홀(108, 109)이 도선과 결합되도록 한정된다.
공정(E) : SiO2막(107)이 CVD방법에 의해 약 100Å이나 그 이하의 두께로 형성되는데, 비결정성 실리콘(막)(105)상이 아닌 SiO2막(107)이 포토-에칭에 의해 제거된다.
공정(F) : 공정을 완료하기 위해 실시예 4의 공정(f)과 동일한 공정에 의해 배선 전극(104)과 상부 전극(106)이 형성된다.
본 발명에 따른 반도체 소자는 안티 퓨즈로서 효과적일 뿐만 아니라 상기 PLA나 일반적이 메모리에 조립되어 반도체 소자에 이용할 수 있다. 또한, 전술한 바와 같이, 이 반도체는 PROM소자로서 직접 사용될 수도 있고 다른 장치의 배선 접속 스위치로서도 사용될 수도 있다. 특히, 이 반도체 소자가 배선 접속 스위치에 응용될 때에는, 특정 응용을 위한 표준 셀과 같은 마이크로셀을 가진 IC가 접속되는 부분에 삽입되어 사용자가 임의 IC를 소형으로 만드는 것을 가능하게 한다.
전술한 바와 같이, 본 발명에 따라, 프로그램 소자가 반도체 소자의 안티 퓨즈로서 작용하는 일부에서 사용되는 종래의 비결정성 실리콘과 그 위나 아래에 형성된 절연막을 갖추고 있기 때문에, 절연막에서의 실리콘에 의해 보다 높은 Roff가 보장되고 비결정성 실리콘에 의해 신뢰성이 보장된다. 그러므로 이 두가지 작용의 증배된 효과가 프로그래밍 전압 및 전류의 안정성과 재생 가능성을 개선한다. 결과적으로, 종래의 장치보다 높은 Roff와 보다 낮은 Ron을 가진 장치가 제공될 수 있다.
더욱이, 이 장치에 있어서는 Ron이 낮아지기 때문에 불순물이 비결정성 실리콘에 도프될 때 조차도 Roff가 영향을 받지 않으며, 그래서 높은 Roff와 낮은 Ron의 특성이 실현된다. 특히, 제3도에 도시된 장치에 있어서, 상부 전극 물질 그 자체와 그 일부로서의 장벽 금속이 비결정성 실리콘과 반응하는 것으로부터 방지되기 때문에, 제조 공정이 쉽게 이루어질 수 있다.
전술한 바와 같이, 안티 퓨즈가 쉽게 제조될 수 있고 PLA 및 메모리 소자에 쉽게 응용될 수 있기 때문에, 본 발명은 전체 시스템의 비용 절감에 기여한다.
본 발명에 있어서, 반도체 기판의 상부측에 형성된 다결정 실리콘 등은 하부 전극이 반도체 기판상에 형성되는 확산 영역 대신에 사용되며, 산화물막은 다결정 실리콘과 비결정성 실리콘 사이 및/혹은 비결정성 실리콘과 상부 전극 사이에 제공되는데, 이것에 의해 다음 효과가 얻어진다.
전술한 효과 외에도, 산화물막이 열적 산화물막으로부터 형성될 때, 반도체 기판에 대한 열의 영향이 감소될 수 있으며, 그래서 반도체 기판을 포함하는 기판의 확산 영역에서 불순물의 재분포를 방지하게 된다. 그러므로 유익하게도 매우 확실한 반도체 소자가 얻어질 수 있다.
더욱이, 불순물 층 대신에 절연막을 통해 기판상에 제공되는 다결정 실리콘에 의해 다음 효과가 얻어진다.
1. 다결정 실리콘의 산화 속도가 단결정 실리콘보다 빠르기 때문에, 낮은 온도와 짧은 시간동안 처리가 완료될 수 있다. 또한, 보다 낮은 트랜지스터 특성에 대해 영향이 적다.
2. 다결정 실리콘상에 형성된 산화물막이 단결정 실리콘상에 형성된 산화물막과 비교하여 낮은 파괴 압력저항을 갖고 있다. 그러므로 프로그램 전압의 증가가 저하된다.
3. 다결정 실리콘상에 형성된 산화물막이 단결정 실리콘상에 형성된 산화물막에 비해 나쁜 결정 특성을 가지며, 그러므로 비결정성 실리콘을 커버하는 것이 효과적이다. 만일 결정 특성이 끊으면 비결정성 실리콘이 산화물막과의 사이의 인터페이스에서 다결정화 되게될 가능성이 있다.

Claims (6)

  1. 반도체 기판의 표면상에 형성된 전극을 갖고 있되, 그 전극에 전압을 부과함으로써 공급되는 전류에 의해 그 전극 중 한 전극과 다른 전극 사이에서 고저항 상태로부터 저저항 상태로의 변이를 야기하는 그런 전극을 갖고 있는 반도체 소자에 있어서, 상기 반도체 전극이 상부 전극과 비결정성 실리콘 및 실리콘 산화물 절연막과 하부 전극의 4층 구조로 구성되어 있는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 한 전극이 반도체 기판의 표면상에 형성된 불순물 확산층으로 구성되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 한 전극이 다결정 실리콘으로 구성되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 비결정성 실리콘이 Ⅲ그룹 또는 V그룹의 불순물 요소를 포함하고 있는 것을 특징으로 하는 반도체 소자.
  5. 전극에 전압을 부과함으로써 공급되는 전류에 의해 전극중 한 전극과 다른 전극 사이에서 고저항 상태로부터 저저항 상태로의 변이를 야기하는, 반도체 기판의 표면상에 형성된 전극을 가진 반도체 소자를 제조하는 방법에 있어서, 하부 전국이 형성된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 콘택트 홀을 한정하는 단계와, CVD방법이나 열적 산화방법 또는 H2SO4+ H2O2처리에 의해 상기 콘택트 홀의 바닥에 실리콘 절연막을 형성하고, 전체 표면에 비결정성 실리콘을 침착시키고, 포토 에칭에 의해 상기 실리콘 산화막상에 비결정성 실리콘층을 패턴닝하는 단계와, 층간 절연막을 더 형성하고, 상기 전극중 다른 전극의 도선을 위해 상기 비결정성 실리콘에 콘택트 홀을 한정하는 단계와, 전체 표면에 전극 물질을 증기 침착시키고, 패턴닝에 의해 상기 비결정성 실리콘상에 상부 전극 및 상기 전극의 도선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 전극에 전압을 부과함으로써 공급되는 전류에 의해 전극중 한 전극과 다른 전극 사이에서 고저항 상태로부터 저저항 상태로의 변이를 야기하는, 반도체 기판의 표면상에 형성된 전극을 가진 반도체 소자를 제조하는 방법에 있어서, 불순물 확산층이 형성된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 콘택트 홀을 한정하는 단계와, 상기 콘택트 홀의 바닥 부분까지 비결정성 실리콘을 침착시키고 포토 에칭에 의해 상기 비결정성 실리콘층을 패턴닝하는 단계와, CVD방법에 의해 실리콘 절연막을 형성하고 상기 비결정성 실리콘층에만 실리콘 절연막을 형성하는 단계와, 층간막을 한정하고, 상기 전극의 도선을 위해 2개의 콘택트 홀을 한정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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