KR950030267A - 실리사이드 반응을 이용하는 반도체 디바이스 - Google Patents

실리사이드 반응을 이용하는 반도체 디바이스 Download PDF

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Abstract

고속 기입 및 판독을 제공하지만 기능 장애가 거의 없어, 신뢰성이 높은 저렴한 반도체 메모리 디바이스가 제공된다. 한 쌍의 도전체들 사이에 반도체층을 각각 갖는 다수의 셀들을 포함하는 반도체 디바이스에 있어서, 상기 도전체 쌍들 중 최소한 하나는 금속으로 만들어지고, 반도체층은 10m/sec 이하의 반응 속도로 금속과 반응하는 실리사이드 영역을 형성할 수 있는 비정질 실리콘을 포함한다. 다른 디바이스의 특징은 반도체층이 비정질 실리콘이고, 상기 도전체 쌍들 중 최소한 하나가 비정질 실리콘과 실리사이드 반응하는 금속으로 만들어지며, 실리사이드 영역은 원뿔 형태로 되어 있다는 것이다. 또 다른 디바이스의 특징은 반도체층이 비정질 실리콘이고, 상기 도전체 쌍들 중 최소한 하나가 비정질 실리콘과 실리사이드 반응하는 금속으로 만들어지며, 비정질 실리콘 형성단계와 금속 형성 단계 사이에서, 막 형성면이 산소 분위기에 노출되지 않고 생성된다는 것이다.

Description

실리사이드 반응을 이용하는 반도체 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 장치의 한 실시예를 도시하는 회로도, 제2도는 본 발명의 안티퓨즈(메모리 소자)의 개략 단면도, 제3도는 전기적 특성들을 측정하기 위한 셀을 도시하는 개략 단면도, 제4도는 기록시의 전압-전류 특성을 도시하는 그래프, 제5A도 및 제5B도는 비정질 실리콘과 폴리실리콘을 사용하여 기록한 후의 저항을 도시하는 그래프, 제6도는 비정질 실리콘과 폴리실리콘에 대한 기록시의 전류-전압 특성을 도시하는 그래프, 제7도는 브레이크다운 현상을 측정하기 위한 회로를 도시하는 회로도, 제8도는 브레이크다운시의 전압변화를 도시하는 그래프.

Claims (36)

  1. 한 쌍의 도전체들 사이에 반도체층을 각각이 갖고 있는 다수의 셀들을 포함하며, 실리사이드 반응을 이용하는 반도체 디바이스에 있어서, 상기 한 쌍의 도전체들 중 최소한 하나가 금속으로 구성되고, 상기 반도체층은 실리사이드 영역을 형성하기 위해 상기 금속과의 반응 속도가 10m/sec 이하인 실리사이드 반응을 견딜 수 있는 비정질 실리콘으로 구성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  2. 한 쌍의 도전체들 사이에 반도체층을 각각이 갖고 있는 다수의 셀들을 포함하고 있고; 상기 반도체층은 비정질 실리콘으로 구성되고, 상기 한 쌍의 도전체들 중 최소한 하나는 상기 비정질 실리콘과의 실리사이드 반응을 견디기 위한 금속으로 구성되며, 형성된 실리사이드 영역은 원뿔형인 구조를 포함하는 실리사이드 반응을 이용하는 반도체 디바이스.
  3. 한 쌍의 도전체들 사이에 반도체층을 각각이 갖고 있는 다수의 셀들을 포함하며, 실리사이드 반응을 이용하는 반도체 디바이스에 있어서, 상기 반도체층은 비정질 실리콘으로 구성되고, 상기 한 쌍의 도전체들 중 최소한 하나는 상기 비정질 실리콘과의 실리사이드 반응을 견디기 위해 금속으로 형성되며, 막 형성면은 상기 비정질 실리콘 형성 단계와 상기 금속 형성 단계 사이에서 산소 분위기에 노출되지 않고 생성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 비정질 실리콘층은 이온 주입층인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  5. 제4항에 있어서, 상기 비정질 실리콘층은 상기 금속을 통해 이온 주입된 층인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 디바이스의 표면은 250℃이하의 막 형성 온도에서 형성된 절연층으로 피복되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  7. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 금속과 상기 비정질 실리콘층 사이에 실리사이드 반응을 발생시키기 위해서 전류가 상기 한 쌍의 도전체들을 통해 상기 비정질 실리콘층 내에 흘러, 상기 한 쌍의 도전체들 사이에 단락 회로가 만들어지는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  8. 제7항에 있어서, 상기 전류는 상기 비정질 실리콘층으로부터 상기 금속 내로 흐르는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  9. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 한 쌍의 반도체들 각각은 금속으로 구성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속은 고융점 금속, 고융점 금속을 함유하는 합금, 또는 상기 고융점 금속의 화합물인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속은 W, Ta, Ti, Co, Mo, Hf, Ni, Zr, Cr, V, Pd 및 Pt 중 최소한 하나로 구성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 자기 정렬 형태로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 금속 또는 반도체의 선택적 성장 기술에 의해 자기 정렬 형태로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  14. 제13항에 있어서, W 또는 Ti의 선택적 성장, 및 실리콘의 선택적 성장 기술에 의해 자기 정렬 형태로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  15. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 한 쌍의 도전체들 사이의 저항의 변화를 전기적으로 검출하기 위한 수단을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  16. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 실리사이드 반응에 의한 상기 한 쌍의 도전체들 사이의 저항의 변화를 검출하기 위한 수단, 및 상기 검출에 따라 상기 실리사이드 반응을 중지시키는 수단을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  17. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 셀은 상기 반도체층과 상기 도전체 사이, 또는 상기 도전체 중 상기 반도체층에 대향하는 측 상에 정류 특성을 갖는 제2반도체 영역을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  18. 제17항에 있어서, 상기 정류 특성을 나타내는 구조는 pn 접합인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  19. 제17항에 있어서, 상기 정류 특성을 나타내는 구조는 쇼트키 접합인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  20. 제17항에 있어서, 상기 제2반도체 영역은 상기 반도체층보다 작은 저항율을 갖는 구조를 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  21. 제20항에 있어서, 상기 반도체층은 비도프된 비정질 실리콘, 또는 선택된 양의 붕소로 도프된 비정질 실리콘을 포함하고, 상기 제2반도체 영역은 불순물로 도프된 실리콘을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  22. 제17항에 있어서, 상기 제2반도체 영역이 실리사이드 반응의 반응 속도가 상기 제1반도체 영역보다 느린 반도체 물질로 구성되는 구조를 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  23. 제22항에 있어서, 상기 반도체층은 이온 주입에 의해 형성된 비정질 실리콘이고, 상기 제2반도체 영역은 기상법에 의해 피착된 비정질 실리콘 피착막, 또는 결정 실리콘인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  24. 제17항에 있어서, 상기 한 쌍의 도전체들 중 상기 반도체 영역에 인접한 도전체 중에서 상기 제2반도체 영역에 접촉되어 있는 부분은 상기 제2반도체 영역과 반응하지 않은 금속으로 형성되어, 실리사이드층을 형성하지 않는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  25. 제1항 내지 제3항 중 어느 한 항에 있어서, 다수의 제1도전성 라인들 및 다수의 제2도전성 라인들은 매트릭스 형태로 배열되고, 상기 셀들은 상기 다수의 제1 및 제2도전성 라인들이 교차하는 부분들에 제공되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  26. 제25항에 있어서, 상기 제1도전성 라인들 및 이들과 접촉되어 있는 상기 도전체들은 동일한 물질로 형성되고/또는, 상기 제2도전성 라인들 및 이들과 접촉되어 있는 상기 도전체들은 동일한 물질로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  27. 제15항에 있어서, 상기 전기적 검출 수단은 상기 한 쌍의 도전체들 사이의 저항 변화의 검출을 제지하는 수단을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  28. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 디바이스는 판독 전용 메모리인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  29. 제28항에 있어서, 상기 판독 전용 메모리는 최소한 1G비트의 데이터를 저장할 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  30. 제28항에 있어서, 상기 판독 전용 메모리는 20 nsec 이하의 시간 내에 데이터를 독출하도록 배열되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  31. 제29항에 있어서, 상기 판독 전용 메모리는 20 nsec 이하의 시간 내에 데이터를 독출하도록 배열되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  32. 제1항 내지 제3항 중 어느 한 항에 있어서, 임의 라인들 사이의 전기적 접속 및 절연은 제조 프로세스의 완료 후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있어, 프로그램가능한 논리 어FP이(PLA) 또는 필드 프로그램가능한 게이트 어레이(FPGA)의 회로 가능이 임의로 설정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  33. 제1항 내지 제3항 중 어느 한 항에 있어서, 전원 또는 접지 전극과 MOS 트랜지스터의 게이트 전극과의 접속 및 절연은 제조 프로세스의 와료후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  34. 제1항 내지 제3항 중 어느 한 항에 있어서, 전원 또는 접지 전극과 MOS 트랜지스터의 소오스 전극 또는/ 및 드레인 전극과의 접속 및 절연은 제조 프로세스의 완료후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  35. 제1항 내지 제3항 중 어느 한 항에 있어서, 기판 상에 있는 한 도전형의 반도체 영역, 상기 영역 내에 있는 상기 한 도전형과 반대의 도전형의 소오스 및 드레인 영역들, 상기 소오스 영역과 상기 드레인 영역을 분리시키기 위한 한 영역 내의 절연막을 통해 배치되며 전위적으로 부동 상태에있는 부동 게이트 전극, 및 절연막을 통해 상기 부동 게이트 전극과 용량 결합되는 다수의 입력 게이트 전극들을 포함하는 뉴런(neuron) MOS 트랜지스터에서, 전원 또는 접지 전극과 상기 다수의 입력 게이트 전극들과의 접속 및 절연은 제조 프로세스의 완료후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하여 반도체 디바이스.
  36. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 실리사이드 반응은 기판을 액체 및 가스로 냉각시키는 동안 발생되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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