KR100188974B1 - 실리사이드 반응을 이용하는 반도체 디바이스 - Google Patents

실리사이드 반응을 이용하는 반도체 디바이스 Download PDF

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미따라이 하지메
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Abstract

고속 기입 및 판독을 제공하지만 기능 장애가 거의 없어, 신뢰성이 높은 저렴한 반도체 메모리 디바이스가 제공된다. 한 쌍의 도전체들 사이에 반도체층을 각각 갖는 다수의 셀들을 포함하는 반도체 디바이스에 있어서, 상기 도전체 쌍들 중 최소한 하나는 금속으로 만들어지고, 반도체층은 10 m/sec 이상의 반응 속도로 금속과 반응하는 실리사이드 영역을 형성할 수 있는 비정질 실리콘을 포함한다. 다른 디바이스의 특징은 반도체층이 비정질 실리콘이고, 상기 도전체 쌍들 중 최소한 하나가 비정질 실리콘과 실리사이드 반응하는 금속으로 만들어지며, 실리사이드 영역은 원뿔 형태로 되어 있다는 것이다. 또 다른 디바이스의 특징은 반도체층이 비정질 실리콘이고, 상기 도전체 쌍들 중 최소한 하나가 비정질 실리콘과 실리사이드 반응하는 금속으로 만들어지며, 비정질 실리콘 형성 단계와 금속 형성 단계 사이에서, 막 형성면이 산소 분위기에 노출되지 않고 생성된다는 것이다.

Description

실리사이드 반응을 이용하는 반도체 디바이스
제1도는 본 발명의 반도체 장치의 한 실시예를 도시하는 회로도.
제2도는 본 발명의 안티퓨즈(메모리 소자)의 개략 단면도.
제3도는 전기적 특성들을 측정하기 위한 셀을 도시하는 개략 단면도.
제4도는 기록시의 전압-전류 특성을 도시하는 그래프.
제5a도 및 제5b도는 비정질 실리콘과 폴리실리콘을 사용하여 기록한 후의 저항을 도시하는 그래프.
제6도는 비정질 실리콘과 폴리실리콘에 대한 기록시의 전류-전압 특성을 도시하는 그래프.
제7도는 브레이크다운 현상을 측정하기 위한 회로를 도시하는 회로도.
제8도는 브레이크다운시의 전압 변화를 도시하는 그래프.
제9도는 제8도를 부분적으로 확대한 그래프.
제10도는 실시예 2의 셀을 도시하는 개략 단면도.
제11a, 11b 및 11c도는 실시예 3의 반도체 장치에 대한 구조, 회로 및 단면을 도시한 도면.
제12a도 및 제12b도는 본 발명에 따른 반도체 장치의 구조의 다른 실시예들을 도시하는 개략도.
제13a도 내지 제13d도는 실시예 4의 반도체 장치를 제조하는 공정을 도시하는 개략도.
제14a도 내지 제14c도는 실시예 5의 반도체 장치를 도시하는 개략도.
제15a도 및 제15b도는 실시예 6의 반도체 장치를 도시하는 개략도 및 회로도.
제16도는 실시예 7의 반도체 장치를 도시하는 회로도.
제17a도 및 제17b도는 실시예 7의 반도체 장치를 도시하는 개략적인 평면도 및 단면도.
제18a도 및 제18b도는 실시예 12의 반도체 장치를 도시하는 회로도 및 개략도.
제19도는 실시예 13의 ROM을 도시하는 개략도.
제20a도 내지 제20e도는 제19도의 스위치를 도시하는 회로도.
제21도는 제19도의 ROM의 등가 회로도.
제22도는 기록 후의 ROM의 등가 회로도.
및 제23b도는 본 발명의 반도체 장치의 다른 실시예들을 도시하는 개략도.
반도체 장치를 도시하는 회로도.
제25도는 실시예 14의 반도체 장치를 도시하는 회로도.
제26도는 실시예 14의 반도체 장치를 도시하는 회로도.
제27도는 본 발명의 ROM을 사용하는 데이타 검색 시스템을 도시하는 개략도.
제28도는 본 발명의 ROM을 사용하는 하이브리드 시스템을 도시하는 개략도.
제29a도 및 제29b도는 실리사이드 영역의 형상을 도시하는 개략 단면도.
제30도는 기록 완료를 검출하는 검출수단과 기록 종료수단을 갖는 반도체 장치의 회로도.
제31도는 본 발명을 실시하는 디코더의 일례를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 비트라인 3, 4 : 워드라인
5 : 반도체 기판 7, 13, 232 : 절연막
17 : DC 전원 18 : 실리콘 기판
38, 261, 262 : 전압원 53 : 비정질 실리콘막
71, 220, 225, 227, 349, 389 : 금속층 72 : 비정질 실리콘층
251, 252 : 금속 배선 253, 254 : 도전체 배선
300 : 실리콘 기판 302 : 층간 절연막
341, 342 : 2 입력 AND 회로 348 : 2 입력 OR 회로
350, 388 : 비정질 반도체층
450, 454, 458, 462, 521-524 : 스위치
493,494, 502, 512, 529-532 : 인버터 485-488 : AND 회로
626 : ROM 850 : 검출 회로
862 : nMOS 863, 864 : pMOS
[발명의 배경]
[발명의 분야]
본 발명은 전류 또는 열에 의해 유도된 반응에 의해 라인을 다른 라인과 전기적으로 결합하는 기능을 제공하며, 고집적 및 고속의 판독 전용 메모리와 고속의 필드 프로그래머블 장치를 포함한 여러 종류의 고레벨 기능 반도체 장치에 관한 것이다.
[관련 배경 기술]
공정 중에 마스크는 통상적으로 어느 라인이 LSI 내의 라인에 연결 또는 분리되는지를 결정하며, 라인들의 연결은 회로의 기능을 결정하게 된다. 그러나, 이러한 방법으로 제조된 회로들 각각은 IC 공정후 고유하게 정해진 기능을 가져 다른 목적에는 사용될 수 없다. 이 때문에, 목적에 따라 개별적으로 정해지는 회로들을 제조해야 할 필요가 있다. 따라서, 대량 생산이 불가능하다는 문제가 있었다. 또한, 와이어 연결을 결정하는 마스크를 각 IC 마다 설계해야만 하기 때문에 설계에서 제조까지의 기간이 길어진다는 문제가 발생하였다.
연산 소자들 사이에서의 와이어의 연결과 절연을 IC 공정의 완료후 임의로 정할 수 있으면 장치를 예비로 대량 생산할 수 있으며, 필요한 기능에 좌우되며 필요에 따라 와이어 연결에 의해 회로기능들을 기록하여 희망하는 IC를 경제적이고 신속하게 공급할 수 있게 된다.
IC 공정의 완료후 라인들간의 연결과 절연을 임의로 정하는 종래의 방법으로서 퓨즈(fuse) 방법과 안티퓨즈(antifuse) 방법이 있다. 퓨즈 방법은 모든 라인간 연결들이 먼저 IC 공정의 종료시에 퓨즈소자(폴리실리콘)에 대해 효과적으로 행해지고 상호 접속부가 전류에 의해 퓨즈(fuse)되어 임의 부분이 절연상태로 되는 기술이다. 이러한 방법에서는 퓨즈된 폴리실리콘이 스캐터(scatter) 되어 장치의 오기능을 일으키는 경우가 있다. 퓨즈되지 않은 폴리실리콘이 그다지 작지 않은 저항을 갖고 있기 때문에 회로의 동작속도를 증가시키는 것이 곤란하다는 문제가 있다.
안티퓨즈 방법은 한 라인을 다른 라인에 연결시키기 위해 절연층을 브레이크 다운시키는 기술이지만, 연결후 고저항 때문에 회로의 동작속도를 증가시키는 것도 또한 곤란하다. 더욱이, 연결부분이 연결된 후 퓨즈되어 안정한 연결상태를 확고히 할 수 없어 신뢰도가 낮아진다는 문제가 발생한다.
이 때문에 라인 연결 기술로 연결 후, 저저항을 가지며 먼지없는 안티퓨즈 방법과 같이 고신뢰도로 달성할 필요가 있다. 비정질 실리콘을 사용한 안티퓨즈에 대해서 최근 연구중에 있으나, 브레이크다운을 일으키는 전압이 여전히 높고 연결후 저항이 아직도 충분히 낮아지지 않고 있다. 또한 전계의 인가에 의해 FN(파울러-노드하임) 전류가 흐르기 시작하여 동작중 시스템의 전력소모가 증가하는 경우도 있으므로 현재로서는 아직도 충분한 성능이 달성되지 않고 있다.
반면에, IC 공정의 완료후 기록될 수 있는 메모리를 실현하기 위해서 상기 연결기술을 사용할 수 있다. 영화, 비디오-소프트(video-soft), 음악-소프트(music-soft) 등이 일단 기록된 후에는 단지 여러번 판독해 내기만 하면 되고, 재기록할 필요는 없다. 따라서, 이러한 메모리를 판독 전용 메모리라 칭한다.
이들 영화, 비디오-소프트, 음악-소프트 등의 대부분의 정보는 자기테이프나 콤팩트 디스크에 기록되어 있다. 그러나, 자기테이프 또는 콤팩트 디스크를 사용하는 방법에서는 자기테이프 또는 디스크의 표면 부근에 판독 감지기를 보유하면서 테이프 또는 디스크를 고속으로 회전시키는 기계적인 구조를 필요로 한다. 이러한 방법에서는 판독장치를 소형화시키고 대량의 데이타를 고속으로 판독해내는 것이 곤란한데, 이것은 판독 속도가 기계적 회전속도에 의해 결정되어지기 때문이다. 이것 이외에도, 기록을 행함에 있어서도 시간이 오래 걸린다.
따라서, 자기 매체 등에서보다 판독 및 기록을 고속으로 행할 수 있으며 판독/기록 장치에서 기계적 회전부를 필요로 하지 않는 콤팩트 기록매체를 실현할 필요가 있다.
이러한 것을 달성하기 위한 기록매체로서 IC 공정으로 제조되며 전기적 판독이 가능한 판독 전용 메모리(ROM)가 있다. 이러한 형의 메모리에는 IC 제조 공정 중에 마스크에 의해 정보가 기억되어지는 마스크 ROM과, IC 칩의 제조후 전류에 의해 퓨즈 소자(폴리실리콘)를 퓨즈시킴으로써 정보가 기억되어지는 퓨즈 ROM과, 또한 전류에 의해 절연체를 브레이크다운시켜 도전체를 형성시킴으로써 정보가 기억되어지는 안티퓨즈 ROM이 포함된다.
그러나, IC 제조 공정 중에 마스크에 의해 정보가 기억되어지는 마스크 ROM의 경우, 기록해야 할 정보에 따라 새로운 마스크를 제조할 필요가 있으므로, 제품이 완성되기까지 시간이 많이 걸리며 제품의 소량 생산시에는 제조 비용이 높아지게 된다.
상술된 바와 같이, 퓨즈되지 않은 퓨즈(고저항 폴리실리콘)가 퓨즈 ROM에서 1을 기억하는 메모리 소자 내로 유입하는 전류를 저레벨로 억제시키기 때문에 고속의 판독은 곤란하게 된다. 더욱이, 퓨즈의 퓨징시에 먼지가 발생됨으로써 오기능이 발생하는 다른 문제가 있다. 절연체의 브레이크다운을 통해 도전체를 형성하여 정보를 기억시키는 안티퓨즈 ROM의 경우에는 브레이크다운후 저항을 낮추는 것이 곤란하기 때문에 1을 기억하는 메모리 소자내로 유입되는 전류가 적어지게 되어 고속의 판독이 곤란하다는 문제가 발생된다. 안티퓨즈 ROM에 대한 예들이 K.E. Gordon, R.J. Wong 및 그외의 사람들에 의한 보고서(CONDUCTING FILAMENT OF THE PROGRAMMED METAL ELECTRODE AMORPHOUS SILICON ANTIFUSE, IEDM 27-30, 1993)인 미국특허 제4,499,557호와, M.T. Takagi와 그외 공동인에 의한 A High Reliable Metal to Metal Antifuse for High-Speed Field Programmable Gate Array, IEDM P31-34, 1993과, 일본공개특허공보 제62-49651호와, 일본공개특허공보 제56-103474호 등에 기술되어 있다.
상술된 바와 같이, 상술된 종래기술이 장래에 필요한 정보의 액세스 속도 증가를 채택하고 고품질의 반도체 메모리를 제공할 정도로 충분하다고는 말할수 없다.
특히, 기록 및 판독 속도를 더욱 개선시킬 필요가 있으며 오기능(잘못된 정보 판독)의 발생 가능성을 더 감소시킬 필요가 있다.
[발명의 요약]
본 발명의 목적은 정보를 고속으로 기록 및 판독할 수 있으며 거의 오기능을 발생시키지 않는 경제적이며 고신뢰성의 반도체 메모리 장치를 제공하는 데 있다. 본 발명에 따른 실리사이드 반응을 이용한 반도체 장치는 한쌍의 도전체 사이에 반도체층을 각각 갖는 다수의 셀이 배열되어 있으며, 상기 한 쌍의 도전체중 적어도 하나는 금속을 포함하며, 상기 반도체층이 적어도 10 m/sec 이상의 반응 속도로 금속과 실리사이드 반응을 하여 실리사이드 영역을 형성하는 비정질 실리콘을 포함하는 반도체 장치이다.
본 발명에 따른 실리사이드 반응을 이용한 다른 반도체 장치는 한 쌍의 도전체 사이에 반도체층을 각각 갖고 있는 다수의 셀이 배열되어 있으며, 상기 반도체층이 비정질 실리콘을 포함하며 상기 한 쌍의 도전체중 적어도 하나는 상기 비정질 실리콘과 실리사이드 반응을 하는 금속을 포함하며, 형성될 실리사이드 영역이 원추형인 구조체를 갖는 반도체 장치이다.
본 발명에 따른 실리사이드 반응을 이용한 또 다른 반도체 장치는 한 쌍의 도전체 사이에 반도체층을 각각 갖고 있는 다수의 셀이 배열되어 있으며, 상기 반도체층은 비정질 실리콘으로 형성되며, 상기 한 쌍의 도전체중 적어도 하나는 상기 비정질 실리콘과 실리사이드 반응을 하는 금속으로 형성되며, 비정질 실리콘의 형성 단계와 금속 형성 단계 사이에서 산소 분위기중에 노출됨이 없이 박막 형성된 표면이 제조되는 반도체 장치이다.
본 발명의 발명자들은 안티퓨즈의 브레이크다운 전압과 연결후의 저항의 감소를 저지시키는 요인들에 대해 집중적이며 광범위하게 연구하여, 이들이 비정질 실리콘과 금속사이의 인터페이스에 존재하는 산소등을 포함한 불순물에 의해 상당히 영향 받는다는 것을 발견하였다. 본 발명은 이러한 발견에 근거하여 달성된 것이다.
본 발명의 경우, 실리사이드 반응이 적어도 10 m/sec 이상의 반응속도로 행해지는 실리사이드 영역은 그 영역의 저항이 낮아서 도통(브레이크다운) 상태를 장기간 동안 안정하게 유지시킬 수 있다.
비정질 실리콘은 저항값이 높아서 비도통(비-브레이크다운) 상태시 누설전류가 적어 다른 셀에 대한 기록(브레이크다운) 동작으로 인한 오기록의 가능성을 낮출 수 있다.
또한, 도통(브레이크다운)으로 인해 저저항을 갖는 셀에서의 실리사이드 영역은 결정상태가 랜덤하게 모아진 형상으로 형성되는 것이 아니라 원추형상 또는 피라미드 형상으로 형성되어, 셀이 낮은 도통저항을 가져 전기적으로 안정한 상태를 유지한다.
더욱이, 서로 실리사이드 반응을 하는 반도체층과 금속은 연속으로 형성되는데, 즉 처리된 기판(박막 형성된 표면)은 형성중에 공기와 같은 산소 분위기중에 노출되지 않으므로, 인터페이스 특성이 우수한 원추형 실리사이드 영역을 적어도 10 m/sec 이상의 반응 속도로 쉽사리 형성시킬 수 있다.
만일 반도체 장치가 R1R2의 관계와 V1V2의 관계, 여기서 R1은 전도성 안티퓨즈(이하 제1반도체 영역으로 기술되기도 함)로서 메모리 소자를 구성하는 반도체층의 저항이며, V1은 반도체층의 실리사이드 반응속도이며, R2는 정류기를 구성하는 정류기 장벽이 존재하는 제2반도체 영역의 저항이며, V2는 제2반도체 영역의 실리사이드 반응 속도임을 만족시키도록 구성된 경우 정류기능을 손상없이 장기간 동안 유지시킬 수 있다.
[바람직한 실시예에 대한 상세한 설명]
지금부터 본 발명의 바람직한 실시예들에 대해서 기술하고자 한다.
제1도는 본 발명의 반도체 메모리 장치의 한 실시예를 도시하는 회로도이다.
0 또는 1을 기억하는 셀은 전도성 안티퓨즈(antifuse)인 메모리 소자 AF와 필요조건에 따라 제공되는 스위칭 소자인 MOS 트랜지스터 Tr로 구성되어 있다. 각각의 셀에 대한 판독 또는 기록은 워드라인(3, 4)의 선택과 비트라인(1, 2)의 선택을 통해 행해진다.
제2도는 제1도에서 도시된 메모리 소자 AF부에 대한 구조를 도시하는 개략 단면도이다. 제2도에서 참조번호(5)는 반도체 기판을 표시하는 것으로, 이것은 예를 들어, 제1도의 MOS 트랜지스터 등이 형성되어 있는 실리콘 기판으로 구성된다. 참조번호(6)는 MOS 트랜지스터 Tr의 n+드레인 영역을 나타내는 것으로, 이것은, 예를 들어, 인 또는 비소를 도핑한 실리콘층으로 구성된다. 참조번호(7)는 SiO2와 같은 절연체 박막을 나타낸다. 참조번호(8)는 절연체 박막(7) 내에 접촉 구멍이 형성되어 기판의 n+드레인 영역(6)과 접촉하게 되는 반도체층이다. 참조번호(9)는 반도체층(8)과 실리사이드 반응(silicide-react)하여 실리사이드 영역을 형성하는 도전체이다. 참조번호(10)는 도전체(9)의 연결을 위한 라인으로서, 제1도의 실시예의 비트라인(1, 2)에 상당한다.
본 발명에 있어서, 선택된 셀에서의 메모리 소자 AF는 n+드레인 영역(6)과 도전체(9) 간의 소정 임계치를 초과한 전압을 인가함으로써 도통되어진다. 충분한 도통 전류에 의해 열이 발생되어, 반도체층(8)과 도전체(9) 간의 실리사이드 반응을 일으키거나 증진시켜 전기적으로 안정한 도통상태가 된다. 특히, 본 발명의 경우에는 반도체층(8)의 재료, 도전체(9)의 재료 및 제조 방법을, 100 ㎃의 정전류를 공급하는 정전류원(도시되지 않음)이 비트라인(1, 2)에 연결되어 메모리 소자 AF를 브레이크다운시킬 때 실리사이드 반응이 10 m/sec(초당 10미터)의 반응속도로 진행되도록 선택한다.
반도체층(8)으로 사용되는 재료는 P형 도펀트인 미량의 붕소를 도핑한 비정질 실리콘이나 또는 도핑되지 않은 비정질 실리콘이 적합하다. 또한, 비정질 실리콘은 수소 또는 할로겐 원자를 함유한 수소화 실리콘이나 할로겐화 실리콘이 적합하다. 또한, 비정질 실리콘은 오염등으로 인해 도입된 의도되지 않은 산소를 가능한 한 많이 배제시키는 방법으로 형성된 실리콘인 것이 바람직하다.
본 발명의 도전체(9)로서 사용되는 재료는 고융점 금속으로 통칭되는 금속중에서 비정질 실리콘과 양호하게 실리사이드 반응하는 금속이다. 상세히 설명하자면, 이 금속은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 코발트(Co), 하프늄(Hf), 니켈(Ni), 지르코늄(Zr), 크롬(Cr), 바나듐(V), 팔라듐(Pd), 또는 플라티늄(Pt) 단독이나, 이들 재료중에서 선택한 재료의 합금이나, 또는 주요 구성성분으로서 이들 재료중 어느 한 물질을 함유한 화합물을 포함한다.
제2도의 실시예에서는 도전체(9)가 반도체층(8)의 상단면 상에만 형성되어진 구조체를 도시하였지만, 도전체는 반도체층(8)의 하단면에도 제공되는 것이 바람직하다. 상술된 재료의 상측 도전체 및 하측 도전체에 의해 실리사이드 반응이 상하로 진행되어, 기록속도가 증가되어지며 또한 전도저항이 감소하게 된다. 또한, 실리사이드 반응은 인가된 전압의 극성과는 무관하게 일어나기 때문에, 구동회로를 설계하기 위한 자유도가 증가한다.
금속과 반도체 사이에서의 반응을 일으키는 전류의 방향이 전자가 금속층으로부터 비정질 반도체층 쪽으로 이동되도록 정해지면, 전자의 이동에 의해 비정질 반도체내로의 금속원자의 이동이 원활하게 됨으로써 비정질 반도체 영역의 저항이 실제적으로 낮아진다.
특히, W 또는 Ti를 금속으로써 선택하면, 금속과 비정질 실리콘 사이에서 반응이 일어나지 않는 저온에서도 W 또는 Ti 상에 비정질 실리콘층을 선택적으로 보다 용이하게 형성시킬 수 있다. 이 때문에, 안티퓨즈를 자기정렬로 연속적으로 박막 형성시킬 수 있으므로, 마스크의 수를 감소시키면서도 높은 클린 인터페이스(highly clean interface)를 갖는 안티퓨즈를 제조할 수 있는 장점이 있다.
비정질 반도체 영역의 두께는 브레이크다운 전압등의 명세(specification)에 따라 정해지는데, 주변회로와의 관계에 대해서는 50 ㎚ 내지 200 ㎚ 사이인 것이 적합하다. 또한, 금속의 두께는 반도체와 함께 화합물을 형성하는 반응을 위한 충분한 박막 두께로 설정될 필요가 있다. 금속이 W이고 반도체가 비정질 실리콘이면, 금속박막 두께보다 약 3.6배 두꺼운 비정질 실리콘이 함께 반응하여 WSi2를 형성하므로, 필요한 W 박막두께는 비정질 실리콘 박막 두께의 적어도 약 0.3배이다. 금속이 Ti이고 반도체가 비정질 실리콘이면, 금속 박막 두께보다 약 3.2배 두꺼운 비정질 실리콘이 함께 반응하여 TiSi2를 형성하므로, 이 경우에도 필요한 Ti 박막 두께는 비정질 실리콘 박막 두께의 적어도 약 0.3배이다.
또한, 메모리 셀로서의 기능은 비정질 반도체 영역과 직렬로 정류효과를 갖는 구조체를 추가시킴으로써 실현된다. 이 메모리 셀은 그 구조가 간단하고 와이어 사이의 갭에 배치될 수 있으므로, 초고밀도의 ROM을 실현할 수 있다.
본 발명의 반도체 장치는 완전한 자기정렬로 제조될 수 있으므로, 제조단계가 단순화되며 기록밀도가 높은 ROM을 쉽사리 제조할 수 있다.
제1도의 회로에서는 트랜지스터를 스위칭 소자로서 사용하는 3단자 셀을 도시하고 있지만, 본 발명은 워드라인과 비트라인간의 교차점에서 단지 하나의 메모리 소자 AF를 사용한 구조체와 교차점에서 정류용 소자로서 메모리 소자와 다이오드의 적층 구조체를 포함하는 2단자 셀에도 적용될 수 있다.
본 발명에 있어서, 반도체층을 제조하기 위한 특정의 방법예들로서는 실란(Silane)의 원료기체를 사용하는 글로우 방전에 의한 플라즈마 CVD 방법과, 수소기체를 함유한 대기하에서의 스퍼터링 방법이 있다.
플라즈마 CVD 방법에서 사용되는 기체는 예를 들어 SiH4, Si2H6, SiF4, SiCl4, SiHCl3또는 SiH2Cl2단독이나 또는 이들 중 2 이상의 화합물을 함유한 기체일 수 있으며, H2, Ar또는 B2H6등과 같은 기체를 필요 사항에 따라 사용할 수 있다.
스퍼터링 방법의 경우에 있어서는 원료 재료 대상으로서 순수 단결정 실리콘을 사용하고 스퍼터링은 H2또는 Ar 대기하에서 행한다. 보다 적합하게는, 바이어스를 인가하여 스퍼터된 원자의 이동을 제어시키는 바이어스 스퍼터 방법을 사용한다. 이들 방법에서 박막 형성 조건들에 대해서는 실시예에 대한 설명에서 상세히 설명하기로 한다.
도전체를 제조하기 위한 특정의 방법예로서는 증착방법, 이온 도금 방법, 스퍼터링 방법 및 CVD 방법이 있으며, 이들 방법중에서 상술된 바이어스 스퍼터 방법을 비정질 실리콘의 반도체 제조 방법에서와 같이 사용하는 것이 적합하다.
도전체와 반도체의 박막 형성이 동일한 챔버(chamber)에서 행해지거나 또는 기판을 공기와 같은 산소 분위기중에 노출시키지 않고 전달할 수 있는 다수의 챔버 시스템으로 행해지면, 도전체와 반도체간의 인터페이스는 우수한 특성을 갖게되어 상술된 실리사이드 반응에 의해 재현성이 양호해질 수 있다. 의도하지 않게 도입된 불순물이 극도로 감소되어진 금속과 반도체 간의 반응으로 형성되고 셀에서 비교적 저전압의 브레이크다운으로 형성되어진 실리사이드 영역은 피라미드 형상, 콘 형상, 직각형 콘 또는 원형 콘으로써 표현할 수 있는 원추형상을 갖는다. 이러한 형상은 다른 형상과 비교하여 기계적이며 전기적으로 매우 안정한 것으로 알려졌다.
원추형 실리사이드 영역에 의해 한 쌍의 도전체 사이에서의 저항(또는 단락)이 감소된 셀은 안정하고, 판독속도가 빠르며 신뢰도가 높다.
제29a도 및 제29b도는 본 발명에 따른 셀에서의 실리사이드 영역의 형상과 종래 셀에서의 실리사이드 영역의 형상을 각각 나타내기 위한 단면도를 도시한다. 이들 도면에서 참조번호(642 및 644)는 각각 금속(Ta) 도전체를 나타내고, 참조번호(643, 643')는 비정질 실리콘층을 참조 번호(645, 645')는 탄탈륨 실리사이드층을 나타낸다.
제29b도의 실리사이드층은 결정상태의 위치와 형상이 원자의 이동으로 인해 불안정하기 때문에 재현성이 떨어진다. 반대로, 제29a도의 본 발명의 실리사이드층은 안정하며 재현성이 높다.
지금부터 본 발명 셀의 전기적 특성에 대해 기술하기로 한다. 제3도에서는 전기적 특성을 측정하기 위해 제조되어진 본 발명에 따른 셀의 샘플을 도시한다. 이 샘플은 텅스텐(15)과 비도핑된 비정질 실리콘(14)이 실리콘 기판(18) 상에 형성되며 텅스텐(12) 및 와이어(11)가 절연박막(13)에 제공된 접촉구멍에 형성되는 구조체를 갖는다. 참조번호(17)는 DC 전원을 나타내며, 참조번호(16)는 저항을 나타낸다.
제4도에서는 기록을 행한 때의 실험 결과를 도시한 것이다. 제4도에서, 수평축은 전극(11)과 기판 사이에 인가되어진 전압을 나타내는 반면에 수직축은 전압의 인가에 의해 전극(11)에 유입되는 전류를 나타낸다. 특성(19)은 고저항 실리콘이 17V의 전압의 인가에 의해 브레이크다운되어지는 것을 나타낸다. 브레이크다운 후의 전류가 1 ㏀의 보호저항(16)에 의해 상한까지 제한되어 전류=전압/1㏀으로 나타난 특성을 따라 변화하는 것을 볼 수 있다.
특성(20)은 특성(19)을 측정한 후 전압의 인가에 의해 전류를 다시 측정하였을 때의 결과를 나타낸 것이다. 전류는 초기부터 전류=전압/1㏀으로 나타낸 특성을 따라 변화한다. 이것은 고저항 실리콘층이 이미 저저항 실리콘층으로 변화되어진 것을 의미하는 것이다. 기록 전에 수 GΩ 이상이었던 저항이 약 50 Ω의 저저항으로 되었다. 상기 결과들로부터, 이 경우에 있어서 충분한 기록전압은 예를 들여 20 V이다.
다음에는 비정질 실리콘이 안티퓨즈를 제조하기에 적합하다는 것을 설명하고 있다. 제5a도 및 제5b도에서는 기록후 안티퓨즈의 저항이 비정질 실리콘의 경우와 폴리실리콘의 경우에 대해서 측정되었을 때의 측정결과를 나타내고 있다. 실험방법은 상기와 동일하였으며, 비정질 실리콘 대신에 폴리실리콘 박막을 갖는 샘플을 이들간의 특성비교를 위해 제조하였다. 폴리실리콘의 박막 형성 조건들은 다음과 같았다. 즉 SiH4의 흐름속도는 1 sccm 이었고, Ar의 흐름속도는 320 sccm이었고, 180 ㎒ 및 150 W의 전력이 10 mTorr의 플라즈마를 여기시키기 위해 플라즈마 여기용 전극에 인가되었다. 기판은 플로트 상태(floating)가 유지되었으며 온도는 300 ℃이었다. 이 경우에, 기판을 조사하기 위한 이온 에너지는 25 eV 이었으며 박막 형성 속도는 분당 1 ㎚ 이었다. 박막 형성은 100분 동안 계속되었다.
특성(21 및 22)은 비정질 실리콘과 폴리실리콘의 경우 각각에 대해서 브레이크다운후의 전압-전류 특성을 나타낸 것이다. 비정질 실리콘을 사용한 실시예에서는 이상적인 선형 저항의 특성을 나타내고 50 Ω의 저저항을 나타낸다. 반대로, 폴리실리콘을 사용한 실시예의 특성(22)은 비선형으로 저항은 1 ㏀ 이상으로 크다.
또한, 제6도에서는 비정질 실리콘과 폴리실리콘의 브레이크다운에 의한 전류-전압 특성을 도시하고 있다. 특성(24 및 23)은 비정질 실리콘과 폴리실리콘을 사용하는 실시예들의 기록에 의한 전류-전압 특성이다. 비정질 실리콘은 사용한 특성(24)이 폴리실리콘을 사용한 특성(23)보다 기록에 의한 터널 전류가 적은것을 나타낸다는 것을 알 수 있다.
대규모 회로의 경우, 기록되지 않은 다수의 안티퓨즈들이 남아있으므로, 이러한 누설전류의 총량은 회로 전체에서 크게 될 것이다. 이것에 의해 전력소모가 증가되어, 대규모 회로에 사용하기가 곤란하게 된다. 이러한 것을 고려하여, 안티퓨즈는 비정질 실리콘으로 형성하는것이 보다 적합하다.
제7도에서는 펄스에 의한 브레이크다운을 실험하기 위한 회로를 도시한 것이다. 참조번호(36)는 진성 비정질 실리콘으로 형성되며 이 측정에서 50 ㎚의 박막 두께를 갖는 안티퓨즈를 나타낸다. 참조번호(34)는 JFET를 나타내는 것으로서, 이것은 이 경우에 전압원(38)의 전압값에 의해 정해지는 정전류원으로서 동작한다. 이 실험에서 JFET는 전압원(38)의 전압이 0 V일 때 7 ㎃의 전류원으로서 동작한다.
참조번호(30)은 펄스 발생기를 표시하며 저항(31, 35)은 고(高) 주파수 측정시 반사된 파동을 제어할 수 있는 오더(order)를 매칭하기 위한 것이다. 35 pF의 값을 갖는 기생 캐패시터(37)는 안티퓨즈(36)와 평행하게 위치한다. 참조번호(32)는, 오실로스코프(oscilloscope)를 표시하는데, 오실로스코프는 입력 캐패시턴스 1.7 pF과 입력 임피던스 10 ㏁을 갖는 고 주파수 탐침(33)을 통해서 안티퓨즈의 양단(兩端) 사이의 전압을 측정한다.
제8도는 측정 결과를 도시한다. 참조번호(40)는 10 V 진폭과 250 나노초(nanosecond)의 주기를 가졌던 입력 펄스의 파형을 도시한다. 참조번호(41)는 펄스가 첫째 시간에서 입력일 때, 안티퓨즈에 인가된 전압을 표시한다. 그리고 브레이크다운(breakdown)이 9V 근방에서 일어났음을 보여준다. 브레이크다운 후, 즉시 안티퓨즈에 인가된 전압이 1.16 V이며, 이 값에서 이 지점의 안티퓨즈 저항이 155 Ω이 되는 것이 명백하다.
참조번호(42)는 둘째 펄스가 입력이 될 때, 안티퓨즈에 인가되는 전압 변화를 나타낸다. 여기에서, 안티퓨즈가 처음부터 155 Ω의 저항으로 회로를 단락시킨다는 것을 인지해야 한다. 참조번호(43)는 100번째 펄스가 입력이 될 때, 안티퓨즈에 인가되는 전압 변화를 표시한다. 그리고 이는 안티퓨즈가 시작부터 155 Ω의 저항으로 회로를 단락시킨다는 것을 보여준다. 상기 결과는 안티퓨즈가 최초 기입에 의해 안정적으로 전도(傳導)하고 있음을 확증한다.
제9도는 첫째 펄스가 입력되어 브레이크다운이 발생한 시점에서의 전압 변화를 보여주는 확대도이다. 브레이크다운이 (44)에서 일어났음을 보여준다. 그 이후 전압은 감소하고, (45) 지점에서는 거의 일정값을 갖는다. 이는 브레이크다운이 시작되면, 안티퓨즈가 약 1 나노초 시간 내의 범위에서 전도성을 갖게 됨을 확증한다. 이는 정규 작동하는 안티퓨즈의 기입 속력보다 이차거듭제곱(two orders) 만큼 더 빠른 속력이다.
이런 기입에서는, 실리사이드(silicide) 반응이 10 m/sec 이상, 실리사이드 반응 비율로 일어난다는 것을 인지해야 한다.
제8도에서 펄스 입력에서 기입의 종결까지 걸리는 시간은 약 50 나노초이며, 이 시간의 대부분은 7 ㎃의 전류원으로 35 pF의 기생 캐패시턴스를 하전하는 데에 쓰여진다. 따라서 실제 기입 시간은 전에 기술한 대로 약 1 나노초가 된다. 따라서, 전체 기입 시간은 JFET의 현재 구동 수행을 더 향상시킴으로써 더 감소될 수 있다. 기생 캐패시턴스가 세밀 패턴화에 의해 더 작게 설정된다면, 하전 시간은 기입 시간을 줄이도록 더 짧아질 수 있다.
JFET가 여기서 사용되었는데, 정상 CMOS 인버터(normal CMOS inverter)로 대체할 수 있으며, 그 게이트 전압은 펄스 발생기에 의해 구동될 수 있다. 이런 경우, 전압은 전원에서 PMOS 트랜지스터를 통해 안티퓨즈까지 공급되며, 따라서 브레이크다운을 유발시킨다.
이 실험에 사용되는 7 ㎃의 전원으로서 PMOS를 작동시키는 것이 쉽게 인식된다. 또한 디바이스 디자인을 통해 현행 구동 수행을 더 향상시키는 것이 쉽게 성취된다.
[실시예]
본 발명이 실시예에 의해 더 자세히 설명될 것이나, 본 발명이 이런 실시예들로만 한정되지 않는다는 것을 인지해야만 한다.
[실시예 1]
본 발명의 실시예 1은 제1도와 제2도에서 도시한 구조를 갖는 디바이스인데, 실리사이드 반응이 10 m/sec 이상의 반응 비율로 진행하고 여기서 상부와 하부 도전체의 전도 영역이 되는 실리사이드 영역은 선택된 셀 내에서 생성된다. 여기에 형성된 실리사이드 영역을 갖는 셀을 1로 여기고, 실리사이드 영역이 없는 셀은 0으로 여김으로써 이진 메모리가 실현된다.
본 실시예의 반도체 장치는 다음 방법으로 형성된다. P-형 층을 갖는 실리콘 기판이 준비된다. n+드레인 영역(6)이 잘 알려진 nMOS 과정에 의해 기판에서 형성된다. 그리고 SiO2막(7)이 CVD에 의해 형성된다. 그 이후, 접촉 구멍(contact hole)이 각 측면 길이가 1 ㎛인 거의 정사각형 모양으로 형성된다. 다음으로, 도프되지 않은 층 곧 수소화(hydrogenated) 비정질 실리콘(8)이 플라즈마 CVD에 의해 100 ㎚의 두께로 형성된다. 조건은 다음과 같다.
사용가스(흐름율) : SiH4(3 sccm), Ar(320 sccm)
공급 전력 : 180 ㎒, 150 W
압력 : 10 mTorr
기판온도 : 300 ℃
다음으로, 외부 공기에 노출되지 않고 기판은 CVD 챔버(chamber)에서 내부 대기의 전달 챔버를 통해서 다른 CVD 챔버까지 전달된다. 이 챔버내에서 텅스텐막(9)이 다음 조건하에서 0.5 ㎛의 두께로 형성된다.
사용 가스 : H2/Ar/WF6/SiH4
(흐름율 비)(100 : 100 : 10 : 4)
압력 : 120 mTorr
기판 온도 : 210 ℃
막 형성율 : 1.2 ㎛/min
다음으로, 기판은 다중 챔버 시스템 밖으로 꺼내지며 비정질 실리콘 막과 텅스텐 막은 포토리소그래피에 의해 제2도와 같은 모양으로 패턴화된다. 그 이후, 배선(wiring)(10)을 형성하는 Al이 RF-DC 조합 스퍼터링에 의해 성막되며, 그리고 나서 패턴화된다. Al의 성막 조건은 다음과 같다.
사용가스 (흐름률) : Ar (82 sccm)
공급 전력 :80 W
압력 : 3 mTorr
목표 바이어스 :- 200 V
기판 바이어스 :- 20 V
기판 온도 : 상온(常溫)
보호막(passivation film)은 샘플을 완제하도록 최종적으로 제공된다. 셀의 저항이 정보 기입전에 측정된다. 6 V의 전압을 비정질 실리콘층에 가하면, 저항값이 2~3 GΩ이 된다. 그러면 텅스텐 측면을 양(陽) 포텐셜로 유지하면서 전압 17 V가 가해지고, 따라서 셀은 실리사이드 반응에 의해 브레이크다운되며, 여기서 MOS 트랜지스터를 포함하는 셀의 작동 저항(m-resistance)은 1 ㏀이 된다(비정질 실리콘층의 메모리 소자는 약 50 Ω의 저항을 갖는다).
다음, 비정질 실리콘(a-Si)의 두께가 500 Å으로 바뀌는 것을 제외하고, 상기 샘플과 거의 동일하게 제조되는 다른 샘플이 제공된다. 이 샘플로 기입 전압 9 V, 기입 시간 50 나노초, 그리고 기입 전류 7 ㎃의 조건으로 기입이 이루어진다. 기입 이후 a-Si의 저항은 155 Ω이 된다. 또다른 샘플이 바이어스 스퍼터 방법에 의해 a-Si 막을 형성함으로써 생성된다. 스퍼터 조건은 다음과 같다.
사용가스(흐름률) : Ar/H2(200 sccm/20 sccm)
압력 : 10mTorr
기판 온도 : 150℃
막형성률 : 250 Å/min
공급된 전력 : 100㎒/100W
목표 바이어스 : - 180 V
기판 바이어스 : 10 V
이 샘플은 상기 설명한 샘플과 비슷한 특성을 지닌다. 상기 설명한 본 실시예에 따르면, 셀은 단일 기입 펄스에 의해 확실하게 저항값이 낮아질 수 있으며 펄스는 기존의 사용되는 전압보다 낮은 전압을 갖게 된다. 실리사이드 반응률은 이전에 설명한 방법으로 측정했을 때, 10m/sec 이상이었다.
비교예로서, 한 샘플이, 비정질 실리콘이 드레인 영역(6)상에 형성되며, 그 결과물이 성막 챔버 밖으로 꺼내지며, 포토리소그래피에 의해 패턴화-과정을 겪으며, 그 이후 텅스텐 막이 형성되는 방식으로 생산된다. 이 샘플은 8 m/sec의 실리사이드 반응율로 브레이크다운된다. 브레이크다운된 샘플 사이의 저항값은 변동하며, 많은 셀이 기능 불량이된다.
통계적으로, 브레이크다운 셀들의 저항 변동치와 에러에 의해 브레이크다운된 셀의 갯수를 비교해 보면, 실리사이드 반응률이 10m/sec 보다 작게 되는 비교예의 샘플은, 실리콘 실리사이드 반응률이 10 m/sec 이상인 본 발명의 실시예의 샘플이 갖는 변동치와 악기능보다 두배 이상의 나쁜 효과를 보인다.
[실시예 2]
제10도는 본 발명의 실시예 2에 따른 장치에 따라서 셀의 구조를 도시한 단면도이다.
본 실시예의 특징은 금속/비정질 실리콘/금속으로 층화된 겹치기(sandwich) 구조가 접촉 구멍 내의 베이스 도전체 상에 매립되며, 여기에서의 상부 표면은 배선이 그 위에 제공되도록 평탄화된다. 본 실시예는 메모리 소작 최소 처리 차원(dimensions) 보다 작은 크기로 형성되도록 만들어 주며, 따라서 셀을 고집적화 할 수 있고, 사용되는 마스크 갯수를 줄일 수 있다. 따라서 많은 양의 장치가 값싸게 제공될 수 있다. 본 실시예의 샘플은 다음 방식으로 제조된다.
실시예 1과 비슷하게, 그 안에 형성된 nMos 트랜지스터를 갖는 기판(50)이 준비되고, 접촉 구멍이 각 측면 길이가 0.5 ㎛인 정사각형 모양으로 만들어진다. 그 후 텅스텐(W) 막(54')이 WF6가스 등을 이용하여 접촉 구멍 내에서만 선택적으로 증착된다. 그 이후, 비정질 실리콘 막(53)이, Ar 내에서 1%의 SiH4를 포함한 가스를 사용하여, 대기압 CVD 처리를 통해 200 ℃의 기판 온도로 선택적으로 형성된다. 다시, W54는 비정질 실리콘 막 상에서 선택적으로 증착되고, 이로 인해 비정질 실리콘의 메모리 소자는 접촉 구멍 내에서 샌드위치 구조로 형성된다. 상기 성막은 대기에 노출되지 않고, 다중 챔버 시스템을 사용하여 연속 수행된다. 다음으로 Al-Si-Cu로 이루어진 와이어(wire;55)가 형성되고 표면 보호막이 제공되고, 샘플 제조가 완료된다.
본 실시예가 비정질 실리콘 막의 양쪽 측면에 두개의 금속 층을 포함하기 때문에, 기입 전압의 방향은 어느 방향으로나 결정될 수 있고, 자유도(degree of freedom)가 확장되어 기입 구동 회로를 디자인할 수 있다.
또한, 기입 속력은 실시예 1의 샘플이 갖는 것보다 10 내지 40% 향상된다. 누설 전류는 실시예 1 보다 10 내지 40% 줄어든다. 배선 캐패시턴스는 마찬가지로 10 내지 20% 낮아진다.
상기예의 접촉 구멍을 상부 개구부에서는 넓게 하부 개구부에서는 좁게 에칭된 경사면을 갖는 접촉 구멍으로 변화시켜서 제조된다. 이 샘플은 상기 예와 반대로 더 향상된 수율을 보여준다. 샘플의 특성은 동일 레벨이 된다.
[실시예 3]
제11a, 11b, 11c도는 본 발명의 실시예 3에 따른 장치를 도시한다.
본 실시예는 다이오드를 정류 기기로 사용하는 두 단자 셀에 관한 것으로, 단계 수를 줄이고 성막과 배선 패턴화만 있는 단계로 고집적화함으로써 비용 절감을 실현한다.
제11a도는 셀의 구조를 도시하고, 제11b도는 장치의 회로를 도시하고, 제11c도는 셀의 단면을 도시한다. 참조번호 62,62' 는 비트 라인이 되는 배선(wires)을 나타내며, 참조번호 68은 P+층을 표시하며 69는 n-층, 70은 n+층을 표시하고, 따라서 본 명세서의 다이오드 p+n-n+를 구성한다. 참조번호(71)은 비정질 실리콘과 실리사이드 반응하는 금속층을 표시하고, 72는 비정질 실리콘층을 표시하고, 60,60'은 단어 라인이 되는 상부 와이어를 표시한다.
본 실시예의 샘플은 다음 방식으로 제조된다.
Al과 Cr의 박층 구조로 구성된, 베이스 배선을 위한 도전체는 절연 표면을 갖는 기판 상에 형성된다. 전도막 상에서, P+-형 폴리실리콘 n--형 폴리실리콘, n+-형 폴리실리콘, Ti 그리고 비정질 실리콘으로 이루어진 막이 다중 챔버 시스템 내에서 연속 형성된다.
다음으로, 층 62로부터 72까지의 층 들이 베이스 배선이 되는 비트 라인 패턴에 따라서 활성 이온 에칭에 의해 패턴화된다.
이후, 에칭이 이루어져서, CF4가스와 O2가스를 사용하여, 상부 배선 패턴의 폭에 따라서 층(62)을 제외한 (68) 부터 (72) 까지의 층을, 스트라이프상으로 남아 있는 적층 패턴으로부터 제거되도록 한다. 따라서 섬(island) 모양의 적층(61) (또는 68 에서 72)을 형성하게 된다.
이후, 내부층 절연막을 형성하기 위해서, 에치백(etch back)이 산호막과 포토레지스트 막을 이용하여 수행되며, 이로 인해 거의 평탄화된 내부층 절연막을 형성하게 된다.
그리고 나서, a-Si층(72)이 노출되고, 자연 산화막이 질소 분위기하에서 희박한 플루오르화 수소산에 의해 제거되고, 그 산물은 고순도 물로 세정되며, 기판은 질소 분위기하에서 금속 성막 챔버내로 이동되며, Cu 배선이 형성된다.
본 발명은 비트 라인의 배선으로 Al과 Cr로 이루어진 적층 구조를 채용하고 있지만, 배선은 물론 다른 금속, 합금 또는 낮은 저항값을 갖는 반도체 재료로 형성될 수 있다.
다음으로 제19도에 도시한 장치가 제조된다.
제19도의 ROM 구조는 IC 제조과정에서 완전한 자기 정렬로 형성될 수 있다. 예를 들어, 제19도에서 라인(385), n+층 (386), P층(387), 비정질 반도체층(388) 그리고 금속층(389)이 연속 형성되고, 종축(縱軸) 배선 패턴으로 완전 에칭된다. 다음, 주변부는 표면을 평탄화하기 위해, 실리콘 이중 산화막과 같은 절연막으로 덮힌다. 그 이후, 라인(382) 한 층이 형성된다. 그러면 이전 배선 패턴에 수직한 방향으로의 배선 패턴내에서, 층들은 바닥 라인(385, 384)에 근접한 곳까지 에칭된다. 최종적으로, 결과물은 다시 절연막으로 덮혀져 제19도의 ROM을 형성한다.
본 구조의 수직 적층(lamination)은 IC 제조에 쉽게 적용되며, 따라서 집적화가 동일 칩 영역내에서 더 증가될 수 있다.
본 실시예의 변형이 제12a도와 제12b도를 참조하여 다음에 설명된다.
제12a도와 제12b도에서, 참조번호 (201), (203), (207), (211), (213) 그리고 (217)은 금속층을 표시하고, (202)와 (212)는 안티퓨즈가 되는 불순물 밀도 1018㎝-3을 갖는 P-형 비정질 실리콘층을 표시한다.
참조번호(204)는 불순물 밀도 1020㎝-3의 P-형 폴리실리콘을, (205)는 불순물 밀도 3×1017㎝-3의 p-형 폴리실리콘을, (206)은 불순물 밀도 1020㎝-3의 n-형 폴리실리콘을 표시한다. 반면, 제12b도는 안티퓨즈에 대한 p-n 구조가 제12a도의 것으로부터 전도(顚倒)되는 다른 예를 도시하는데, 여기서 참조번호(214)는 불순물 밀도 1020㎝-3의 n-형 폴리실리콘을 표시하며, (215)는 3×1017㎝-3의 p-형 폴리실리콘을 표시한다.
이런 방식으로 다이오드와 직렬로 만들어질 때, pn 다이오드 부분은 누설 전류를 감소시키기 위해, 단결정 또는 폴리실리콘에 근접한 반도체층으로 형성될 필요가 있다. 연속적으로 모든 층을 형성하기 위해서는, 폴리실리콘과 비정질 실리콘이 동일 시스템내에서 개별적으로 형성될 필요가 있다. 제12a도 또는 제12b도에서 비정질 반도체(202, 212)는 다이오드를 구성하는 다결정 반도체 상에서 형성된다. 비정질 반도체는 저온 CVD 또는 스퍼터링에 의해 형성될 수 있다. 예를 들어, 플라즈마 CVD에 대해서, 성막 조건은 다음과 같이 정해질 수 있다. SiH4는 3 sccm, Ar은 320 sccm, 180 ㎒와 150 W의 전력이 10 mTorr의 플라즈마를 여기시키기 위해서 전극에 가해지고, 기판은 띄워지며, 온도는 300 ℃가 된다. 불순물 밀도 1020㎝-3을 갖는 p-형 목표물로스퍼터링되는 것에 의해 성막이 기판상에서 수행된다. 동시에 비정질 실리콘 막은 p형으로 또한 이 시점의 목표 바이어스에 따라 변하는 1016과 1020㎝-3의 밀도 사이에 존재하는 임의 밀도로 형성된다. 비정질 반도체(202, 212)는 다이오드를 구성하는 다결정 반도체 상에서 형성된다. 비정질 반도체는 저온 CVD 또는 스퍼터링에 의해 형성될 수 있다. 예를 들어, 플라즈마 CVD에 대해서, 성막 조건은 다음과 같이 정해질 수 있다: SiH4는 3 sccm, Ar은 320 sccm, 180 ㎒와 150 W의 전력이 10 mTorr의 플라즈마를 여기시키기 위해서 전극에 가해지고, 기판은 플로트되며, 온도는 300 ℃가 된다. 불순물 밀도 1020㎝-3을 갖는 p-형 목표물로 스퍼터링됨으로써 성막이 기판상에서 수행될 수 있으며, 동시에 비정질 실리콘 막은 p형으로 또한 이 시점의 목표 바이어스에 따라 변하는 1016과 1020㎝-3의 밀도 사이에 존재하는 임의 밀도로 형성된다. 폴리실리콘의 성막 조건은 다음과 같다:
SiH4는 1 sccm, Ar은 320 sccm, 180 ㎒와 150 W의 전력이 10 mTorr의 압력으로 플라즈마를 여기시키기 위해 전극에 가해지고, 온도는 300 ℃이다. p-형 또는 n-형 내에서 도핑하기 위해, 성막은 불순물 밀도 1020㎝-3을 갖는 p형 또는 n형 목표물을 스퍼터링하는 동일 방법으로 기판 상에서 동시에 이루어진다. 이로 인해 이 때 폴리실리콘 막은 이 시점의 목표 바이어스에 의존하는 1016내지 1020㎝-3사이의 임의 밀도로 도핑되어 형성된다.
이렇게 형성된 층은 이전에 설명한 것처럼 RIE에 의한 자가 정렬로 에칭될 수 있다.
[실시예 4]
본 실시예에서, 반도체 장치는 제13a도에서 제13d도까지 도시한 과정에 따라서 n+pp+ 형을 갖는 다이오드 부분으로 제조된다.
이 안티퓨즈 구조는 반도체상에서 선택적 금속 성장 기술과 금속상의 반도체를 선택적 성장시키는 기술에 의해 자기 정렬되는 반도체 장치를 형성함으로써 성취된다.
자기 정렬로 형성하는 단계가 제13a도 내지 제13d도에 도시되었다. 금속층(220)이 성막되며 RIE에 의해 원하는 패턴으로 에칭된다. 성막 방법은 통상적은 스퍼터링이며, 막은 쉽게 형성된다. 이후, 플라즈마 CVD 처리에 의해, 불순물 밀도 1020㎝-3을 갖는 n형 폴리실리콘(221)과 불순물 밀도 3×1017㎝-3을 갖는 p형 폴리실리콘(222)과 불순물 밀도 1020㎝-3의 p형 폴리실리콘(223)이 형성된다. 폴리실리콘의 성막 조건은 다음과 같이 결정될 수 있다: SiH4는 1 sccm, Ar은 320 sccm, 180 ㎒와 150 W의 전력이 10 mTorr의 압력으로 플라즈마를 여기시키기 위해 전극에 가해지고, 기판이 플로트되며, 온도는 300 ℃가 된다. p형 또는 n형으로 도핑하기 위해, 성막이 동일 방식으로 불순물 밀도 1020㎝-3을 갖는 p형 또는 n형으로 스퍼터링함으로써 기판 상에서 동시에 수행되며, 이로 인해 폴리실리콘 막이, 이 시점(제13a도)의 목표 바이어스에 의존해 변하는 1016내지 1020㎝-3사이의 임의 밀도로 도핑됨에 따라 형성된다.
이후, 3층의 폴리실리콘 막(221, 222, 223)이 RIE(제13b도)에 의해 에칭된다: 이후, 산화막(224)이 증착된다: 표면은 반도체(223)가 노출되기 전에 평탄화된다: 그리고, 금속층(225)이 이렇게 노출된 반도체(223)(제13c도) 상에서만 선택적으로 성장된다. 또한 반도체층(226)은 금속위의 반도체를 선택적으로 성장시키는 기술에 의해 금속(225) 상에서만 형성된다. 다시 반도체 위에서 금속을 선택적으로 성장시키는 기술을 이용하여 금속층(227)이 반도체층(226) 상에서만 형성되며, 제13d도의 구조를 얻는다. 반도체 위에서 금속(225, 227)을 선택적으로 성장시키는 것은 실시예 2에서 설명한 방법을 이용하여 실시된다.
[실시예 5]
본 발명의 실시예 5의 장치는 각각 쇼트키(Schottky) 다이오드를 정류기로 쓰며 안티퓨즈형 메모리 소자를 갖는 셀로 만들어진다. 제14a-14c도는 본 실시예의 장치를 나타낸 다이어그램도이다.
본 실시예의 장치에서, 그 구조는 제조 단계를 따라 설명될 것이다. 첫째, 금속(231)이 베이스 도전체가 됨에 따라, W는 SiO2를 갖는 실리콘 웨이퍼 위에 증착되며, 이 웨이퍼는 절연막 표면(제14a도)을 갖는 기판(230)이다.
이후, W 막은 패턴화되고 절연막(232)이 형성되며, 그 후 접촉 구멍이 만들어진다. 그 후 p형 폴리실리콘층(233)과 p+형 폴리실리콘층(234)이 이전 실시예와 마찬가지 방식으로 증착된다.
p층(233)은 약 3×1017㎝-3의 밀도를 갖는 붕소(boron)를 포함하는 두께 0.2 ㎛의 폴리실리콘 막이며, p+층(234)은 약 1×1020㎝-3(제14b도)의 밀도를 갖는 붕소를 포함하는 막 두께 0.1 ㎛의 폴리실리콘이다.
다음, W 막(235)이 50 ㎚의 두께로 선택 형성되며, 그 이후 a-Si 막(236)과 W 막(237)이 연속 형성되며, 따라서 메모리 소자를 만들어낸다(제14c도).
a-Si 막(236)은 약 1×1018㎝-3의 밀도의 붕소를 포함하는 p형 수소화 비정질 실리콘이다.
본 실시예의 반도체 장치가 실리사이드될 금속과반도체로된 쇼트키 다이오드를 사용하기 때문에, 도펀트의 종류가 변경되지 않도록하였으며, 따라서 층(233)과 (234)의 형성이 동일 챔버 내에서 쉽게 이루어진다.
또한, 다중 챔버 시스템이 선택적 성장을 유용화해주는 메모리 소자의 성막을 이루기 위해 사용되기 때문에, 산소같은 것으로 원치 않게 오염되는 것이 인터페이스 상에서 감소되며, 따라서 10 m/sec 이상의 실리사이드 반응률을 얻게 된다. 이로써, 본 실시예의 장치는 고속으로 기입될 수 있고 어떤 기능장애도 나타내지 않는다.
제14a도 내지 제14c도가 어떤 상부 배선도 나타내지 않지만, 다른 전도층을 형성하거나 또는 배선 패턴 내에서 자체로 W 막(237)을 패턴화함으로써 상부 배선이 제공될 수도 있다.
[실시예 6]
제15b도는 본 발명의 실시예 6에 따른 장치를 도시한 것이다. 이는 수많은 라인 중에서 임의의 라인을 단락시키는 기술을 도시한다. 금속 라인(251, 252)과 도전체 라인(253, 254) 사이에 제공되는 비정질 반도체(255, 256, 257, 258)가 있다. 금속 라인(251, 252)은 예를 들어 텅스텐 또는 탄탈륨(tantalum)으로 만들어지나 임의의 다른 금속으로 만들어질 수도 있다. 도전체 라인(253, 254)은 금속 또는 고밀도의 불순물로 도핑된 반도체로 만들어질 수 있다.
예를 들어, 전기적으로 도통되는 라인(252)와 (253) 사이에서 안티퓨즈(255)를 만드는 예를 고려해 보자. 첫째, 제15a도에 도시한 대로 금속 라인(251)은 전압원(261)에 결합되고, 금속 라인(252)은 전압원(262)에, 도전체 라인(253)은 바닥 전극에, (254)는 전압원(263)에 결합된다. 이런 경우, 전압원(261)은 전압원(262, 263)이 내는 것보다 작은 전압을 출력시킨다. 예를 들어, 전압원(261)의 출력은 VDD/2이고, 전압원(262, 263)의 전압 출력은 VDD라고 할 때, VDD의 전압은 비정질 반도체 영역(255)에 가해지고, VDD/2의 전압은(256, 258)에 인가되며, (257)에는 어떤 전압도 인가되지 않는다. 만약 비정질 반도체 반도체 내에서 브레이크다운을 일으키는 전압이 VDD/2와 VDD 사이에서 값을 갖도록 선택된다면, 브레이크다운은 비정질 반도체(255) 내에서만 일어난다. 따라서, 비정질 반도체(255) 만이 금속 라인(252)과 반응하여 저(低) 저항 실리사이드를 형성한다.
이런 방식으로 금속 라인과 반도체 라인에 가하는 전압을 변동시키면, 임의의 장소에 있는 비정질 반도체 영역은 저저항 실리사이드로 변화될 수 있다. 이는 연결과 절연이 임의의 라인상을 따라 임의로 결정될 수 있음을 의미한다.
라인(254)을 접지시키는 것은, 라인(252)와 (254) 사이의 안티퓨즈(257)가 전기적 전도 상태가 되도록 만들어 준다. 만약, 안티퓨즈(255)가 이미 이 경우에서 전도 상태에 있다면, 라인(252)으로부터 안티퓨즈(255)를 통해 라인(253)까지 전류가 흐르고, 이는 배선 저항으로 인해 라인(252) 상에서 전압 강하를 일으킬 수 있다. 제15b도는 이 경우의 등가 회로를 도시한 것이다.
저항기(270, 271, 273, 274)는 라인(252, 253, 254) 내의 저항 소자들이다. 저항기(272)는 안티퓨즈(255)의 실행 저항(on-resistance)이며 참조번호(275)는 안티퓨즈(257)를 나타낸다. 예를 들어, 라인(251, 252, 253, 254)가 W로 만들어지고, 라인 폭이 1 ㎛이고, 라인 높이가 1 ㎛이며, 안티퓨즈가 1 ㎛의 간격으로 배열되었다고 가정하면, 인접 안티퓨즈에 대해 라인 길이 1 ㎛ 당 저항이 기껏해야 약 0.055 Ω이 된다.
대조적으로, 안티퓨즈의 실행 저항(272)이 수십 Ω일 때, 저항기(270, 272, 273)를 통해 전류가 흐르는 것으로는 저항기(270) 내에서 어떤 전압 강하도 일어나지 않는다. 결국 브레이크다운 전압은 안티퓨즈(275)에만 가해져, 선택적으로 도통 상태가 되게한다.
이 예에서, 전압원(261)은 VDD/2로 전압을 공급하지만, VDD/2로 제한될 필요 없이 VDD 보다 작은 임의의 전압을 출력할 수 있다. 또한, 라인에 가해지는 전압은 양(positive)이며, 이는, 저저항 전도 상태가 브레이크다운이 있을 때 전자가 금속 측에서, 비정질 반도체로 흐르는 경우에 기대되는 바처럼, 금속 원자가 반도체내로 이동하는 것에 의해 쉽게 성취될 수 있다. 비정질 반도체를 샌드위치 하는 라인을 만드는 재료가 W, Ta, Ti, 그리고 Mo 중 하나로 만들어지는 한, 전압은 양이나 또는 음이 될 수 있다.
금속과 비정질 반도체 사이의 반응은 전류가 이 예에서 도시한 대로 선택된 비정질 반도체층을 통해 흐르게 함으로써 일어나기도 하고, 레이저 또는 히터를 이용하여 외부로부터 열을 공급함으로써 일어나기도 한다. 또한 반응은 외부에서 열을 공급하면서 전류가 흐르도록 함으로써 일어나기도 한다. 양쪽 방법을 이용하면 상기 반응이 촉진되어 라인 사이의 고속 연결을 달성할 수 있다.
본 발명은 두개의 금속 라인과 두개의 도전체 라인을 포함하는 예로서 기술되었지만, 다수의 라인 배열이 임의로 이루어질 수 있다. 이런 경우, 절연과 연결은 임의 위치에서 금속 라인과 도전체 라인 사이에서 유사하게 임의로 결정될 수 있다.
또한, 본 발명은 라인이 금속으로 만들어지는 예를 들었지만, 모든 라인이 금속 이외의 재료로 만들어지고, 비정질 반도체층과 접촉하는 금속층이 두 라인 사이에 배치되는 변형도 존재한다.
상기 설명한 대로 본 발명의 두개의 단자 셀은 단순한 구조 때문에 값싸게 생산될 수 있으며 전압 인가를 위해 양극중 어느 한극이 선택될 수 있다. 부가하여, 워드 라인의 기입 저항이 메모리 소자의 실행 저항 (브레이크다운 후의 메모리 소자의 저항값) 보다 작기 때문에, 워드 라인상에서 어떤 전압 강하도 일어나지 않는다.
라인을 연결 또는 절연하는 것이 상기 설명한 대로 두개의 라인 사이에 가해지는 전압에 의해 임의로 결정될 수 있기 때문에, 반도체 집적 회로내에서 장치간의 접속 방법은 IC 제조 공정 후에 결정될 수 있다. 이는 예를 들어, 이른바 프로그램 가능 논리 어레이(programmable logic array, PLA)를 실현시키는데, 이 PLA 내에서, 많은 수의 AND 회로와 OR 회로가 배열되며 회로간의 연결을 위한 라인이 각 사용자의 응용 목적에 따라서 자유롭게 결정될 수 있다. 다음에서 그런 실시예를 설명한다.
[실시예 7]
본 발명의 제7실시예가 제16도, 제17a도와 제17b도에 도시되었다.
제16도는 회로 레이아웃(lay out)을 나타내고, 제17a도와 제17b도는 각각 메모리 소자 근처의 평면도와 단면도를 도시한다.
본 실시예는 본 발명의 메모리 소자들이 뉴런(neuron) MOS 트랜지스터(υMOS)의 제어 게이트(289, 290, 291)에 인가된 신호를 판단하기 위해 제어 게이트 매트릭스 내의 교차점에서 사용되는 예이다. 제어 게이트 매트릭스내의 비트 라인(281, 282)은 υMOS의 동작에 따라 선정된 고전위 및 저전위로 유지된다. 이러한 MOS 트랜지스터들은 일본 공개 특허출원 제3-6679 또는 IEEE TRANSACTIONS ON ELECTRON DEVICE, Vol. 39, No. 6(1992년 6월), 페이지 1444-1455에 기술되어 있다.
따라서, 메모리 소자 안티퓨즈(AF)는 각각의 제어 게이트(289 내지 291)에 인가된 전압을 프로그래밍하기 위해 이용된다. 여기서, 참조 번호 286 내지 288은 다이오드를 나타낸다.
기입 동작은 워드 라인(283-285) 및 비트 라인들을 사용하여, 이전 실시예에서와 동일한 방식으로 행해진다.
메모리 소자의 브레이크다운에 따라 제어 게이트들에 인가된 전압들은 υMOS 트랜지스터의 소스와 드레인 사이(Vw와 Vb사이)에 흐르는 전류를 플로트 게이트(292)와의 용량성 결합에 의해 제어한다.
플로트 게이트(292)의 전위가 제어 게이트에 인가된 전압의 선형적인 합이므로, 단일 υMOS는 다수의 값을 처리할 수 있다.
다음으로, 제17b도의 구조가 기술된다. 참조 번호 300은 실리콘 기판을, 301은 SiO2를, 291은 n+형 폴리실리콘 등의 제어 게이트를, 292는 n+형 폴리실리콘 등의 플로트 게이트를, 302는 층간 절연막을, 304는 실리사이드될 금속을, 305는 실리사이드 반응을 위한 수소처리된 비정질 실리콘(hydrogenated amorphous silicon)을, 282는 비트 라인으로 되는 상부 와이어를, 303은 pn 다이오드를 형성하기 위한 p-형 폴리실리콘을, 그리고 285는 Al의 예를 위한 라인을 나타낸다.
본 발명은 메모리 소자들을 갖는 제어 게이트 매트릭스 υMOS를 제공함으로써 다수의 값을 처리할 수 있는 소형 프로그램가능 논리 어레이를 상당히 소형화할 수 있다.
[제8실시예]
본 발명의 제8실시예는 제1도 및 제2도에 도시되는 반도체 디바이스의 변형이다. 제2도에 도시된 반도체층(8)은 이온 주입되고, 라인(10)상의 보호막은 약 250℃ 이하의 낮은 온도에서 형성된 막이다. 이온 주입이 없는 경우와 비교할 때, 실리사이드 반응률은 약 20 % 정도 향상된다. 이것은 기입 속도를 향상시키고 기입 전압을 감소시켜서, 집적도를 향상시키고 전력 소모를 낮게 하는데 효과적이다.
다음으로, 장치의 제조 프로세스가 기술된다.
p-형 층을 갖는 실리콘 기판이 준비되고, n+드레인 영역(6)이 공지된 nMOS 프로세스에 의해 형성되었으며, SiO2막이 CVD에 의해 형성된 후, 거의 직사각형 접촉 구멍이 1 ㎛ 스퀘어로 제조되었다. 다음으로, 논도프된 수소처리된 비정질 실리콘이 플라즈마 CVD에 의해 50 ㎚로 형성되었다. 이 조건들은 다음과 같았다.
사용 가스들 (유동률) : SiH4(3 sccm), Ar (320 sccm)
플라즈마 조건 : 180 ㎒, 150 W
압력 : 10 mTorr
기판의 온도 : 300℃
다음으로, 기판이 외부 공기에 노출되지 않고 CVD 챔버로부터 비활성 대기의 캐리(carry) 챔버를 통해 다른 CVD 챔버로 이동되었다. 이 챔버에서, 텅스텐 막이 다음의 조건하에 50 ㎚의 두께로 형성되었다.
사용 가스들 : H2/Ar/WF6/SiH4(유동률 100:100:10:4)
압력 : 120 mTorr
기판의 온도 : 210℃
막 형성률 : 1.2 ㎛/min
다음으로, 기판이 멀티챔버 시스템에서 꺼내지고, 비정질 실리콘막 및 텅스텐 막이 포토리소그래피에 의해 제2도에서의 형태로 패턴되었다. 금속은 Ta등이 W를 대신할 수 있다.
다른 패터닝 후, 붕소의 제1이온 주입이 상술된 금속을 통해 25 KeV의 가속 전압 및 5 × 1012㎝-2로 수행되었다. 후속적으로, 제2이온 주입이 50 내지 110 KeV의 가속 전압으로 Si, Ar, P, As 이온들에 대해 각각 수행되어, 상술된 아모르퍼스 층으로 이온이 주입되었다.
이후에, 배선용 Ar이 RF-DC 스퍼터링에 의해 성막되었고, 이어서 여기에 패터닝이 행해졌다. Al의 성막 조건들은 다음과 같았다.
사용 가스 : Ar (82 sccm)
공급된 전력 : 80 W
압력 : 3 mTorr
타겟 바이어스 : -200 V
기판 바이어스 : -20V
기판의 온도 : 실온
마지막으로, SiN 보호막은 250℃ 이하의 온도로 성막되었다. 250℃ 이상에서는, 실리사이드 반응이 부분적으로 일어나므로 보호막은 250℃ 이하의 온도에서 양호하게 형성되어야 한다. 저온 성막이 이온 주입층내에서 열화를 초래하지 않아서, 안정한 반도체 장치를 형성한다.
상기 구조에서, 반도체층(8)은 항상 a-Si층이어야 하는 것이 아니라, 폴리실리콘층일 수도 있다; 상기 이온 주입이 a-Si를 이온 주입하여 형성되므로, 동일한 특성들이 얻어질 수 있다.
[제9실시예]
본 발명의 제9실시예는 제12a도 및 제12b도에 도시된 구조의 장치를 변형시킴으로써 얻어지는데, 이러한 변형은 202 또는 212로 표시된 제1반도체 영역으로서 a-Si층이 논도프된 층으로 만들어지고, 제2반도체층의 일부로서 층(205 또는 215)이 각각 p형 a-Si층 또는 N형 a-Si층으로 대체되도록 하는 것이다. 이 경우에, 논도프된 a-Si층(202, 212)의 막 두께는 50 ㎚였고, 205의 p형 a-Si층은 70 ㎚의 막 두께, 및 5 × 1017㎝-3의 농도를 갖도록 구성되거나, 215의 N형 a-Si층이 60 ㎚의 막 두께 및 2 × 1017㎝-3의 농도를 갖도록 구성되었다. 이 구조에서, 정류기 배리어가 형성된 금속들(203와 207) 사이의 저항값은 도전체들 또는 금속들(210와 203) 사이의 저항값보다 낮고, 유사하게는, 정류기 배리어가 형성된 금속들(213와 217) 사이의 저항값은 금속들(211과 213) 사이의 저항값보다 낮다. 따라서, 금속(201) 또는 금속(211)에 기입 펄스를 인가하여, 202, 212로 표시된 a-Si층이 실리사이드 반응하게 하지만, 204, 205, 206의 하부 a-Si층 또는 214, 215, 216의 a-Si층은 실리사이드 반응하지 않는다. 따라서, 장치는 pn 접합이 파괴된다는 문제가 없다. 이것은 하부 a-Si층의 저저항값이 국부적으로 흐르지 않게 하므로, 저전류 밀도가 실현될 수 있음을 알 수 있다.
상술된 막 두께, 농도 등이 본 실시예에 이용되었지만, 본 발명은 제2반도체 영역(204, 205, 206)의 저항값 또는 제2반도체 영역(214, 215, 216)이 제1반도체 영역(202 또는 212)의 a-Si층의 저항값보다 작게 설정되는 한 여기에 제한되는 것은 아니다. 본 구성에서, 정류기 배리어를 갖는 정류기용 재료들은 202, 212와 동일 재료이고 실리사이드 반응을 일으키는 a-Si였지만, 이 재료는 정류기 배리어가 더 작게 설정되는 한 다결정실리콘 또는 단결정실리콘일 수도 있다.
본 실시예가 막 두께 및 농도에 의해 저항값의 차이를 달성하였지만, 다른 수단은 금속과 제1반도체 영역 사이의 접촉부의 패턴 크기, 즉 상부층(201, 202)의 패턴을 하부층(203 내지 207)의 패턴보다 더 작게 설정하거나, 상부층(211, 212)의 패턴을 하부층(213 내지 217)의 패턴보다 더 작게 설정되게 하는 것이다. 이러한 구성 의해, 고집적 메모리가 문제없이 안정되게 동작할 수 있었다.
[제10실시예]
본 발명의 제10실시예는 제12a도 및 제12b도에 도시된 구조의 반도체 장치의 변형인데, 이 변형은 도전체들로서 제1반도체 영역의 a-Si층(202, 212)를 p형 이온 주입층으로 대체하고, 제2반도체 영역의 일부를 형성하는 층(205, 215)를 논도프된 a-Si층으로 대체함으로써 얻어진다. 이 경우에, 제9실시예와 다른 것은, 금속(203과 207) 사이의 저항값, 즉 제2반도체 영역의 저항값이 도전체인 금속(201과 203) 사이의 저항값, 즉 제1반도체 영역의 저항값보다 더 높거나, 유사하게는 금속(213과 217)의 저항값, 즉 제2반도체 영역의 저항값이 제1반도체 영역의 저항값 즉, 금속(211과 213) 사이의 저항값보다 더 높다는 것이다. 기입 펄스의 인가 후, a-Si층(202, 212)는 실리사이드 반응되었지만, 제2반도체 영역(204, 205, 206 또는 214, 215, 216)의 하부 a-Si층은 실리사이드 반응되지 않았다. 이것은 제1반도체 영역의 a-Si층(202, 212)가 실리사이드 반응되기 쉬운 이온 주입층이기 때문이다. 따라서, 이러한 구조에서 정류기 배리어를 갖는 정류기 측의 저항값이 상부 제1반도체 영역(202, 212)의 a-Si층보다 높은 것이 가능하다는 것이 검증되었다.
본 구조의 정류기는 핀(pin)형이었지만, 이것에 제한될 필요 없이 쇼트키 정류기일 수도 있다. 본 장치의 구조는 안정한 동작이 실현되어 고집적 메모리들용으로 적절하다.
[제11실시예]
본 발명의 제11실시예는 제12a도 및 제12b도에 도시된 구조의 반도체 장치의 변형인데, 이러한 변형은 금속 물질의 금속층(203, 213)이 제2반도체 영역(204, 214)와 실리사이드 반응을 일으키지 않도록 함으로써 얻어진다. Al-Si 합금이 실리사이드 반응을 일으키지 않는 금속 재료로 사용된 때, 제2반도체 영역(204, 214)의 불순물 농도가 5 × 1017㎝-3인 경우에도 제2반도체 영역(204, 205, 206 또는 214, 215, 216)은 금속(207, 203 또는 217, 213)과 실리사이드를 형성하기 위해 반응되지 않는다. 본 실시예에서 실리사이드되지 않는 금속 재료를 사용하는 기술은 제9 및 제10실시예에서 도시된 기술과 유사하게, 제2반도체 영역이 기입시 잘못 반응하는 것을 방지하는데 매우 효과적이다. 본 실시예가 모두 금속들(203, 207, 213, 217)이 실리사이드를 형성하지 않는 금속으로 이루어진 예로서 도시되었지만, 금속은 본 실시예에 제한될 필요가 없이 금속들 중 몇몇 금속이 사용될 수도 있다. 예를 들어, 층(203, 213)이 다수의 도전 재료로 이루어지고, 이들 중 제2반도체 영역과 접촉되는 부분만이 실리사이드되지 않는 재료로 이루어질 수 있다.
본 장치의 구조들은 실리사이드 반응이 의도되지 않은 부분에서 일어나는 것을 방지할 수 있고, 동작이 안정하고 신뢰성이 높은 고집적 메모리들을 실현할 수 있다.
다음으로, 본 발명의 반도체 장치들 및 이의 응용 예들이 제17a도, 제17b도 내지 제30도를 참조하여 기술될 것이다.
[제12실시예]
제18a도 및 제18b도는 본 발명의 제12실시예를 도시한다. OR 논리와 AND 논리의 조합에 의해 소정의 논리 기능이 표현될 수 있다는 것은 공지된 사실이다. 이 회로는 AND 회로와 OR 회로를 미리 준비하고, IC 제조 프로세스 후 이들 회로의 입력/출력 라인들의 접속 또는 분리를 임의적으로 결정함으로써 임의의 기능을 실현할 수가 있는 소위 프로그램가능 논리 어레이(PLA)이다. 간단히 설명하기 위해, 본 실시예는 2개의 입력의 배타적 OR(XOR)의 예가 기술된다.
제18a도에서, (312, 342)의 각각은 2-입력 AND 회로이고, 348은 2-입력 OR 회로이다. 참조 번호 339, 340은 인버터들을 나타낸다. 이들 회로들은 보통의 IC 프로세스 기술로 제조될 수 있다. 참조 번호 330 내지 337, 343 내지 347은 입력/출력 라인들이다. 이 와이어들은 금속 또는 금속 이외의 소정의 다른 도전체로 만들어질 수 있다. 라인(330 내지 333)은 라인(334 내지 337)의 층과 다른 층으로 형성되고, 라인(343 및 344)은 라인(345 및 346)의 층과 다른 층으로 형성된다.
제18b도는 제18a도의 라인(330)과 라인(337) 사이의 교차점(338)의 구조이다. 349로 표시된 층은 비정질 반도체층(350)이 접촉하는 금속층이다. 라인(330) 또는 라인(337)이 금속인 경우, 금속층(349)는 있을 수도 있지만 없을 수도 있다. 비정질 반도체층이 금속층과 접촉하는 다수의 구조는 라인(330과 337) 사이에 배치될 수 있다.
예를 들어, 저저항 실리사이드를 형성하도록 비정질 반도체층(350)에서 브레이크다운을 일으키는 전압이 라인(330과 337) 사이에 인가될 때, 라인(330 및 337)은 전기적으로 선택되어 전기적으로 접속될 수 있다. 예를 들어, 제18a도에서 338로 표시된 각각의 굵은 점(solid dot)은 2개의 라인이 선택적으로 접속되는 것을 나타내고, 이들의 접속은 IC 제조 프로세스의 최종 상태에서 또는 전체 프로세스의 완료 후에 선택적으로 행해질 수 있다.
예를 들어, 제18a도에 도시된 바와 같은 라인들 사이의 접속인 경우, 입력 A, B에 대한 출력(347)의 값이 A 및 B의 배타적 OR로 될 수 있다. 본 예는 배타적 OR를 달성하기 위한 라인들의 접속을 도시하지만, 2개의 입력에 대한 모든 논리 동작은 라인들을 접속하는 방법을 바꿈으로써 실현될 수 있다.
입력들이 여기서 고려되었지만, 입력, AND 회로들, 및 OR 회로들의 수는 필요에 따라 임의적으로 증가될 수 있고, 이로 인해 다수 입력의 임의의 논리 기능이 유사하게 달성될 수 있다.
라인들 간을 임의로 접속하기 위한 기술은 PLA에만 적용되는 것이 아니라, 많은 연산 유닛들 사이의 라인들을 임의적으로 접속하기 위한 필드 프로그램가능 게이트 어레이(FPGA)에도 적용될 수 있음은 말할 필요도 없다.
[제13실시예]
제19도는 본 발명의 제13실시예로서 판독 전용 메모리(Read Only Memory; ROM)을 도시한다. 제19도의 스위치들(390, 391)은 제20a도에 도시된 것과 같은 nMOS를 사용하여 실현될 수 있으나, 제20b도에 도시된 것과 같은 CMOS 인버터로 구성될 수도 있다. 제20a도에서, 노드(401)의 전압은 φ1이 1일 때 트랜지스터(402)를 통해 나타나는 전원 전압, 또는 φ1이 0일 때 트랜지스터(403)를 통해 나타나는 접지 전압이다. 제20b도에서, 접지 전압은 φ1이 1일 때 출력 단자(405)에 나타나고, 전원 전압은 φ1이 0일 때 출력 단자(405)에서 나타난다.
또한, 각각의 스위치(392, 393)는 노드(370, 373)가 3가지 상태 중에서 한 상태로 설정되게 하는 스위치이며, 여기서 3가지 상태란 노드가 전원 전압 단자에 결합되는 상태, 접지 단자에 결합되는 상태, 및 플로트 상태를 말한다. 이들 스위치들은 제20c도에 도시한 바와 같이 nMOS를 사용하여 실현될 수 있다.
제20d도에 도시한 바와 같이, 스위치들은 CMOS 인버터와 nMOS 트랜지스터로 구성될 수 있다. 제20c도에서, 노드(410)는 φ2가 0일 때 플로트되어 트랜지스터(407)가 차단된다. φ2가 1인 동안에, φ1이 1로 설정될 때 전원 전압은 트랜지스터(408, 407)를 통해 노드(410)에서 나타나며, φ1이 0으로 설정될 때 접지 전압은 트랜지스터(409, 407)를 통해 노드(410)에서 나타난다. 제20d도에서, 노드(413)는 φ2가 0으로 설정될 때 플로트된다. φ2가 1인 동안에, φ1이 1로 설정될 때 접지 전압은 노드(413)에서 나타나며, φ1이 0으로 설정될 때 전원 전압은 노드(413)에서 나타난다.
제20a도 및 제20c도에서, nMOS 트랜지스터(402, 403, 408, 409, 407)는 pMOS 트랜지스터 또는 제20e도에 도시한 바와 같이 CMOS 구조 내 아날로그 스위치들로 대체될 수 있다. CMOS 구조의 아날로그 스위치에서, φ1이 1으로 설정될 때 노드(414) 전압과 동일한 전압이 415에서 나타난다.
제19도의 등가 회로를 제21도에 도시하였다. 설명을 간단하게 하기 위해서, 제19도의 구성에 대해 이 등가 회로를 사용하여 설명한다.
ROM에 기입하는 것에 대해 먼저 설명한다. 이 기입은 IC 공정의 최종 단계(예를 들면, 패키징하는 단계) 또는 IC 공정 전체를 완료한 후에 행해질 수 있다.
스위치(467)는 제19도에서 비정질 반도체층(388)에 의한 절연 상태를 등가적으로 표시한 회로이다. 스위치(466, 468, 469) 또한 마찬가지로 각각 비정질 반도체층을 나타내며, 이들 모두는 기입 전에 오프 상태에 있다. pn 다이오드(471)는 제19도에서 pn 접합(387, 386)을 표시한다. pn 다이오드(470, 472, 473)도 그와 유사하다.
참조 부호(453, 456)는 워드 라인이며 460, 464는 비트 라인이다. 스위치(450, 454) 각각은 예를 들면 제20a도 또는 제20b도에 도시한 스위치이며, 스위치(458, 462) 각각은 예를 들면 제20c도 또는 제20d도에 도시한 스위치이다. 475, 477, 479, 481 각각은 비트 라인 상의 신호를 증폭하여 1을 기입할 것인지 또는 0을 기입할 것인지를 결정하는 감지 증폭기를 구성하는 인버터이다.
설명을 위해서, 여기 기술한 방법은 스위치(478)로 표시된 비정질 반도체를 선택적으로 저 저항 실리사이드화 하기 위한 방법으로서, 이는 등가적으로는 스위치(478)를 턴 온 시키는 것과 같다. 사실, 임의의 비정질 반도체는 특별히 언급할 필요 없이 스위치(468)로서 역시 선택적으로 저 저항 실리사이드화 될 수 있다. 또한, 워드 라인, 비트 라인 수가 임의로 증가되는 동일한 방법에 의해 임의의 위치의 비정질 반도체를 선택적으로 저 저항 실리사이드화 할 수 있음은 말할 나위도 없다.
최초, 스위치(450, 454, 458, 462)는 모두 접지 전극 측에 세트되어 전체 워드 라인과 비트 라인을 접지 시킨다.
그 후 스위치(462)를 전원 측에 집속시켜, 비트 라인(464)의 전위를 전원 전압(VDD)으로 한다. 이 때, 워드 라인(456, 453)과 비트 라인(464) 간에는 VDD의 전압이 걸리게 되나, 이 전압의 방향은 pn 접합(471, 473)에 대해서, 역바이어스로 된다. pn 접합의 역 바이어스 시의 저항을 비정질 반도체층의 저항에 비해 충분히 크게 하여 두면, 워드 라인(456, 453)과 비트 라인(464) 간에 인가된 전압 대부분이 pn 접합에 걸리게 된다. 이 때문에, 스위치(467, 469)로 나타낸 비정질 반도체 영역 내에서 어떠한 브레이크다운도 일어나지 않아, 이에 따라 고저항층이 항상 유지된다.
워드 라인(456, 453)과 비트 라인(460) 간에는 전압이 걸려 있지 않으므로, 이 시점에 있어서는 스위치(466, 468)로 표시된 비정질 반도체 영역 내에서 어떠한 브레이크다운도 일어나지 않아, 이에 따라 고저항층이 항상 유지된다.
또한, 스위치(454)를 단자(455) 쪽으로 하여, 워드 라인(456)의 전위를 VDD로 상승시키면, 워드 라인(456)과 비트 라인(460) 간에는 전압 VDD가 걸려, 워드 라인(456)과 비트 라인(464)간에는 전위차는 없게 된다.
이 때, 워드 라인(456)과 비트 라인(464) 간에는 전압이 걸려 있지 않으므로, 이 시점에 있어서는 스위치(469)로 표시된 비정질 반도체 영역 내에서 어떠한 브레이크다운도 일어나지 않아, 이에 따라 고저항층이 항상 유지된다.
그러나, 워드 라인(456)과 비트 라인(460)간에는 VDD가 걸리고, 이 방향은 pn 접합(472)에 의해서 순방향이기 때문에, 이 때의 pn 접합의 저항은 스위치(468)로 표시한 비정질 반도체 영역의 저항에 비해 충분히 작게 되어, VDD의 대부분은 스위치(468)로 나타낸 비정질 반도체 영역에 걸린다. 따라서, 스위치(468)로 표시한 비정질 반도체 영역 중에서 브레이크다운이 발생하여, 저 저항 실리사이드로 되고, 등가적으로 스위치(468)가 턴 온된다. 이것은 워드 라인(456)과 비트 라인(460) 간의 교점에 있는 메모리 셀에 1이 기입하게 한다.
이 일련의 기입 동작을 정리하면, 다음의 3개의 동작을 반복하여 임의의 장소의 메모리 셀에 1을 기입할 수 있다.
1) 모든 워드 라인, 비트 라인의 전위를 접지로 한다.
2) 기입하고자 하는 메모리 셀이 접지 되어 있는 비트 라인의 전위는 접지로 유지하고, 그 이외의 비트 라인의 전위를 VDD로 한다.
3) 기입하고자 하는 메모리 셀이 접지 되어 있는 워드 라인의 전위를 VDD로 한다.
하나의 워드 라인에 접속하고 있는 복수의 메모리 셀에 대하여 동시에 기입하는 것이 가능하다. 워드 라인을 항상 1개 선택함으로서, 동일 어드레스 라인에 접속된 모든 메모리로부터 임의로 선택한 최대 전체 메모리 셀에 대하여 동시에 기입을 행할 수 있다.
복수의 메모리 셀에 대한 동시 기입에 의해 기입 시간의 단축을 도모할 수 있다. 이와 같은 방법은 동화상과 같은 대용량의 데이타를 대량으로 기입하는 경우에 유효하다. 그러나, 제21도에 도시한 바와 같은 회로에서는 스위치(468 및 469)에 대하여 동시에 기입하는 것은 어렵게 된다. 그 이유는 다음과 같다. 예를 들면 스위치(468)가 스위치(469)보다도 약간 빠르게 기입되면, 워드 라인이 스위치(468)에 의해 접지에 접속되기 때문에, 스위치(469)에는 기입에 필요한 전압이 걸리지 않게 된다.
이 문제를 해결하기 위하여, 동시 기입을 가능하게 하는 구성을 제30도에 도시하였다.
제30도는 각 비트 라인을 통해 흐르는 전류에 의해 기입이 종료한 것을 검지하는 검출 회로(850)를 포함하는 메모리 회로를 도시한 것이다.
이 회로는 기입 중의 비트 라인(859-861)의 전위를 모니터하고 있다. 기입 동작이 개시한 순간에는 기입하고자 하는 메모리 셀에 접속하고 있는 워드 라인(858)과 비트 라인(859-861)의 전위는 각각 VDD와 접지 전위이다. 기입이 개시된 메모리 셀(854)이 저 저항 실리사이드로 되면, 대전류가 흐르는 비트 라인(859)의 전위가 상승하여 Von(인버터(863, 862의 임계치)를 넘는다. 검출 회로(850)가 이를 검지하여 nMOS 트랜지스터(862)를 오프로 하고, pMOS 트랜지스터(864, 863)를 온으로 함으로써, 850으로부터 비트 라인(859)를 VDD로 충전할 수 있으므로, 메모리 셀(854)로의 기입이 완료된다.
이 동작에 의해서, 동일 워드 라인 상의 다른 메모리 셀(855, 856)에 대하여서도 전압(VDD)이 가해져 연이은 기입이 행하여진다. 이 검출 회로를 각 비트 라인에 제공함으로서 복수의 메모리 셀로의 동시 기입이 가능해진다.
제19도 구조의 ROM에는 배선(382, 383, 384, 385), 금속층(389), 비정질 반도체층(388), p층(387), N+층(386)의 주위는 예를 들면 실리콘 이산화막 등의 절연막으로 피복하게 된다. 예를 들면, 오존이 용해된 초순수, 과산화수소수, 황산과 과산화수소수의 혼합 용액 등의 액상 내에서 계면의 절연막을 형성한 후에, CVD 등으로 두꺼운 산화막을 형성한다. 반도체에 예를 들면 실리콘을 이용하면, 각 메모리 셀 부분에 있어서, 실리콘의 유전률은 실리콘 산화막의 유전률보다 3배 크게 되기 때문에, 기입시에 비정질 반도체층에 전계를 가할 때에, 전기력선은 유전률이 보다 큰 실리콘 측으로 전개된다. 이에 의해서, 모퉁이로 전계가 집중되는 소위 에지 효과를 방지할 수 있으므로, 브레이크다운 전류를 비정질 반도체층의 모퉁이에서 만으로 하지 않고 전면에 걸쳐 흐르게 되어, 전면에 걸쳐서 균일한 저 저항 금속 반도체층이 형성되도록 할 수 있다. 이것은 소자의 저저항화, 고속화로 되어 매우 큰 이점으로 된다. 금속층(389)과 비정질 반도체층(388)이 스위치되면, 기입시에 금속층으로부터 비정질 반도체층에 전자가 흐르게 되고, 이 전자 흐름에 의해 금속 원자가 비정질 반도체층으로 푸쉬되므로, 비정질 반도체 영역을 저저항화하는 것이 용이하게 된다.
동시 기입의 경우에, 발열 영향이 문제로 되는 경우에는 기판을 액체 또는 유체로 냉각하면서, 기입을 행하여야 한다.
다음에 기입한 정보를 독출하는 방법에 대해서 설명한다. 제22도는 스위치(466, 468)로 표시한 비정질 반도체 영역만이 저 저항 실리사이드로 되어 있는(즉, 메모리의 데이타가 '1'로 되어 있는) 경우의 등가 회로이다.
설명을 단순하게 하기 위해서 스위치(466, 468)로 표시된 비정질 반도체 영역만이 저 저항 실리사이드로 되어 있는 경우를 고려하나, 이에 한하지 않고, 임의의 장소의 메모리 소자에 있어서, 실제 응용시 비정질 반도체 영역이 저 저항 실리사이드로 될 수 있음은 말할 나위도 없다.
최초, 스위치(450, 454, 458, 462)는 모두 접지 전극 측으로 설정되어 전체 워드 라인과 비트 라인을 접지 한다.
다음에, 스위치(458, 462)를 접지로부터 분리하여, 비트 라인(466, 464)을 플로트 상태로 한다.
그 후, 예를 들면 스위치(454)를 전원 측으로 하여 워드 라인(456)의 전위를 전원 전압(VDD)으로 한다. 스위치(478)가 온 상태에 있고, 또한 pn접합은 순방향 바이어스 되어 있으므로, 비트 라인(460)에는 워드 라인(456)으로부터 전류가 흘러들어 전위가 상승한다. 인버터(477, 481)의 임계치를 접지 전위보다도 약간 크게 설정하여 두면, 비트 라인(460)의 전위가 인버터(477)의 임계치를 넘을때, 인버터(477)는 반전하고, 이것에 의하여, 인버터(475)도 반전하여, 출력 노드(474)의 값은 0으로부터 1로 변화한다. 이 출력 변화에 의해, 스위치(468)로 표시된 비정질 반도체층이 실제는 저 저항 실리사이드로 되어 있음을 알 수 있다. 즉, 메모리 셀 내의 정보가 1임이 판독될 수 있다.
이 때, 스위치(466)도 단락되어 있으나, 워드 라인(453)의 전위는 접지 전위로, 비트 라인(460)의 전위는 정의 전위로 되므로, pn 접합(470)은 역방향으로 바이어스 되어, 비트 라인(460)으로부터 워드 라인(453)에는 전류가 흐르지 않는다.
비트 라인(464)에 관해서는 스위치(469)가 오프되므로, 워드 라인(456)과 비트 라인(464)과의 사이에는 전류가 흐르지 않아, 비트 라인(464)의 전위는 접지 전위로 유지된다. 따라서, 출력 단자(478)는 항상 0으로 되어, 이것에 의해서, 스위치(469)로 표시된 비정질 반도체층이 절연 상태를 유지하고 있음을 알 수 있다. 즉, 메모리 셀 내의 정보가 0임이 독출될 수 있는 것이다.
다음에, 스위치(466, 467)로 표시한 메모리 정보를 독출하는 경우, 다시 모든 워드 라인과 비트 라인을 접지 전위로 한 후에, 모든 비트 라인을 플로트 상태로 하고, 워드 라인(453)이 전원 전압으로 상승된다. 비트 라인(460)의 전위는 스위치(466)와 순방향 pn 접합(470)을 통하여 흐르는 전류에 의해 상승한다. 한편, 비트 라인(464)은 스위치(467)가 오프되므로 0으로 유지된다.
이 일련의 독출 동작을 요약하면, 이하의 3개의 동작을 반복함으로써 임의의 장소의 메모리 셀의 정보를 독출할 수 있다.
1) 모든 워드 라인, 비트 라인의 전위를 접지로 한다.
2) 모든 비트 라인을 플로트 상태로 한다.
3) 독출하고자 하는 메모리 셀이 접속되어 있는 워드 라인의 전위를 VDD로 한다.
(이 때 각 비트 라인에 접속된 감지 증폭기의 출력으로부터 메모리 내의 데이타를 알 수 있다)
비트 라인이 접지 전위보다 약간 상승하여 1의 정보의 독출을 행하여 그 독출한 결과를 래치하게 되면, 그 이후는 워드 라인을 전원으로부터 분리할 수 있다. 이것에 의해 소비 전력을 감소시킬 수 있다.
이 실시예에서는 2개의 워드 라인과 2개의 비트 라인을 포함하는 예에 대해 설명하였으나, 이들은 임의의 개수로 하여도 된다. 이 경우도, 동일한 원리로 임의의 메모리 셀에 정보를 기입할 수 있으므로, 임의의 메모리 셀의 정보를 독출할 수 있다.
본 ROM의 특징은 메모리 소자가 도통 상태에 있을 때(1의 정보를 저장하고 있을 때) 저저항 실리사이드 및 순방향 pn 접합을 통해서 정보를 독출하므로 매우 고속의 독출이 가능하다는 것이다. 종래의 ROM에서는 표면 디바이스인 MOS 트랜지스터를 스위치 소자로서 사용하고 있어, 전류가 작아 동작 속도를 증가시키기가 어려웠다. 반면에, 순방향 pn 접합 내에 흐르는 전류가 접합에 인가된 전압에 대해 지수적으로 증가하기 때문에, 더 큰 전류가 표면 디바이스로서의 MOS 트랜지스터에 비해 흐를 수 있는데, 이는 동작 속도를 증가시킨다.
또 다른 중요한 특징은 이러한 구조의 ROM이 IC 프로세스 중에 완전한 자기 정렬 형태로 제조될 수 있다는 것이다. 예를 들면, 제19도에서, 라인(385)의 층들, n+층(386), p 층(387), 비정질 반도체층(388), 및 금속층(389)이 연속적으로 형성되어, 함께 수직 배선 패턴으로 에칭된다. 다음에, 주변부들은 예를 들어, 실리콘 이산화막과 같은 절연막으로 피복되고, 평탄화된 후, 라인(382)의 층이 형성된 다음, 이번에는 최하측 라인(384, 385) 직근까지 이전의 배선 패턴에 수직한 배선 패턴으로 에칭된다. 최종적으로, 이를 절연막으로 다시 피복하여, 제19도의 ROM부가 얻어진다.
이러한 프로세스는 메모리 셀들을 배선 간격으로 정렬시켜, 고집적도를 실현한다. 배선 간격은 IC 제조 단계에서 최단 처리 길이(minimum processing length)에 의해 결정되며, 이는 초고밀도 ROM을 실현한다. L을 최단 처리 길이로 하면, 메모리 셀에 의해 점유된 영역은 4L2이며, 이는 기판 표면 상에 2차원적으로(two-dimensionally) 형성된 소자들을 갖는 MOS 트랜지스터를 사용하는 종래의 ROM으로는 실현할 수 없는 정도의 높은 집적도이다.
이러한 구조의 수직 적층은 IC 프로세스에서 용이하며, 집적도는 동일 칩 영역 상에서 더 증가될 수 있다.
본 실시예는 각각의 워드라인 또는 비트라인을 전압원 또는 접지에 접속시키는 방법을 사용하지만, 제21도의 스위치(450, 454, 458, 462)들은 워드라인들 및 비트라인들이 많은 경우에 제31도에 도시된 바와 같이, 디코더로 구성될 수 있다. 이것은 4개의 출력(489, 490, 491, 492)들 중 하나를 선택하고, 이 선택된 출력을 1로 설정하며, 다른 출력들을 0으로 설정하기 위한 회로이다.
참조 번호 (484)로 표시된 흑점은 라인(482와 483)들 사이의 상호 접속 상태가 전기적으로 단락된 상태를 나타낸다. 문자 A 및 B는 입력들을 나타내고, 참조 번호 (493, 494)는 인버터들이다. 참조 번호 (485, 486, 487, 488)들은 AND 회로들이고, AND 회로(485)의 출력(489)은 A가 0이고, B가 0일 때만 1이 된다. AND 회로(486)의 출력(490)은 A가 0이고, B가 1일 때만 1이 된다. AND 회로(487)의 출력(491)은 A가 1이고, B가 0일 때만 1이 된다. AND 회로(488)의 출력(492)는 A가 1이고, B가 1일 때만 1이 된다.
이러한 방식으로, 4개의 출력 라인들 중 하나는 2개의 입력 A, B들을 이용하여 선택될 수 있다. 또한, 플로트 상태는 nMOS 트랜지스터를 각각의 라인에 접속하여, 게이트 내의 신호 입력을 0으로 설정하므로서 실현될 수 있다.
회로가 큰 스케일로 되면, 동일한 이론을 적용하여, 임의 출력 라인이 더 많은 출력 라인들로부터 선택될 수 있다.
이러한 방식으로, 디코더는 워드라인 및 비트라인을 선택하는데 사용될 수 있지만, 그 대신, 랜덤 논리는 물론, 동일한 동작을 수행하는데 사용될 수 있다.
제19도에 도시된 메모리 셀의 구조는 고농도층(495)이 제23a도에 도시된 바와 같이, 비정질 반도체와 p 층 사이에 샌드위치되는 식으로 변형될 수 있다. 이러한 배치에서, 반응이 금속과 비정질 반도체 사이에서 완료된 후, 저저항 실리사이드는 고농도층과 접촉되어 접촉 저항을 더 감소시키므로, 큰 순방향 전류가 흐르게 한다.
본 실시예는 ROM 내에 pn 접합을 사용하였지만, pn 접합은 제23b도에 도시된 바와 같이, 반도체(496)와 금속(497)의 쇼트키 접합으로 대체될 수도 있다. 이러한 배치로 인해, 메모리 셀은 pn 접합에서와 같이, 정류 특성을 갖는다.
상기 배치에서, pn 접합 또는 쇼트키 접합의 방향은 전원 전압의 극성이 또한 반전되는 한, 필요에 따라 바뀔 수 있다.
[실시예 14]
본 발명의 제14실시예는 제24도에 도시된다.
제24도는 2개의 입력들의 배타적 OR을 출력하기 위한 회로를 도시한다. 참조 번호 (503 내지 510, 513 내지 520)들 각각은 스위치 및 pn 다이오드로 구성되는데, 이는 워드라인(501, 511)과 비트라인(525, 526, 527, 528) 사이에 샌드위치된 비정질 반도체층과 pn 접합을 나타낸다. 여기에서, 스위치들이 턴온되는 것은 비정질 반도체층과 금속층을 선택적으로 반응시켜 저저항 실리사이드를 형성하는 것을 나타낸다.
참조 번호(502, 512)들 각각은 인버터를 나타낸다. 스위치(521 내지 524)들은 각각의 비트라인을 접지 전위로 초기화시킨다. 초기화 후에, 스위치들이 턴 오프되어 비트라인들을 플로트 상태로 만들면, 동작 결과가 각각의 비트라인 상에 나타난다.
A와 B의 신호들이 스위치(503, 513)를 통해 비트라인(525)에 전기적으로 접속되기 때문에, 이들 중 어느 하나가 1이면, 비트라인(525) 상에 1이 나타난다. 즉, A와 B의 배타적 OR을 계산한 것이다.
마찬가지로, A의 배타적 OR와 B의 반전은 비트라인(526) 상에 나타나고, B의 배타적 OR와 A의 반전은 비트라인(527) 상에 나타나며, A의 반전의 배타적 OR와 B의 반전은 비트라인(528) 상에 나타난다. 입력 라인들과 출력 라인들의 수를 더 증가시키면, 임의 입력들의 임의 조합의 배타적 OR는 이러한 방법에 의해 계산될 수 있다.
입력 A와 B를 조합하는 방식은 모두 4개인데, 각각에 대해서, 4개의 비트라인(525 내지 528)들 중 하나만이 0으로 되고, 다른 비트라인들은 1로 된다. 그 다음, A와 B의 각각의 조합 방식에 있어서, 4개의 비트라인(525 내지 528)들 중 하나만이 1로 되고, 다른 3개는 0으로 되므로, 소위 제30도에 도시된 바와 같은 디코더를 실현할 수 있다.
제25도는 제24도에 도시된 각각의 배타적 OR의 출력을 인버터(529, 530, 531, 532)에 의해 반전시켜, 반전된 출력을 출력하는 회로를 도시한다. 인버터(529)에 의해 반전된 출력은 A의 반전과 B의 반전의 AND로 표시된다. 인버터(530)에 의해 반전된 출력은 B와 A의 반전의 AND에 의해 표시된다. 인버터(531)에 의해 반전된 출력은 A와 B의 반전의 AND에 의해 표시된다. 인버터(532)에 의해 반전된 출력은 A와 B의 AND에 의해 표시된다. 즉, 디코더는 A와 B의 4개의 조합들 중 각각에 대해서, 4개의 출력(529 내지 532)들 중 하나만이 1로 되고, 다른 3개는 0으로 되는 그러한 배치로 실현된다.
입력 라인들 및 출력 라인들의 수를 더 증가시키면, AND는 임의 입력들의 임의 조합으로 계산될 수 있다.
제26도는 제25도의 AND를 계산하는 회로와 제24도의 배타적 OR를 계산하는 회로를 이용하여, 예를 들면 2개의 입력들의 배타적 OR를 실현한 예를 도시한다. 참조번호(533, 534, 535, 536)들은 제25도의 출력 라인들과 동일하다. 이들 라인들과 출력 라인(542) 사이의 접속은 스위치와 다이오드의 조합(538, 539, 540, 541)들 각각에 의해 결정된다. 이 실시예에서는, 라인(534 및 535)들이 라인(542)에 접속되기 때문에, 라인(534와 535)의 배타적 OR는 라인(542)에 출력된다.
따라서, 입력 A, B에 대해서, A와 B의 배타적 OR가 라인(542) 상에 나타난다.
소정의 논리 연산이 AND와 OR의 조합에 의해 실현될 수 있기 때문에, 이러한 방식으로, 임의 논리 함수는 AND을 실현하는 논리 평면(logic plane)과 OR을 실현하는 논리 평면을 조합하므로서 실현될 수 있다. 여기에서는, 2개의 입력들의 배타적 OR의 예가 도시되었지만, 임의 수의 입력들의 임의 논리 기능은 다중 입력들과 다중 출력들의 AND 평면과 OR 평면을 사용하여 실현될 수 있다. 또한, 다중 입력들과 다중 출력들의 AND 평면과 OR 평면을 사용하므로서, 회로는 말할 필요도 없이, 임의 신호들의 그룹이 입력되고, 대응하는 임의 신호들의 그룹이 1 대 1로 출력되는 배치로 만들어질 수 있다.
논리 회로는 제18a도에 도시된 PLA와 동일 개념이라고 할 수 있지만, 그 차이는 ROM 자체가 제18a도의 AND 회로 및 OR 회로의 기능들을 실현할 수있다는 것이다.
[실시예 15]
제27도는 본 발명의 제15실시예를 도시한다. 제27도는 ROM을 사용하는 데이타 검색 시스템을 도시한다. 데이타 검색 시스템의 한 예는 도서 검색인데, 이는 예를 들어, 방대한 양의 도서 중에서 읽을 도서의 분야 및 저자명이 입력되면, 관련된 모든 도서들이 출력되는 방식이다. 이러한 형태의 종래 시스템은 자기 메모리 매체 또는 콤팩트 디스크에 저장된 많은 도서 데이타를 소프트웨어 상에 검색하도록 되어 있고, 따라서 데이타로의 액세스 또는 산술 연산의 속도를 증가시키기가 어려웠다. 초고밀도 ROM은 많은 도서 데이타를 초고속 액세스가능 하드웨어에 저장하기 위해 필요하다. 또한, ROM은 나중에 사용자가 정보를 기입할 수 있는 형태의 프로그램가능 ROM이어야 하므로, 고속 액세스가능 및 고밀도의 프로그램가능 ROM을 필요로 한다.
본 실시예로서 도시된 검색 시스템의 특징은 정보를 저장하기 위한 매체가 고속 및 고밀도 ROM에 의해 실현될 뿐만 아니라, 입력된 데이타에 기초하여 어떤 데이타가 출력되는 것이 좋은 지를 계산하기 위한 산술 연산부 자체가 또한 고속 및 고밀도 ROM에 의해 실현된다는 것이다.
제27도에 있어서, 정보 1, 0, 0, 1은 라인(608)에 접속된 4개의 메모리 소자들에 기입되므로, 라인(608)은 0이 되고, 라인(616)은 A=0이고 B=1일 때에만 1이 된다.
정보 1, 1, 0, 1은 라인(616)에 접속된 4개의 메모리 소자들에 기입되며, 라인(616)은 1이 되면, 1, 1, 0, 1은 라인(621, 622, 623, 624)들에 각각 출력된다.
이러한 출력 정보가 예를 들어, ROM(626) 내의 (625) 부분의 어드레스를 나타내는 정보라고 가정하면, (625)의 정보는 출력 라인(627)에 출력될 수 있다.
이러한 순차 연산은 특정 입력 A, B에 대응하는 ROM 내의 정보가 판독되도록 한다. 예를 들면, 시스템은 입력 A, B가 도서의 저자명을 나타내고, 저자의 모든 도서들은 ROM(626) 내의 부분(625) 내에 기입되며, 그 어드레스는 라인(616)에 접속된 메모리 셀 내에 기입되도록 배열될 수 있으므로, 도서들은 저자명의 입력에 따라 자동 출력된다.
이러한 시스템은 인버터와 같은 소정의 주변 회로들을 제외한 동일 구조로 구성되므로, 설계가 용이하다. 데이타가 ROM(626) 내에 추가되면, 추가된 어드레스에 대응하는 새로운 정보가 미사용 부분(605, 620)에 기입될 수 있다.
예를 들면, 라인(608)에 접속된 모든 메모리 셀 내의 정보를 1로 기입하면, 입력 A, B의 모든 조합들에 대해서, 라인(608)은 항상 1로 되고, 라인(616)은 항상 0으로 된다. 즉, 라인(616)에 접속된 메모리 내의 정보(어드레스)로의 액세스가 허용되지 않는다. 기입된 데이타가 일단 새로운 데이타로 바람직하게 기입되면, 새로운 데이타는 이러한 방법에 의해 구 데이타로의 액세스를 디스에이블한 후에 미사용 부분에 기입될 수 있다.
여기에서, 설명은 도서 검색의 예와 관련되었지만, 입력 A, B가 연산 명령의 코드 입력을 제공하고 명령의 실행 절차가 예를 들어, ROM 내의 (625) 부분에 기입되는 것이 가능하다. 다른 배치에 있어서, 자기 매체에 저장될 다양한 응용 소프트웨어는 ROM 내에 기입되고, 소프트웨어를 기동하기 위한 명령 코드가 입력 A, B로서 입력된다. 응용 소프트웨어가 새로운 버전으로 업그레이드되고, 새로운 소프트웨어가 바람직하게 다시 인스톨되면, 새로운 소프트웨어는 상기 절차에 의해 구 어드레스로의 액세스를 디스에이블하는 동안 인스톨될 수 있다.
A, B의 2개의 비트를 가질 필요는 없지만, 임의 수의 비트일 수 있다. 또한, 시스템의 스케일은 특별히 말할 필요없이 임의의 규모이다.
[실시예 16]
본 발명의 제16실시예를 도시한다.
제28도는 본 발명에 의해 실현된 고밀도 및 고속 ROM이 CPU를 포함하는 칩 주위에 배열되고 본딩 와이어에 의해 직접 접속되는 소위, 하이브리드형 시스템을 도시한다. CPU의 명령 코드 및 여러 응용 소프트웨어는 ROM 내에 모두 기입될 수 있다. 또한, 상술한 바와 같이 데이타 검색 기능을 갖는 ROM은 CPU 주위에 배열될 수 있다.
소형화 측면에서 볼 때, 손바닥 크기의 이동 정보 디바이스에 기록 매체로서 자기 디스크 또는 콤팩트 디스크를 사용하는 것은 거의 불가능하므로, 예를 들어, 본 실시예에서와 같이, 고집적도의 전자 메모리 매체를 처리 소자 주위에 직접 기밀하게 배치하는 것이 필요하다.
본 발명은 저저항 및 고신뢰도의 안티퓨즈(antifuse)를 제공할 수 있다. 이는 임의 기능을 실현할 수 있는 프로그램가능 논리 어레이(PLA), 많은 산술 연산부들 사이의 라인들을 임의로 접속할 수 있는 필드 프로그램가능 게이트 어레이(FPGA), 및 고속 및 고밀도 ROM과 같은 반도체 디바이스들을 저렴하게 제공할 수 있게 하며, 또한 자기 테이프 또는 콤팩트 디스크를 대체할 수 있는 초소형 오디오 및 비디오 기록 매체를 저렴하게 제공할 수 있게 한다.

Claims (36)

  1. 각각 한 쌍의 도전체들 사이에 반도체층을 갖고 있는 다수의 셀들을 포함하며, 실리사이드 반응을 이용하는 반도체 디바이스에 있어서, 상기 한 쌍의 도전체들 중 최소한 하나는 금속으로 구성되고, 상기 반도체층은 실리사이드 영역을 형성하기 위해 상기 금속과의 반응 속도가 10 m/sec 이상인 실리사이드 반응을 견딜 수 있는 비정질 실리콘으로 구성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  2. 각각 한 쌍의 도전체들 사이에 반도체층을 갖고 있는 다수의 셀들을 포함하며, 실리사이드 반응을 이용하는 반도체 디바이스에 있어서, 상기 반도체층은 비정질 실리콘으로 구성되고, 상기 한 쌍의 도전체들 중 최소한 하나는 상기 비정질 실리콘과의 실리사이드 반응을 견디는 금속으로 구성되며, 형성된 실리사이드 영역은 원뿔형인 구조를 갖는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  3. 각각 한 쌍의 도전체들 사이에 반도체층을 갖고 있는 다수의 셀들을 포함하며, 실리사이드 반응을 이용하는 반도체 디바이스에 있어서, 상기 반도체층은 비정질 실리콘으로 구성되고, 상기 한 쌍의 도전체들 중 최소한 하나는 상기 비정질 실리콘과의 실리사이드 반응을 견디는 금속으로 형성되며, 막 형성면은 상기 비정질 실리콘 형성 단계와 상기 금속 형성 단계 사이에서 산소 분위기에 노출되지 않고 생성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비정질 실리콘층은 이온 주입층인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  5. 제4항에 있어서, 상기 비정질 실리콘층은 상기 금속을 통해 이온 주입된 층인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 디바이스의 표면은 250℃ 이하의 막 형성 온도에서 형성된 절연층으로 피복되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 전류가 상기 한 쌍의 도전체들을 통해 상기 비정질 실리콘층 내에 흐르도록 하여 상기 금속과 상기 비정질 실리콘층 사이에 실리사이드 반응을 발생시킴으로써 상기 한 쌍의 도전체들 사이에 단락 회로가 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  8. 제7항에 있어서, 상기 전류는 상기 비정질 실리콘층으로부터 상기 금속 내로 흐르는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  9. 제1항 내자 제3항 중 어느 한 항에 있어서, 상기 한 쌍의 도전체들 각각은 금속으로 구성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속은 고융점 금속, 고융점 금속을 함유하는 합금, 또는 상기 고융점 금속의 화합물인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속은 W, Ta, Ti, Co, Mo, Hf, Ni, Zr, Cr, V, Pd 및 Pt 중 최소한 하나로 구성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 자기 정렬 형태로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 금속 또는 반도체의 선택적 성장 기술에 의해 자기 정렬 형태로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  14. 제13항에 있어서, W 또는 Ti의 선택적 성장, 및 실리콘의 선택적 성장 기술에 의해 자기 정렬 형태로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  15. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 한 쌍의 도전체들 사이의 저항의 변화를 전기적으로 검출하기 위한 수단을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  16. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 실리사이드 반응에 의한 상기 한 쌍의 도전체들 사이의 저항의 변화를 검출하기 위한 수단, 및 상기 검출에 따라 상기 실리사이드 반응을 중지시키는 수단을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  17. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 셀은 상기 반도체층과 상기 도전체 사이, 또는 상기 도전체 중 상기 반도체층에 대향하는 측 상에 정류 특성을 갖는 제2반도체 영역을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  18. 제17항에 있어서, 상기 정류 특성을 나타내는 구조는 pn 접합인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  19. 제17항에 있어서, 상기 정류 특성을 나타내는 구조는 쇼트키 접합인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  20. 제17항에 있어서, 상기 제2반도체 영역은 상기 반도체층보다 작은 저항율을 갖는 구조를 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  21. 제20항에 있어서, 상기 반도체층은 비도프된 비정질 실리콘, 또는 선택된 양의 붕소로 도프된 비정질 실리콘을 포함하고, 상기 제2반도체 영역은 불순물로 도프된 실리콘을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  22. 제17항에 있어서, 상기 제2반도체 영역이 실리사이드 반응의 반응 속도가 상기 제1반도체 영역보다 느린 반도체 재료로 구성되는 구조를 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  23. 제22항에 있어서, 상기 반도체층은 이온 주입에 의해 형성된 비정질 실리콘이고, 상기 제2반도체 영역은 기상법에 의해 피착된 비정질 실리콘 피착막, 또는 결정 실리콘인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  24. 제17항에 있어서, 상기 한 쌍의 도전체들 중 상기 반도체 영역에 인접한 도전체 중에서 상기 제2반도체 영역에 접촉되어 있는 부분은 상기 제2반도체 영역과 반응하지 않은 금속으로 형성되어, 실리사이드층을 형성하지 않는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  25. 제1항 내지 제3항 중 어느 한 항에 있어서, 다수의 제1도전성 라인들 및 다수의 제2도전성 라인들은 매트릭스 형태로 배열되고, 상기 셀들은 상기 다수의 제1 및 제2도전성 라인들이 교차하는 부분들에 제공되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  26. 제25항에 있어서, 상기 제1도전성 라인들 및 이들과 접촉되어 있는 상기 도전체들은 동일한 재료(material)로 형성되고/또는, 상기 제2도전성 라인들 및 이들과 접촉되어 있는 상기 도전체들은 동일한 재료로 형성되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  27. 제15항에 있어서, 상기 전기적 검출 수단은 상기 한 쌍의 도전체들 사이의 저항 변화의 검출을 제지하는 수단(means for inhibiting detection)을 포함하는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  28. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 디바이스는 판독 전용 메모리인 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  29. 제28항에 있어서, 상기 판독 전용 메모리는 최소한 1G 비트의 데이타를 저장할 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  30. 제28항에 있어서, 상기 판독 전용 메모리는 20 nsec 이하의 시간 내에 데이타를 판독하도록 배열되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  31. 제29항에 있어서, 상기 판독 전용 메모리는 20 nsec 이하의 시간 내에 데이타를 판독하도록 배열되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  32. 제1항 내지 제3항 중 어느 한 항에 있어서, 임의 라인들 사이의 전기적 접속 및 절연은 제조 프로세스의 완료 후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있어, 프로그램가능한 논리 어레이(PLA) 또는 필드 프로그램가능한 게이트 어레이(FPGA)의 회로 기능이 임의로 설정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  33. 제1항 내지 제3항 중 어느 한 항에 있어서, 전원 또는 접지 전극과 MOS 트랜지스터의 게이트 전극과의 접속 및 절연은 제조 프로세스의 완료 후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  34. 제1항 내지 제3항 중 어느 한 항에 있어서, 전원 또는 접지 전극과 MOS 트랜지스터의 소오스 전극 또는/ 및 드레인 전극과의 접속 및 절연은 제조 프로세서의 완료 후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  35. 제1항 내지 제3항 중 어느 한 항에 있어서, 기판 상에 있는 한 도전형의 반도체 영역, 상기 영역 내에 있는 상기 한 도전형과 반대의 도전형의 소오스 및 드레인 영역들, 상기 소오스 영역과 상기 드레인 영역을 분리시키기 위한 한 영역내의 절연막을 통해 배치되며 전위적으로 플로트 상태에 있는 플로트 게이트 전극, 및 절연막을 통해 상기 플로트 게이트 전극과 용량 결합되는 다수의 입력 게이트 전극들을 포함하는 뉴런(neuron) MOS 트랜지스터에서, 전원 또는 접지 전극과 상기 다수의 입력 게이트 전극들과의 접속 및 절연은 제조 프로세서의 완료 후, 상기 실리사이드 반응에 의해 임의로 결정될 수 있는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
  36. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 실리사이드 반응은 기판을 액체 및 가스로 냉각시키는 동안 발생되는 것을 특징으로 하는 실리사이드 반응을 이용하는 반도체 디바이스.
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