JPH11204659A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11204659A JPH11204659A JP10006103A JP610398A JPH11204659A JP H11204659 A JPH11204659 A JP H11204659A JP 10006103 A JP10006103 A JP 10006103A JP 610398 A JP610398 A JP 610398A JP H11204659 A JPH11204659 A JP H11204659A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】dual-gate 構造のポリサイド電極を有する半導
体装置において、主に上層側のシリサイド層を介する導
入不純物の相互拡散を有効に抑止する。 【解決手段】第１導電型のゲート電極を有する第１の絶
縁ゲート電界効果トランジスタと、第２導電型のゲート
電極を有する第２の絶縁ゲート電界効果トランジスタと
を有し、これら第１及び第２導電型のゲート電極は、異
なる導電型の不純物が導入された下層側の多結晶シリコ
ン層１４と、上層側の共通な低抵抗層１８と、両層１
４，１８間に介在し高融点金属の窒化物からなる不純物
拡散阻止膜１６とを有する。この不純物拡散阻止膜１６
は、好ましくは、タングステンナイトライド，チタンナ
イトライド，タンタルナイトライドの群から選択される
何れかの材料から構成されている。
体装置において、主に上層側のシリサイド層を介する導
入不純物の相互拡散を有効に抑止する。 【解決手段】第１導電型のゲート電極を有する第１の絶
縁ゲート電界効果トランジスタと、第２導電型のゲート
電極を有する第２の絶縁ゲート電界効果トランジスタと
を有し、これら第１及び第２導電型のゲート電極は、異
なる導電型の不純物が導入された下層側の多結晶シリコ
ン層１４と、上層側の共通な低抵抗層１８と、両層１
４，１８間に介在し高融点金属の窒化物からなる不純物
拡散阻止膜１６とを有する。この不純物拡散阻止膜１６
は、好ましくは、タングステンナイトライド，チタンナ
イトライド，タンタルナイトライドの群から選択される
何れかの材料から構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐ型及びｎ型両方
の導電型を有する、いわゆる Dual Gate構造のゲート電
極内で導入不純物が相互拡散することを防止したＣＭＯ
Ｓ型等の半導体装置に関する。
の導電型を有する、いわゆる Dual Gate構造のゲート電
極内で導入不純物が相互拡散することを防止したＣＭＯ
Ｓ型等の半導体装置に関する。
【０００２】
【従来の技術】現在、多くのＣＭＯＳ ＬＳＩにおいて
は、高融点金属シリサイド層と多結晶シリコン層との２
層からなるポリサイドゲート電極構造が採用され、ゲー
ト電極の低抵抗化が図られている。この多結晶シリコン
層の導電型をｐＭＯＳ側とｎＭＯＳ側とで同じにする場
合、例えばリン等を高濃度にドープしたｎ型の多結晶シ
リコンが用いられる。しかし、ｎ型の多結晶シリコンと
基板側と仕事関数差は、基板側がｎ型かｐ型かで異な
り、ｐＭＯＳ側とｎＭＯＳ側とのしきい値（一般には、
ゲート閾値電圧Ｖth）の差も大きいものとなる。このた
め、ゲート電極形成に先立ち、チャネル形成領域となる
半導体基板表面へホウ素等のｐ型不純物イオンが打ち込
まれ、ｎＭＯＳとｐＭＯＳ双方のＶthがほぼ同じになる
ように予め調整される。したがって、出来たＭＯＳトラ
ンジスタは、ｎＭＯＳ側では表面チャネル型になるのに
対し、ｐＭＯＳ側では浅いｐｎ接合が形成され、表面側
より若干基板奥側にチャネルが形成される埋込みチャネ
ル型のデバイスとなっている。
は、高融点金属シリサイド層と多結晶シリコン層との２
層からなるポリサイドゲート電極構造が採用され、ゲー
ト電極の低抵抗化が図られている。この多結晶シリコン
層の導電型をｐＭＯＳ側とｎＭＯＳ側とで同じにする場
合、例えばリン等を高濃度にドープしたｎ型の多結晶シ
リコンが用いられる。しかし、ｎ型の多結晶シリコンと
基板側と仕事関数差は、基板側がｎ型かｐ型かで異な
り、ｐＭＯＳ側とｎＭＯＳ側とのしきい値（一般には、
ゲート閾値電圧Ｖth）の差も大きいものとなる。このた
め、ゲート電極形成に先立ち、チャネル形成領域となる
半導体基板表面へホウ素等のｐ型不純物イオンが打ち込
まれ、ｎＭＯＳとｐＭＯＳ双方のＶthがほぼ同じになる
ように予め調整される。したがって、出来たＭＯＳトラ
ンジスタは、ｎＭＯＳ側では表面チャネル型になるのに
対し、ｐＭＯＳ側では浅いｐｎ接合が形成され、表面側
より若干基板奥側にチャネルが形成される埋込みチャネ
ル型のデバイスとなっている。
【０００３】ところで、近年の高集積化により、ＣＭＯ
Ｓ ＬＳＩにおいてもゲート電極の短ゲート長化が進ん
でおり、これにともなって短チャネル効果を如何にして
抑えるかが大きな課題となっている。上記したゲート電
極の導電型が単一なＣＭＯＳ ＬＳＩでは、特に埋込み
チャネル型のｐＭＯＳが短チャネル効果に弱いといった
ことが以前から指摘されていた。このことが、短ゲート
長化の進展にともなって大きな問題となることから、ｐ
ＭＯＳ及びｎＭＯＳ双方を表面チャネル型とするため、
それぞれチャネル形成領域とゲート電極との導電型を同
じにした２層ゲート電極構造が用いられるようになって
きた。この表面チャネル型の２層ゲート電極構造では、
下層側の多結晶シリコン層に、ｐＭＯＳ側とｎＭＯＳ側
とに分けてｐ型又はｎ型の不純物が選択的に導入されて
おり、これらの異なる導電型の不純物導入領域（多結晶
シリコン層）は、その上層側で低抵抗化のために設けら
れたタングステンシリサイド（ＷＳｉｘ）等のシリサイ
ド層を介して、互いに接続されている。
Ｓ ＬＳＩにおいてもゲート電極の短ゲート長化が進ん
でおり、これにともなって短チャネル効果を如何にして
抑えるかが大きな課題となっている。上記したゲート電
極の導電型が単一なＣＭＯＳ ＬＳＩでは、特に埋込み
チャネル型のｐＭＯＳが短チャネル効果に弱いといった
ことが以前から指摘されていた。このことが、短ゲート
長化の進展にともなって大きな問題となることから、ｐ
ＭＯＳ及びｎＭＯＳ双方を表面チャネル型とするため、
それぞれチャネル形成領域とゲート電極との導電型を同
じにした２層ゲート電極構造が用いられるようになって
きた。この表面チャネル型の２層ゲート電極構造では、
下層側の多結晶シリコン層に、ｐＭＯＳ側とｎＭＯＳ側
とに分けてｐ型又はｎ型の不純物が選択的に導入されて
おり、これらの異なる導電型の不純物導入領域（多結晶
シリコン層）は、その上層側で低抵抗化のために設けら
れたタングステンシリサイド（ＷＳｉｘ）等のシリサイ
ド層を介して、互いに接続されている。
【０００４】
【発明が解決しようとする課題】しかし、この従来の２
層ゲート電極構造では、その後、ソース及びドレイン領
域の活性化アニールなどの熱処理によって、主として上
層側のシリサイド層を介して、導電型の異なる導入不純
物が、お互い逆の導電型ゲートに向かって横方向に拡散
するといった問題がある。この相互拡散が起こると、こ
れがゲート電極の仕事関数を変化させてほぼ同じ値に設
定されていたＶthをシフトさせ、またゲート容量が増大
してこのＬＳＩの高速動作が阻害される。
層ゲート電極構造では、その後、ソース及びドレイン領
域の活性化アニールなどの熱処理によって、主として上
層側のシリサイド層を介して、導電型の異なる導入不純
物が、お互い逆の導電型ゲートに向かって横方向に拡散
するといった問題がある。この相互拡散が起こると、こ
れがゲート電極の仕事関数を変化させてほぼ同じ値に設
定されていたＶthをシフトさせ、またゲート容量が増大
してこのＬＳＩの高速動作が阻害される。
【０００５】本発明は、このような実情に鑑みてなさ
れ、主に上層側のシリサイド層を介して行われる導入不
純物の相互拡散を有効に抑止した、いわゆるＣＭＯＳ型
の絶縁ゲート電界効果トランジスタを有する半導体装置
を提供することを目的とする。
れ、主に上層側のシリサイド層を介して行われる導入不
純物の相互拡散を有効に抑止した、いわゆるＣＭＯＳ型
の絶縁ゲート電界効果トランジスタを有する半導体装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するため、本発明に係る半
導体装置では、第１導電型のゲート電極を有する第１の
絶縁ゲート電界効果トランジスタと、第２導電型のゲー
ト電極を有する第２の絶縁ゲート電界効果トランジスタ
とを有し、これら第１及び第２導電型のゲート電極は、
異なる導電型の不純物が導入された下層側の多結晶シリ
コン層と、上層側の共通な低抵抗層とから構成されてい
る半導体装置であって、前記多結晶シリコン層と低抵抗
層との間に、高融点金属の窒化物からなる不純物拡散阻
止膜が介在している。この不純物拡散阻止膜は、好まし
くは、タングステンナイトライド，チタンナイトライ
ド，タンタルナイトライドの群から選択される何れかの
材料から構成されている。
点を解決し、上記目的を達成するため、本発明に係る半
導体装置では、第１導電型のゲート電極を有する第１の
絶縁ゲート電界効果トランジスタと、第２導電型のゲー
ト電極を有する第２の絶縁ゲート電界効果トランジスタ
とを有し、これら第１及び第２導電型のゲート電極は、
異なる導電型の不純物が導入された下層側の多結晶シリ
コン層と、上層側の共通な低抵抗層とから構成されてい
る半導体装置であって、前記多結晶シリコン層と低抵抗
層との間に、高融点金属の窒化物からなる不純物拡散阻
止膜が介在している。この不純物拡散阻止膜は、好まし
くは、タングステンナイトライド，チタンナイトライ
ド，タンタルナイトライドの群から選択される何れかの
材料から構成されている。
【０００７】このような構成の半導体装置では、ｐ型チ
ャネルの絶縁ゲート電界効果トランジスタ（ｐＭＩＳ）
側，ｎ型チャネルの絶縁ゲート電界効果トランジスタ
（ｎＭＩＳ）側ともに、多結晶シリコン層と低抵抗層と
の接続面に介在した高融点金属の窒化膜（不純物拡散阻
止膜）によって、多結晶シリコン層に導入された不純物
が低抵抗層に殆ど拡散しない。なぜなら、高融点金属の
窒化物内では、種々の不純物元素の拡散係数が小さいか
らである。したがって、ｐＭＩＳ，ｎＭＩＳともにゲー
ト電極と基板側との仕事関数差が変化せず、しきい値の
シフトも発生しない。また、ゲート電極容量も増大しな
い。
ャネルの絶縁ゲート電界効果トランジスタ（ｐＭＩＳ）
側，ｎ型チャネルの絶縁ゲート電界効果トランジスタ
（ｎＭＩＳ）側ともに、多結晶シリコン層と低抵抗層と
の接続面に介在した高融点金属の窒化膜（不純物拡散阻
止膜）によって、多結晶シリコン層に導入された不純物
が低抵抗層に殆ど拡散しない。なぜなら、高融点金属の
窒化物内では、種々の不純物元素の拡散係数が小さいか
らである。したがって、ｐＭＩＳ，ｎＭＩＳともにゲー
ト電極と基板側との仕事関数差が変化せず、しきい値の
シフトも発生しない。また、ゲート電極容量も増大しな
い。
【０００８】
【発明の実施の形態】以下、本発明に係る半導体装置の
実施形態を、ＳＲＡＭセルを例として図面を参照しなが
ら詳細に説明する。図１は、本実施形態に係るｐＭＯＳ
負荷形のＳＲＡＭセルの回路図である。
実施形態を、ＳＲＡＭセルを例として図面を参照しなが
ら詳細に説明する。図１は、本実施形態に係るｐＭＯＳ
負荷形のＳＲＡＭセルの回路図である。
【０００９】図１に示すＳＲＡＭセルは、一般的なｐＭ
ＯＳ負荷形である。図１において、ｎチャネルを有する
ＭＯＳトランジスタ（以下、「ｎＭＯＳ」という）であ
るＱｎ１とＱｎ２は駆動トランジスタ、ｐチャネルを有
するＭＯＳトランジスタ（以下、「ｐＭＯＳ」という）
であるＱｐ１とＱｐ２は負荷トランジスタを示し、これ
らによって入力が互いに交叉して一方の入力が他方の出
力に接続され他方の入力が一方の出力に接続された２つ
のインバータ（フリップフロップ）が構成されている。
また、ｎＭＯＳであるＱｎ３とＱｎ４は、ワード線ＷＬ
の印加電圧に応じて各インバータの接続点（記憶ノード
ＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続する
か否かを制御するワードトランジスタを示す。このセル
構成は一般的であり、ここでは、これ以上の詳細な接続
関係の説明は省略する。
ＯＳ負荷形である。図１において、ｎチャネルを有する
ＭＯＳトランジスタ（以下、「ｎＭＯＳ」という）であ
るＱｎ１とＱｎ２は駆動トランジスタ、ｐチャネルを有
するＭＯＳトランジスタ（以下、「ｐＭＯＳ」という）
であるＱｐ１とＱｐ２は負荷トランジスタを示し、これ
らによって入力が互いに交叉して一方の入力が他方の出
力に接続され他方の入力が一方の出力に接続された２つ
のインバータ（フリップフロップ）が構成されている。
また、ｎＭＯＳであるＱｎ３とＱｎ４は、ワード線ＷＬ
の印加電圧に応じて各インバータの接続点（記憶ノード
ＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続する
か否かを制御するワードトランジスタを示す。このセル
構成は一般的であり、ここでは、これ以上の詳細な接続
関係の説明は省略する。
【００１０】このｐＭＯＳ負荷形のＳＲＡＭセル１で
は、片側のビット線ＢＬ１を高電位にするようにして、
ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線
ＷＬを介して所定電圧を印加することで両トランジスタ
Ｑｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２
に電荷を蓄積する。片側の記憶ノードが“ハイ（Ｈ）”
になると、フリップフロップ構成の特徴として、もう一
方の記憶ノードが“ロー（Ｌ）”となるように、駆動ト
ランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ
１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が
“Ｈ”，記憶ノードＮＤ２が“Ｌ”の場合は、トランジ
スタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１と
Ｑｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧
ＶDDの供給線から電荷の供給を受け、記憶ノードＮＤ２
が接地電位に保持され続ける。逆に、ビット線ＢＬ１電
位が“Ｌ”のときワードトランジスタＱｎ３がオンする
ことによって記憶ノードＮＤ１が強制的に“Ｌ”に移行
するか、ビット線ＢＬ２電位が“Ｈ”のときにワードト
ランジスタＱｎ４がオンすることによって記憶ノードＮ
Ｄ２が強制的に“Ｈ”に移行すると、トランジスタＱｎ
１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノード
ＮＤ２が電源電圧ＶDDの供給線から電荷の供給を受け、
記憶ノードＮＤ１が接地電位に保持されるようになる。
このように、電荷保持をフリップフロップで行うこと
で、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、
その電位が“Ｌ”であるか“Ｈ”であるかを、それぞれ
“０”と“１”の情報に対応させて、セル内の６つのト
ランジスタで記憶させることができる。
は、片側のビット線ＢＬ１を高電位にするようにして、
ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線
ＷＬを介して所定電圧を印加することで両トランジスタ
Ｑｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２
に電荷を蓄積する。片側の記憶ノードが“ハイ（Ｈ）”
になると、フリップフロップ構成の特徴として、もう一
方の記憶ノードが“ロー（Ｌ）”となるように、駆動ト
ランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ
１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が
“Ｈ”，記憶ノードＮＤ２が“Ｌ”の場合は、トランジ
スタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１と
Ｑｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧
ＶDDの供給線から電荷の供給を受け、記憶ノードＮＤ２
が接地電位に保持され続ける。逆に、ビット線ＢＬ１電
位が“Ｌ”のときワードトランジスタＱｎ３がオンする
ことによって記憶ノードＮＤ１が強制的に“Ｌ”に移行
するか、ビット線ＢＬ２電位が“Ｈ”のときにワードト
ランジスタＱｎ４がオンすることによって記憶ノードＮ
Ｄ２が強制的に“Ｈ”に移行すると、トランジスタＱｎ
１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノード
ＮＤ２が電源電圧ＶDDの供給線から電荷の供給を受け、
記憶ノードＮＤ１が接地電位に保持されるようになる。
このように、電荷保持をフリップフロップで行うこと
で、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、
その電位が“Ｌ”であるか“Ｈ”であるかを、それぞれ
“０”と“１”の情報に対応させて、セル内の６つのト
ランジスタで記憶させることができる。
【００１１】図２は、本実施形態に係るｐＭＯＳ負荷形
のＳＲＡＭセルの概略平面図である。この図２では、簡
略化のためビット線等の上層配線層は省略されている。
また、図３は図２のＡ−Ａ’線に沿った断面構造図、図
４は本実施形態におけるポリサイド電極の積層構造を示
す図である。
のＳＲＡＭセルの概略平面図である。この図２では、簡
略化のためビット線等の上層配線層は省略されている。
また、図３は図２のＡ−Ａ’線に沿った断面構造図、図
４は本実施形態におけるポリサイド電極の積層構造を示
す図である。
【００１２】図３の断面図において、符号２は例えばｐ
型シリコンウェーハ等の半導体基板、４はｎ型のウェル
（ｎウェル）、６はｐ型のウェル（ｐウェル）を示す。
ｐウェル６の表面側には、例えばＬＯＣＯＳ等の素子分
離層８が形成され、素子分離層８周囲のｐウェル６内表
面には、ｎ型の不純物が高濃度に導入されたｎ+ 不純物
拡散領域１０ａとｐ型不純物が高濃度に導入されたｐ+
不純物拡散領域１０ｂが形成されている。素子分離層８
および不純物拡散領域１０ａ，１０ｂ上には、ポリサイ
ド電極９（９ａ〜９ｂ）が所定パターンで形成されてい
る。
型シリコンウェーハ等の半導体基板、４はｎ型のウェル
（ｎウェル）、６はｐ型のウェル（ｐウェル）を示す。
ｐウェル６の表面側には、例えばＬＯＣＯＳ等の素子分
離層８が形成され、素子分離層８周囲のｐウェル６内表
面には、ｎ型の不純物が高濃度に導入されたｎ+ 不純物
拡散領域１０ａとｐ型不純物が高濃度に導入されたｐ+
不純物拡散領域１０ｂが形成されている。素子分離層８
および不純物拡散領域１０ａ，１０ｂ上には、ポリサイ
ド電極９（９ａ〜９ｂ）が所定パターンで形成されてい
る。
【００１３】このポリサイド電極９は、図４にも拡大し
て示すように、不純物拡散領域１０ａ，１０ｂ等上のゲ
ート絶縁膜１２，多結晶シリコン層１４，不純物拡散阻
止膜１６，シリサイド層１８を順に積層した構成を有
し、更にシリサイド層１８上にオフセット絶縁膜２０が
積層されている。不純物拡散阻止膜１６は、本発明で新
たに設けられた層であり、本実施形態では、窒化タング
ステンＷＮx から構成されている。不純物拡散阻止膜１
６は、下層の多結晶シリコン層１４に導入されたｐ型又
はｎ型の不純物が、低抵抗化のために設けられ本発明の
“低抵抗層”に該当する上層のシリサイド層１８内に拡
散しないように阻止する膜である。その膜厚に限定はな
いが、不純物拡散の阻止を有効に行うためには、例えば
５ｎｍ程度は必要である。
て示すように、不純物拡散領域１０ａ，１０ｂ等上のゲ
ート絶縁膜１２，多結晶シリコン層１４，不純物拡散阻
止膜１６，シリサイド層１８を順に積層した構成を有
し、更にシリサイド層１８上にオフセット絶縁膜２０が
積層されている。不純物拡散阻止膜１６は、本発明で新
たに設けられた層であり、本実施形態では、窒化タング
ステンＷＮx から構成されている。不純物拡散阻止膜１
６は、下層の多結晶シリコン層１４に導入されたｐ型又
はｎ型の不純物が、低抵抗化のために設けられ本発明の
“低抵抗層”に該当する上層のシリサイド層１８内に拡
散しないように阻止する膜である。その膜厚に限定はな
いが、不純物拡散の阻止を有効に行うためには、例えば
５ｎｍ程度は必要である。
【００１４】図３に示すように、ポリサイド電極９（９
ａ〜９ｃ）上の全面に、比較的に薄い第１の層間絶縁膜
２２と、比較的に厚く成膜され表面が平坦化された第２
の層間絶縁膜２４とが成膜されている。この第１及び第
２の層間絶縁膜２２，２４は、エッチング選択比がとれ
る材料、例えば第２の層間絶縁膜２４が酸化シリコン系
の材料からなる場合、第１の層間絶縁膜２２は窒化シリ
コン等から構成されている。
ａ〜９ｃ）上の全面に、比較的に薄い第１の層間絶縁膜
２２と、比較的に厚く成膜され表面が平坦化された第２
の層間絶縁膜２４とが成膜されている。この第１及び第
２の層間絶縁膜２２，２４は、エッチング選択比がとれ
る材料、例えば第２の層間絶縁膜２４が酸化シリコン系
の材料からなる場合、第１の層間絶縁膜２２は窒化シリ
コン等から構成されている。
【００１５】図２の平面図でみると、上述した構成のポ
リサイド電極９ａによって、ワードトランジスタＱｎ
３，Ｑｎ４のゲート電極を兼ねるワード線ＷＬが形成さ
れている。また、上述した構成のポリサイド電極９ｂ，
９ｃによって、各インバータを構成するトランジスタの
ゲート電極が構成され、一方のインバータ内のゲート電
極間と他方のインバータの出力（記憶ノード）との短絡
が、２つのインバータ相互間で達成されている。具体的
には、駆動トランジスタＱｎ１と負荷トランジスタＱｐ
１のゲート電極が同じポリサイド電極９ｂによって構成
され、かつ短絡され、更にもう一方の負荷トランジスタ
Ｑｐ２のドレインをなすｐ+ 不純物拡散領域１０ｂに、
シェアドコンタクトＳＨＣ２を介して接続されている。
同様に、駆動トランジスタＱｎ２と負荷トランジスタＱ
ｐ２のゲート電極が同じポリサイド電極９ｃによって構
成され、かつ短絡され、更にもう一方の駆動トランジス
タＱｎ１のドレインをなすｎ+ 不純物拡散領域１０ａ
に、シェアドコンタクトＳＨＣ１を介して接続されてい
る。
リサイド電極９ａによって、ワードトランジスタＱｎ
３，Ｑｎ４のゲート電極を兼ねるワード線ＷＬが形成さ
れている。また、上述した構成のポリサイド電極９ｂ，
９ｃによって、各インバータを構成するトランジスタの
ゲート電極が構成され、一方のインバータ内のゲート電
極間と他方のインバータの出力（記憶ノード）との短絡
が、２つのインバータ相互間で達成されている。具体的
には、駆動トランジスタＱｎ１と負荷トランジスタＱｐ
１のゲート電極が同じポリサイド電極９ｂによって構成
され、かつ短絡され、更にもう一方の負荷トランジスタ
Ｑｐ２のドレインをなすｐ+ 不純物拡散領域１０ｂに、
シェアドコンタクトＳＨＣ２を介して接続されている。
同様に、駆動トランジスタＱｎ２と負荷トランジスタＱ
ｐ２のゲート電極が同じポリサイド電極９ｃによって構
成され、かつ短絡され、更にもう一方の駆動トランジス
タＱｎ１のドレインをなすｎ+ 不純物拡散領域１０ａ
に、シェアドコンタクトＳＨＣ１を介して接続されてい
る。
【００１６】また、これらポリサイド電極９ａ〜９ｃと
素子分離層８に囲まれた不純物拡散領域１０ａ，１０ｂ
上に、自己整合コンタクトＳＡＣ１〜ＳＡＣ８が設けら
れている。この自己整合コンタクトＳＡＣ１〜ＳＡＣ８
は、図３の断面図にＳＡＣ１及びＳＡＣ７で代表して示
すように、第１及び第２の層間絶縁膜２２，２４に所定
の不純物拡散領域１０ａ又は１０ｂに達するコンタクト
孔が開孔され、そのコンタクト孔に、例えばＴｉ／Ｔｉ
Ｎ等の薄いバリアメタル２６を介してタングステン
（Ｗ）等の高融点金属材料からなる金属プラグ２８を埋
め込むことによって形成されている。先に述べたように
第１及び第２の層間絶縁膜２２，２４はエッチング選択
比が大きいことから、第２の層間絶縁膜２４のコンタク
ト孔開孔時には第１の層間絶縁膜２２は殆どエッチング
されない。続いて行う第１の層間絶縁膜２２を開孔を異
方性の強い条件でエッチングすると、ポリサイド電極９
ａ〜９ｃの側壁に接する第１の層間絶縁膜部分は殆どエ
ッチングされずに残すことができ、この結果、このコン
タクト孔の少なくとも不純物拡散領域１０ａ又は１０ｂ
に接する部分が自己整合的に形成される。
素子分離層８に囲まれた不純物拡散領域１０ａ，１０ｂ
上に、自己整合コンタクトＳＡＣ１〜ＳＡＣ８が設けら
れている。この自己整合コンタクトＳＡＣ１〜ＳＡＣ８
は、図３の断面図にＳＡＣ１及びＳＡＣ７で代表して示
すように、第１及び第２の層間絶縁膜２２，２４に所定
の不純物拡散領域１０ａ又は１０ｂに達するコンタクト
孔が開孔され、そのコンタクト孔に、例えばＴｉ／Ｔｉ
Ｎ等の薄いバリアメタル２６を介してタングステン
（Ｗ）等の高融点金属材料からなる金属プラグ２８を埋
め込むことによって形成されている。先に述べたように
第１及び第２の層間絶縁膜２２，２４はエッチング選択
比が大きいことから、第２の層間絶縁膜２４のコンタク
ト孔開孔時には第１の層間絶縁膜２２は殆どエッチング
されない。続いて行う第１の層間絶縁膜２２を開孔を異
方性の強い条件でエッチングすると、ポリサイド電極９
ａ〜９ｃの側壁に接する第１の層間絶縁膜部分は殆どエ
ッチングされずに残すことができ、この結果、このコン
タクト孔の少なくとも不純物拡散領域１０ａ又は１０ｂ
に接する部分が自己整合的に形成される。
【００１７】一方、シェアドコンタクトＳＨＣ１，ＳＨ
Ｃ２については、図３の断面図に示すように、そのコン
タクト孔の開孔を、電気的に短絡したいポリサイド電極
と不純物拡散領域１０ａ又は１０ｂ双方に重なるように
行う。この開孔時のエッチングでは、ポリサイド電極が
表出した段階から、ポリサイド電極の側壁に接する第１
の層間絶縁膜２２を基板が表出するまでエッチングし、
更に基板（ｐウェル６）の一部、例えば不純物拡散領域
１０ａ又は１０ｂの深さ途中迄或いは不純物拡散領域１
０ａ又は１０ｂを貫いてシリコンのエッチングを行う。
そして、このコンタクト孔及び基板のエッチング溝内
に、例えばＴｉ／ＴｉＮ等の薄いバリアメタル２６を介
してタングステン（Ｗ）等の高融点金属材料からなる金
属プラグ２８を埋め込むことによって、シェアドコンタ
クトＳＨＣ１，ＳＨＣ２が形成されている。
Ｃ２については、図３の断面図に示すように、そのコン
タクト孔の開孔を、電気的に短絡したいポリサイド電極
と不純物拡散領域１０ａ又は１０ｂ双方に重なるように
行う。この開孔時のエッチングでは、ポリサイド電極が
表出した段階から、ポリサイド電極の側壁に接する第１
の層間絶縁膜２２を基板が表出するまでエッチングし、
更に基板（ｐウェル６）の一部、例えば不純物拡散領域
１０ａ又は１０ｂの深さ途中迄或いは不純物拡散領域１
０ａ又は１０ｂを貫いてシリコンのエッチングを行う。
そして、このコンタクト孔及び基板のエッチング溝内
に、例えばＴｉ／ＴｉＮ等の薄いバリアメタル２６を介
してタングステン（Ｗ）等の高融点金属材料からなる金
属プラグ２８を埋め込むことによって、シェアドコンタ
クトＳＨＣ１，ＳＨＣ２が形成されている。
【００１８】第２の層間絶縁膜２４上に、これらシェア
ドコンタクト及び前記自己整合コンタクト孔のうち、所
定のコンタクト上面に接続する配線層３０が形成されて
いる。この配線層３０は、主配線金属（Ａｌ）膜３４の
上下に、それぞれＴｉＮ等のバリアメタル３２，３６を
有し、これらで３層の積層構造となっている。バリアメ
タル３２，３６は、Ａｌと金属プラグ材（Ｗ）との高温
耐性を向上させるために介在させたものである。図２で
は特に図示していないが、かかる構成の配線層３０によ
って、自己整合コンタクト同士（ＳＡＣ３とＳＡＣ
４）、シェアドコンタクトと自己整合コンタクト間（Ｓ
ＨＣ１とＳＡＣ８、ＳＨＣ２とＳＡＣ７）が電気的に短
絡されている。
ドコンタクト及び前記自己整合コンタクト孔のうち、所
定のコンタクト上面に接続する配線層３０が形成されて
いる。この配線層３０は、主配線金属（Ａｌ）膜３４の
上下に、それぞれＴｉＮ等のバリアメタル３２，３６を
有し、これらで３層の積層構造となっている。バリアメ
タル３２，３６は、Ａｌと金属プラグ材（Ｗ）との高温
耐性を向上させるために介在させたものである。図２で
は特に図示していないが、かかる構成の配線層３０によ
って、自己整合コンタクト同士（ＳＡＣ３とＳＡＣ
４）、シェアドコンタクトと自己整合コンタクト間（Ｓ
ＨＣ１とＳＡＣ８、ＳＨＣ２とＳＡＣ７）が電気的に短
絡されている。
【００１９】配線層３０上に第３の層間絶縁膜３８が成
膜され、第３の層間絶縁膜３８上には、特に図示しない
が、例えば配線層３０と同様な３層構造を有し、ビット
コンタクトを介して自己整合コンタクトＳＡＣ１又はＳ
ＡＣ２上にそれぞれ接続する２本のビット線ＢＬ１，Ｂ
Ｌ２が配線されている。
膜され、第３の層間絶縁膜３８上には、特に図示しない
が、例えば配線層３０と同様な３層構造を有し、ビット
コンタクトを介して自己整合コンタクトＳＡＣ１又はＳ
ＡＣ２上にそれぞれ接続する２本のビット線ＢＬ１，Ｂ
Ｌ２が配線されている。
【００２０】先に述べたように、このフルＣＭＯＳのＳ
ＲＡＭセル１では２つのインバータを構成するｐＭＯＳ
とｎＭＯＳ（Ｑｎ１とＱｐ１、Ｑｎ２とＱｐ２）がポリ
サイド電極で共通化されているが、図５に、このうちｐ
ＭＯＳＱｐ２とｎＭＯＳＱｎ２の共通化部分で切った図
２のＢ−Ｂ’線に沿った断面を示す。図５に示されるよ
うに、ポリサイド電極９ｃにおけるポリシリコン層１４
は、ｎＭＯＳ（駆動トランジスタＱｎ２）部分でｎ型の
不純物が高濃度に導入されたｎ+ poly−Ｓｉの領域１４
ａ、ｐＭＯＳ（負荷トランジスタＱｐ２）部分でｐ型の
不純物が高濃度に導入されたｐ+ poly−Ｓｉの領域１４
ｂとなっており、両領域をつなぐ素子分離層８上の部分
が不純物が導入されていないnon-doped poly−Ｓｉ領域
１４ｃとなっている。この不純物領域の配置は、他のイ
ンバータのゲート間接続を達成するポリサイド電極９ｂ
においても同じである。
ＲＡＭセル１では２つのインバータを構成するｐＭＯＳ
とｎＭＯＳ（Ｑｎ１とＱｐ１、Ｑｎ２とＱｐ２）がポリ
サイド電極で共通化されているが、図５に、このうちｐ
ＭＯＳＱｐ２とｎＭＯＳＱｎ２の共通化部分で切った図
２のＢ−Ｂ’線に沿った断面を示す。図５に示されるよ
うに、ポリサイド電極９ｃにおけるポリシリコン層１４
は、ｎＭＯＳ（駆動トランジスタＱｎ２）部分でｎ型の
不純物が高濃度に導入されたｎ+ poly−Ｓｉの領域１４
ａ、ｐＭＯＳ（負荷トランジスタＱｐ２）部分でｐ型の
不純物が高濃度に導入されたｐ+ poly−Ｓｉの領域１４
ｂとなっており、両領域をつなぐ素子分離層８上の部分
が不純物が導入されていないnon-doped poly−Ｓｉ領域
１４ｃとなっている。この不純物領域の配置は、他のイ
ンバータのゲート間接続を達成するポリサイド電極９ｂ
においても同じである。
【００２１】かかるdual-gate 構造のポリサイド電極９
ｂ，９ｃは、従来では、この導電型が異なる不純物が上
層のシリサイド層１８を介して相互拡散することがあっ
たが、本実施形態ではポリシリコン層１４上のシリサイ
ド層１８との間に、種々の元素の拡散係数が小さいＷＮ
x 等の不純物拡散阻止膜１６が介在することから、不純
物の相互拡散が有効に防止される。このため、ｐＭＩ
Ｓ，ｎＭＩＳともにゲート電極と基板側との仕事関数差
が変化せず、しきい値のシフトも発生しない。また、ゲ
ート電極容量も増大しない。したがって、しきい値の変
動による動作マージンの減少に起因した誤動作が有効に
防止され、ゲート電極容量の増大による高速性が阻害さ
れることがない利点を有する。
ｂ，９ｃは、従来では、この導電型が異なる不純物が上
層のシリサイド層１８を介して相互拡散することがあっ
たが、本実施形態ではポリシリコン層１４上のシリサイ
ド層１８との間に、種々の元素の拡散係数が小さいＷＮ
x 等の不純物拡散阻止膜１６が介在することから、不純
物の相互拡散が有効に防止される。このため、ｐＭＩ
Ｓ，ｎＭＩＳともにゲート電極と基板側との仕事関数差
が変化せず、しきい値のシフトも発生しない。また、ゲ
ート電極容量も増大しない。したがって、しきい値の変
動による動作マージンの減少に起因した誤動作が有効に
防止され、ゲート電極容量の増大による高速性が阻害さ
れることがない利点を有する。
【００２２】図６は、このようなポリサイド電極９の積
層工程を示す工程フロー図である。ゲート電極１２形成
後、まず、ステップＳＴ１において、ポリシリコン膜を
全面に成膜する。続くステップＳＴ２では、成膜したポ
リシリコン膜上で行う２度の所定のイオン注入用マスク
パターン（通常、フォトレジストパターン）の形成と、
２度のイオン注入によって、ｐ型不純物（例えば、ホウ
素）とｎ型不純物（例えば、リン）を、それぞれ所定濃
度で個別に導入（イオン注入）する。また、導入不純物
を活性化するための熱処理を行う（ステップＳＴ３）。
これにより、例えば図５に示すように、ｎＭＯＳのゲー
トを含む部分にｎ+ poly−Ｓｉ領域１４ａ、ｐＭＯＳの
ゲートを含む部分にｐ+ poly−Ｓｉ領域１４ｂ、両領域
間にnon-doped poly−Ｓｉ領域１４ｃが形成される。
層工程を示す工程フロー図である。ゲート電極１２形成
後、まず、ステップＳＴ１において、ポリシリコン膜を
全面に成膜する。続くステップＳＴ２では、成膜したポ
リシリコン膜上で行う２度の所定のイオン注入用マスク
パターン（通常、フォトレジストパターン）の形成と、
２度のイオン注入によって、ｐ型不純物（例えば、ホウ
素）とｎ型不純物（例えば、リン）を、それぞれ所定濃
度で個別に導入（イオン注入）する。また、導入不純物
を活性化するための熱処理を行う（ステップＳＴ３）。
これにより、例えば図５に示すように、ｎＭＯＳのゲー
トを含む部分にｎ+ poly−Ｓｉ領域１４ａ、ｐＭＯＳの
ゲートを含む部分にｐ+ poly−Ｓｉ領域１４ｂ、両領域
間にnon-doped poly−Ｓｉ領域１４ｃが形成される。
【００２３】その後、ステップＳＴ４において、例えば
タングステン（Ｗ）を窒素雰囲気中でスパッタする等の
方法によって、不純物拡散阻止膜１６としてＷＮx の膜
を成膜する。また、ステップＳＴ５において、不純物拡
散阻止膜１６上に、例えばＷＳｉx 等のポリシリコンよ
り低抵抗な層（低抵抗層）をＣＶＤ法により成膜する。
このＷＳｉx 膜１８は、他の高融点金属シリサイド、或
いは高融点金属によって代替えできる。その後は、オフ
セット絶縁膜２０を成膜し、これら積層膜１２，１４，
１６，１８，２０を同一なエッチングマスクパターン
（例えば、フォトレジストパターン）を用いてパターン
ニングし、これによりポリサイド電極９ｂ，９ｃを形成
する。
タングステン（Ｗ）を窒素雰囲気中でスパッタする等の
方法によって、不純物拡散阻止膜１６としてＷＮx の膜
を成膜する。また、ステップＳＴ５において、不純物拡
散阻止膜１６上に、例えばＷＳｉx 等のポリシリコンよ
り低抵抗な層（低抵抗層）をＣＶＤ法により成膜する。
このＷＳｉx 膜１８は、他の高融点金属シリサイド、或
いは高融点金属によって代替えできる。その後は、オフ
セット絶縁膜２０を成膜し、これら積層膜１２，１４，
１６，１８，２０を同一なエッチングマスクパターン
（例えば、フォトレジストパターン）を用いてパターン
ニングし、これによりポリサイド電極９ｂ，９ｃを形成
する。
【００２４】この電極形成では、通常のゲート積層工程
にスパッタ工程を一工程追加するだけで不純物拡散阻止
膜１６を形成でき、製造工程が簡単である。また、不純
物拡散阻止膜１６の存在は、上述した特性上の利点のみ
ならず、製造工程中の加熱による不純物移動を抑えるこ
とができるので、以後の工程での加熱許容範囲を大きく
できる利点がある。つまり、不純物拡散阻止膜１６の形
成後は、熱的プロセスマージンが拡大するので、ポリシ
リコン形成後の加熱工程で不純物移動を抑えるための制
約が緩和され、今まで特性上等の理由から加熱できない
工程や新たな加熱工程の導入に対し、これらの工程の条
件を変えたり新たな工程を導入する余地が生じる。
にスパッタ工程を一工程追加するだけで不純物拡散阻止
膜１６を形成でき、製造工程が簡単である。また、不純
物拡散阻止膜１６の存在は、上述した特性上の利点のみ
ならず、製造工程中の加熱による不純物移動を抑えるこ
とができるので、以後の工程での加熱許容範囲を大きく
できる利点がある。つまり、不純物拡散阻止膜１６の形
成後は、熱的プロセスマージンが拡大するので、ポリシ
リコン形成後の加熱工程で不純物移動を抑えるための制
約が緩和され、今まで特性上等の理由から加熱できない
工程や新たな加熱工程の導入に対し、これらの工程の条
件を変えたり新たな工程を導入する余地が生じる。
【００２５】図７および図８は、不純物拡散阻止膜の変
形例を示すものである。本実施形態の不純物拡散阻止膜
は、図７に示すように窒化タンタル（ＴａＮx）の膜４
０とすることもでき、また図８に示すように窒化チタン
（ＴｉＮx ）の膜５０とすることもできる。これらの変
形例の高融点金属の窒化物も、先のＷＮx と同様、種々
の元素の不純物に対し拡散係数が小さいので、下層のポ
リシリコン層１４からの上層側への不純物拡散を有効に
防止でき、高い特性維持に貢献する。また、製造方法
も、先のＷＮx と同様に、例えば窒素雰囲気中のスパッ
タリングによって行うことができて簡単なうえ、以後の
工程での熱的プロセスマージンを拡大する利点を有す
る。
形例を示すものである。本実施形態の不純物拡散阻止膜
は、図７に示すように窒化タンタル（ＴａＮx）の膜４
０とすることもでき、また図８に示すように窒化チタン
（ＴｉＮx ）の膜５０とすることもできる。これらの変
形例の高融点金属の窒化物も、先のＷＮx と同様、種々
の元素の不純物に対し拡散係数が小さいので、下層のポ
リシリコン層１４からの上層側への不純物拡散を有効に
防止でき、高い特性維持に貢献する。また、製造方法
も、先のＷＮx と同様に、例えば窒素雰囲気中のスパッ
タリングによって行うことができて簡単なうえ、以後の
工程での熱的プロセスマージンを拡大する利点を有す
る。
【００２６】
【発明の効果】本発明に係る半導体装置によれば、ｎＭ
ＩＳ側とｐＭＩＳ側に分けて導入してあるゲート電極層
の導入不純物が、不純物拡散阻止膜の存在によって、以
後の熱処理の際、上層側の低抵抗層側に殆ど熱拡散しな
いことから、トランジスタのしきい値変動による誤動
作、ゲート電極容量値の増大による動作速度の劣化を有
効に防止できる。
ＩＳ側とｐＭＩＳ側に分けて導入してあるゲート電極層
の導入不純物が、不純物拡散阻止膜の存在によって、以
後の熱処理の際、上層側の低抵抗層側に殆ど熱拡散しな
いことから、トランジスタのしきい値変動による誤動
作、ゲート電極容量値の増大による動作速度の劣化を有
効に防止できる。
【図１】本発明の第１実施形態に係る半導体装置（ＳＲ
ＡＭ）のセル構成を示す回路図である。
ＡＭ）のセル構成を示す回路図である。
【図２】図１のＳＲＡＭセルにおいてポリサイド電極の
配置パターンを示すための概略平面図である。
配置パターンを示すための概略平面図である。
【図３】図２のＡ−Ａ’線に沿った断面図である。
【図４】本実施形態におけるポリサイド電極の構造を拡
大して示す断面図である。
大して示す断面図である。
【図５】図２のＢ−Ｂ’線に沿った断面図である。
【図６】図４のポリサイド電極の形成に際し、各構成膜
の積層工程を示すフロー図である。
の積層工程を示すフロー図である。
【図７】図４に対応しポリサイド電極構造の変形例を示
す断面図である。
す断面図である。
【図８】図４に対応しポリサイド電極構造の他の変形例
を示す断面図である。
を示す断面図である。
１…ＳＲＡＭセル、２…半導体基板、４…ｎウェル、６
…ｐウェル、８…素子分離層、９，９ａ〜９ｃ…ポリサ
イド電極（ゲート電極）、１０ａ…ｎ+ 不純物拡散領
域、１０ｂ…ｐ+ 不純物拡散領域、１２…ゲート絶縁
膜、１４…ポリシリコン層、１４ａ…ｎ+ poly−Ｓｉ領
域、１４ｂ…ｐ+ poly−Ｓｉ領域、１４ｃ…non-doped
poly−Ｓｉ領域、１６，４０，５０…不純物拡散阻止
膜、１８…シリサイド層（低抵抗層）、２０…オフセッ
ト絶縁膜、２２…第１の層間絶縁膜、２４…第２の層間
絶縁膜、２６，３２，３６…バリアメタル、２８…金属
プラグ、３０…配線層、３２…主配線金属層、３８…第
３の層間絶縁膜、Ｑｎ１，Ｑｎ２…駆動トランジスタ、
Ｑｎ３，Ｑｎ４…ワードトランジスタ、Ｑｐ１，Ｑｐ２
…負荷トランジスタ、ＷＬ（９ａ）…ワード線、ＢＬ
１，ＢＬ２…ビット線、ＳＨＣ１等…シェアドコンタク
ト、ＳＡＣ１等…自己整合コンタクト、ＮＤ１等…記憶
ノード。
…ｐウェル、８…素子分離層、９，９ａ〜９ｃ…ポリサ
イド電極（ゲート電極）、１０ａ…ｎ+ 不純物拡散領
域、１０ｂ…ｐ+ 不純物拡散領域、１２…ゲート絶縁
膜、１４…ポリシリコン層、１４ａ…ｎ+ poly−Ｓｉ領
域、１４ｂ…ｐ+ poly−Ｓｉ領域、１４ｃ…non-doped
poly−Ｓｉ領域、１６，４０，５０…不純物拡散阻止
膜、１８…シリサイド層（低抵抗層）、２０…オフセッ
ト絶縁膜、２２…第１の層間絶縁膜、２４…第２の層間
絶縁膜、２６，３２，３６…バリアメタル、２８…金属
プラグ、３０…配線層、３２…主配線金属層、３８…第
３の層間絶縁膜、Ｑｎ１，Ｑｎ２…駆動トランジスタ、
Ｑｎ３，Ｑｎ４…ワードトランジスタ、Ｑｐ１，Ｑｐ２
…負荷トランジスタ、ＷＬ（９ａ）…ワード線、ＢＬ
１，ＢＬ２…ビット線、ＳＨＣ１等…シェアドコンタク
ト、ＳＡＣ１等…自己整合コンタクト、ＮＤ１等…記憶
ノード。
Claims (2)
- 【請求項１】第１導電型のゲート電極を有する第１の絶
縁ゲート電界効果トランジスタと、第２導電型のゲート
電極を有する第２の絶縁ゲート電界効果トランジスタと
を有し、これら第１及び第２導電型のゲート電極は、異
なる導電型の不純物が導入された下層側の多結晶シリコ
ン層と、上層側の共通な低抵抗層とから構成されている
半導体装置であって、 前記多結晶シリコン層と低抵抗層との間に、高融点金属
の窒化物からなる不純物拡散阻止膜が介在している半導
体装置。 - 【請求項２】前記不純物拡散阻止膜は、タングステンナ
イトライド，チタンナイトライド，タンタルナイトライ
ドの群から選択される何れかの材料から構成されている
請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006103A JPH11204659A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006103A JPH11204659A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204659A true JPH11204659A (ja) | 1999-07-30 |
Family
ID=11629178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006103A Pending JPH11204659A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370162B1 (ko) * | 2000-12-15 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6638803B2 (en) | 2000-01-18 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| KR100717769B1 (ko) * | 2005-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 보론의 외확산을 억제한 폴리실리콘게이트를 구비한반도체소자 및 그의 제조 방법 |
-
1998
- 1998-01-14 JP JP10006103A patent/JPH11204659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638803B2 (en) | 2000-01-18 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| KR100370162B1 (ko) * | 2000-12-15 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100717769B1 (ko) * | 2005-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 보론의 외확산을 억제한 폴리실리콘게이트를 구비한반도체소자 및 그의 제조 방법 |
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