JPH09289257A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09289257A JPH09289257A JP8100232A JP10023296A JPH09289257A JP H09289257 A JPH09289257 A JP H09289257A JP 8100232 A JP8100232 A JP 8100232A JP 10023296 A JP10023296 A JP 10023296A JP H09289257 A JPH09289257 A JP H09289257A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 デュアルゲート型ＣＭＯＳのＷ−ポリサイド
・ゲート電極に含まれるｐ型，ｎ型の両不純物の相互拡
散を防止するためのＷＳｉｘ膜の選択除去を、狭いフィ
ールド酸化膜上でも可能とする。 【解決手段】 ｎＭＯＳ形成予定領域をＳｉＯｘマスク
１２ａで覆い、そのパターン・エッジから除去幅Ｗrem
だけ離間した第２レジスト・パターン１４（ＰＲ）をｐ
ＭＯＳ形成予定領域に形成する。第２ＰＲ１４をマスク
としてポリシリコン膜にイオン注入を行ってｎ+ 型領域
１０ｎを形成した後、これら両パターン１２ａ，１４を
マスクとして除去幅Ｗrem だけＷＳｉｘ膜１１を除去す
る。除去幅Ｗrem の変動要因は第２ＰＲ１４の重ね合わ
せ誤差Δｄ′だけであり、フィールド酸化膜４の必要形
成幅ＷFIはＷrem の両側に両パターン１２ａ，１４の重
ね合わせ誤差を加えただけで済む。
・ゲート電極に含まれるｐ型，ｎ型の両不純物の相互拡
散を防止するためのＷＳｉｘ膜の選択除去を、狭いフィ
ールド酸化膜上でも可能とする。 【解決手段】 ｎＭＯＳ形成予定領域をＳｉＯｘマスク
１２ａで覆い、そのパターン・エッジから除去幅Ｗrem
だけ離間した第２レジスト・パターン１４（ＰＲ）をｐ
ＭＯＳ形成予定領域に形成する。第２ＰＲ１４をマスク
としてポリシリコン膜にイオン注入を行ってｎ+ 型領域
１０ｎを形成した後、これら両パターン１２ａ，１４を
マスクとして除去幅Ｗrem だけＷＳｉｘ膜１１を除去す
る。除去幅Ｗrem の変動要因は第２ＰＲ１４の重ね合わ
せ誤差Δｄ′だけであり、フィールド酸化膜４の必要形
成幅ＷFIはＷrem の両側に両パターン１２ａ，１４の重
ね合わせ誤差を加えただけで済む。
Description
【０００１】
【発明の属する技術分野】本発明は、ポリシリコン膜の
一部をｎ+ 型化してｎ型ＭＯＳトランジスタ（ｎＭＯ
Ｓ）のゲート電極を形成し、他部をｐ+ 型化してｐ型Ｍ
ＯＳトランジスタ（ｐＭＯＳ）のゲート電極を形成する
いわゆるデュアル・ゲート型相補型ＭＯＳトランジスタ
（ＣＭＯＳ）の製造において、ゲート電極に含まれるｎ
型不純物とｐ型不純物の相互拡散を防止し、ｐＭＯＳの
性能向上を図る方法に関する。
一部をｎ+ 型化してｎ型ＭＯＳトランジスタ（ｎＭＯ
Ｓ）のゲート電極を形成し、他部をｐ+ 型化してｐ型Ｍ
ＯＳトランジスタ（ｐＭＯＳ）のゲート電極を形成する
いわゆるデュアル・ゲート型相補型ＭＯＳトランジスタ
（ＣＭＯＳ）の製造において、ゲート電極に含まれるｎ
型不純物とｐ型不純物の相互拡散を防止し、ｐＭＯＳの
性能向上を図る方法に関する。
【０００２】
【従来の技術】同一基板上にｎ型ＭＯＳトランジスタ
（ｎＭＯＳ）とｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と
を共存させた相補型ＭＯＳトランジスタ（ＣＭＯＳ）回
路は、両トランジスタのオン時のみ電流が流れるため消
費電力が低く、またその構造から微細化や高集積化に適
し、高速動作が実現可能であるといった利点を有し、メ
モリ系デバイスやロジック系デバイスをはじめとする多
くのＬＳＩの構成要素として広く用いられている。
（ｎＭＯＳ）とｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と
を共存させた相補型ＭＯＳトランジスタ（ＣＭＯＳ）回
路は、両トランジスタのオン時のみ電流が流れるため消
費電力が低く、またその構造から微細化や高集積化に適
し、高速動作が実現可能であるといった利点を有し、メ
モリ系デバイスやロジック系デバイスをはじめとする多
くのＬＳＩの構成要素として広く用いられている。
【０００３】従来からＣＭＯＳのゲート電極材料として
は、基本的にｎ+ 型ポリシリコン膜が用いられてきた。
これは、この膜が耐熱性に優れていることもさることな
がら、ｐＭＯＳのチャネル・プロファイルが埋込み型と
なるために高いバルク移動度を利用して動作を高速化で
きるからであった。しかし、埋込みチャネル型ではソー
ス／ドレイン領域から迫り出している空乏層の先端がゲ
ート電界の影響により基板の深い部分で互いに接近する
ため、パンチスルーが生じ易いという問題がある。した
がって、おおよそサブミクロン世代までは埋め込みチャ
ネル型の採用による高速化のメリットを享受できたが、
ハーフミクロンあるいはクォーターミクロン以降の世代
では短チャネル効果の抑制困難というデメリットが大き
くなる。このため、ｐＭＯＳについても表面チャネル型
の採用が望まれるようになった。そこで提案されたの
が、ｎＭＯＳのゲート電極の導電型をｎ+ 型、ｐＭＯＳ
のゲート電極の導電型をｐ+ 型とすることにより、ｎＭ
ＯＳとｐＭＯＳのチャネル・プロファイルを共に表面型
とする構成である。かかる構成を有するＣＭＯＳは、デ
ュアルゲート型ＣＭＯＳと呼ばれている。デュアルゲー
ト型ＣＭＯＳにはこの他にも、動作速度を低下させずに
ＣＭＯＳインバータとして基本ゲートを構成した場合の
信号伝達特性を対称化できるという重要なメリットがあ
る。
は、基本的にｎ+ 型ポリシリコン膜が用いられてきた。
これは、この膜が耐熱性に優れていることもさることな
がら、ｐＭＯＳのチャネル・プロファイルが埋込み型と
なるために高いバルク移動度を利用して動作を高速化で
きるからであった。しかし、埋込みチャネル型ではソー
ス／ドレイン領域から迫り出している空乏層の先端がゲ
ート電界の影響により基板の深い部分で互いに接近する
ため、パンチスルーが生じ易いという問題がある。した
がって、おおよそサブミクロン世代までは埋め込みチャ
ネル型の採用による高速化のメリットを享受できたが、
ハーフミクロンあるいはクォーターミクロン以降の世代
では短チャネル効果の抑制困難というデメリットが大き
くなる。このため、ｐＭＯＳについても表面チャネル型
の採用が望まれるようになった。そこで提案されたの
が、ｎＭＯＳのゲート電極の導電型をｎ+ 型、ｐＭＯＳ
のゲート電極の導電型をｐ+ 型とすることにより、ｎＭ
ＯＳとｐＭＯＳのチャネル・プロファイルを共に表面型
とする構成である。かかる構成を有するＣＭＯＳは、デ
ュアルゲート型ＣＭＯＳと呼ばれている。デュアルゲー
ト型ＣＭＯＳにはこの他にも、動作速度を低下させずに
ＣＭＯＳインバータとして基本ゲートを構成した場合の
信号伝達特性を対称化できるという重要なメリットがあ
る。
【０００４】すなわち、ｎＭＯＳ，ｐＭＯＳ双方のゲー
ト電極を共にｎ+ 型ポリシリコン膜で形成する従来型の
ＣＭＯＳでは、ｎＭＯＳとｐＭＯＳとの仕事関数差に起
因する閾値電圧Ｖthの非対称性を解消するために、ｐＭ
ＯＳのチャネル領域に高濃度に不純物を導入しなければ
ならず、このことが基板表面付近のキャリア移動度を低
下させ、動作高速化を妨げる原因となっていた。しか
し、デュアルゲート型であれば、Ｖth制御は不純物濃度
ではなくゲート電極の仕事関数制御を通じて行われるた
め、チャネル領域の不純物濃度をそれほど高める必要が
なくなるからである。
ト電極を共にｎ+ 型ポリシリコン膜で形成する従来型の
ＣＭＯＳでは、ｎＭＯＳとｐＭＯＳとの仕事関数差に起
因する閾値電圧Ｖthの非対称性を解消するために、ｐＭ
ＯＳのチャネル領域に高濃度に不純物を導入しなければ
ならず、このことが基板表面付近のキャリア移動度を低
下させ、動作高速化を妨げる原因となっていた。しか
し、デュアルゲート型であれば、Ｖth制御は不純物濃度
ではなくゲート電極の仕事関数制御を通じて行われるた
め、チャネル領域の不純物濃度をそれほど高める必要が
なくなるからである。
【０００５】かかるデュアルゲート型ＣＭＯＳの製造に
際しては、真性ポリシリコン膜の区分けされた領域にｎ
型ゲート不純物とｐ型ゲート不純物をそれぞれ導入する
工程が必要である。この導入は、典型的にはマスクを介
したイオン注入により行われる。
際しては、真性ポリシリコン膜の区分けされた領域にｎ
型ゲート不純物とｐ型ゲート不純物をそれぞれ導入する
工程が必要である。この導入は、典型的にはマスクを介
したイオン注入により行われる。
【０００６】ところで、近年の微細なデザイン・ルール
にもとづくＭＯＳトランジスタでは、ｎ型あるいはｐ型
のゲート不純物を含有するポリシリコン膜を単独でゲー
ト電極の形成に用いることは少なく、この上に比抵抗が
遥かに低い金属シリサイド膜あるいは金属膜を積層した
形、すなわちポリサイド膜やポリメタル膜の形で用いる
ことが一般化している。これは、ＬＳＩの微細化および
高集積化の進展と共に、ポリシリコン・ゲート電極の配
線抵抗による信号の遅延がＬＳＩの動作速度に対して無
視できないレベルとなってきたからである。最も代表的
なゲート電極材料は、不純物含有ポリシリコン膜とＷＳ
ｉｘ（タングステン・シリサイド）膜とを積層したＷ
（タングステン）−ポリサイド膜である。
にもとづくＭＯＳトランジスタでは、ｎ型あるいはｐ型
のゲート不純物を含有するポリシリコン膜を単独でゲー
ト電極の形成に用いることは少なく、この上に比抵抗が
遥かに低い金属シリサイド膜あるいは金属膜を積層した
形、すなわちポリサイド膜やポリメタル膜の形で用いる
ことが一般化している。これは、ＬＳＩの微細化および
高集積化の進展と共に、ポリシリコン・ゲート電極の配
線抵抗による信号の遅延がＬＳＩの動作速度に対して無
視できないレベルとなってきたからである。最も代表的
なゲート電極材料は、不純物含有ポリシリコン膜とＷＳ
ｉｘ（タングステン・シリサイド）膜とを積層したＷ
（タングステン）−ポリサイド膜である。
【０００７】しかしながら、ポリサイド膜やポリメタル
膜を用いてデュアルゲート型ＣＭＯＳのゲート電極を形
成すると、ポリシリコン膜の区分けされた領域にそれぞ
れ導入されたｎ型不純物とｐ型不純物とが金属シリサイ
ド膜や金属膜を媒介として相互に拡散し、これによりデ
バイス特性が劣化する問題がある。これは、金属シリサ
イド膜や金属膜中における不純物の拡散速度が、シリコ
ン膜やＳｉＯｘ膜中のそれに比べて遥かに大きいからで
ある。このような現象が生ずると、ポリシリコン膜中に
区画形成されたｎ+ 型領域とｐ+ 型領域の双方において
不純物濃度が補償されてしまい、ポリシリコン膜のフェ
ルミ準位の変動あるいはゲート電圧印加時のゲート電極
の空乏化に起因してＶthが変動してしまう。
膜を用いてデュアルゲート型ＣＭＯＳのゲート電極を形
成すると、ポリシリコン膜の区分けされた領域にそれぞ
れ導入されたｎ型不純物とｐ型不純物とが金属シリサイ
ド膜や金属膜を媒介として相互に拡散し、これによりデ
バイス特性が劣化する問題がある。これは、金属シリサ
イド膜や金属膜中における不純物の拡散速度が、シリコ
ン膜やＳｉＯｘ膜中のそれに比べて遥かに大きいからで
ある。このような現象が生ずると、ポリシリコン膜中に
区画形成されたｎ+ 型領域とｐ+ 型領域の双方において
不純物濃度が補償されてしまい、ポリシリコン膜のフェ
ルミ準位の変動あるいはゲート電圧印加時のゲート電極
の空乏化に起因してＶthが変動してしまう。
【０００８】そこで、ポリシリコン膜のｎ+ 型領域とｐ
+ 型領域との境界近傍において、不純物拡散速度の速い
金属シリサイド膜または金属膜を選択的に除去すること
により、相互拡散を抑制するプロセスが考えられてい
る。このプロセスを、図１２ないし図１６を参照しなが
ら説明する。
+ 型領域との境界近傍において、不純物拡散速度の速い
金属シリサイド膜または金属膜を選択的に除去すること
により、相互拡散を抑制するプロセスが考えられてい
る。このプロセスを、図１２ないし図１６を参照しなが
ら説明する。
【０００９】図１２は、低濃度ｎ型（ν型）のＳｉ基板
３１（ν−Ｓｕｂ）上に通常の選択酸化分離法（ＬＯＣ
ＯＳ法）法によりフィールド酸化膜３２を形成し、ｐＭ
ＯＳ形成予定領域にｎ型ウェル３３（ｎ−Ｗｅｌｌ）、
ｎＭＯＳ形成予定領域にｐ型ウェル３４（ｐ−Ｗｅｌ
ｌ）を形成し、表面酸化によるゲート酸化膜３５（Ｓｉ
Ｏ2 ）の形成を経てＷ−ポリサイド膜を成膜した状態を
示している。このＷ−ポリサイド膜は、真性ポリシリコ
ン膜３６ｉ（ｐｏｌｙＳｉ）（添字ｉは真性であること
を表す。）とＷＳｉｘ膜３７とがこの順に積層されたも
のである。
３１（ν−Ｓｕｂ）上に通常の選択酸化分離法（ＬＯＣ
ＯＳ法）法によりフィールド酸化膜３２を形成し、ｐＭ
ＯＳ形成予定領域にｎ型ウェル３３（ｎ−Ｗｅｌｌ）、
ｎＭＯＳ形成予定領域にｐ型ウェル３４（ｐ−Ｗｅｌ
ｌ）を形成し、表面酸化によるゲート酸化膜３５（Ｓｉ
Ｏ2 ）の形成を経てＷ−ポリサイド膜を成膜した状態を
示している。このＷ−ポリサイド膜は、真性ポリシリコ
ン膜３６ｉ（ｐｏｌｙＳｉ）（添字ｉは真性であること
を表す。）とＷＳｉｘ膜３７とがこの順に積層されたも
のである。
【００１０】上記真性ポリシリコン膜３６ｉに対して
は、次に各導電型のＭＯＳ形成予定領域に応じたゲート
不純物を導入する必要がある。そこでまず、図１３に示
されるように、ｎＭＯＳ形成予定領域をレジスト・パタ
ーン３８（ＰＲ）で被覆し、ｐＭＯＳ形成予定領域にｐ
型ゲート不純物としてホウ素（Ｂ+ ）をイオン注入す
る。これにより、上記真性ポリシリコン膜３６ｉのうち
ｐＭＯＳ形成予定領域がｐ+ 型領域３６ｐ（添字ｐは、
導電型がｐ+ 型であることを表す。）となる。
は、次に各導電型のＭＯＳ形成予定領域に応じたゲート
不純物を導入する必要がある。そこでまず、図１３に示
されるように、ｎＭＯＳ形成予定領域をレジスト・パタ
ーン３８（ＰＲ）で被覆し、ｐＭＯＳ形成予定領域にｐ
型ゲート不純物としてホウ素（Ｂ+ ）をイオン注入す
る。これにより、上記真性ポリシリコン膜３６ｉのうち
ｐＭＯＳ形成予定領域がｐ+ 型領域３６ｐ（添字ｐは、
導電型がｐ+ 型であることを表す。）となる。
【００１１】なお、上記レジスト・パターン３８を形成
するためのフォトリソグラフィでは、上記フィールド酸
化膜３２を位置合わせのターゲットとして用いる。した
がって、レジスト・パターン３８のパターン・エッジが
フィールド酸化膜３２の中央に位置することが理想的で
ある。しかし実際には、ステッパの投影レンズの収差，
基板ステージの姿勢誤差，重ね合わせ精度測定系の測定
誤差その他様々な要因により、若干の重ね合わせ誤差Δ
ｄが発生することは避けられない。
するためのフォトリソグラフィでは、上記フィールド酸
化膜３２を位置合わせのターゲットとして用いる。した
がって、レジスト・パターン３８のパターン・エッジが
フィールド酸化膜３２の中央に位置することが理想的で
ある。しかし実際には、ステッパの投影レンズの収差，
基板ステージの姿勢誤差，重ね合わせ精度測定系の測定
誤差その他様々な要因により、若干の重ね合わせ誤差Δ
ｄが発生することは避けられない。
【００１２】次に、図１４に示されるように、ｐＭＯＳ
形成予定領域をレジスト・パターン３９（ＰＲ）で被覆
し、ｎＭＯＳ形成予定領域にｎ型ゲート不純物としてリ
ン（Ｐ+ ）をイオン注入する。これにより、上記真性ポ
リシリコン膜３６ｉのうちｎＭＯＳ形成予定領域がｎ+
型領域３６ｎ（添字ｎは、導電型がｎ+ 型であることを
表す。）となる。なお、上記レジスト・パターン３９に
ついても前述のレジスト・パターン３８の場合と同様、
フィールド酸化膜３２上で重ね合わせ誤差Δｄが発生す
る。
形成予定領域をレジスト・パターン３９（ＰＲ）で被覆
し、ｎＭＯＳ形成予定領域にｎ型ゲート不純物としてリ
ン（Ｐ+ ）をイオン注入する。これにより、上記真性ポ
リシリコン膜３６ｉのうちｎＭＯＳ形成予定領域がｎ+
型領域３６ｎ（添字ｎは、導電型がｎ+ 型であることを
表す。）となる。なお、上記レジスト・パターン３９に
ついても前述のレジスト・パターン３８の場合と同様、
フィールド酸化膜３２上で重ね合わせ誤差Δｄが発生す
る。
【００１３】ここまでの工程により、ポリシリコン膜内
ではｐ+ 型領域３６ｐとｎ+ 型領域３６ｎとが隣接形成
された状態となる。ただし、レジスト・パターン３８，
３９をそれぞれ形成するために計２回のフォトリソグラ
フィを経ているため、各回で発生し得る重ね合わせ誤差
Δｄを考慮すると、両領域３６ｐ，３６ｎの境界位置
は、最大２Δｄの範囲内で変動している可能性がある。
ではｐ+ 型領域３６ｐとｎ+ 型領域３６ｎとが隣接形成
された状態となる。ただし、レジスト・パターン３８，
３９をそれぞれ形成するために計２回のフォトリソグラ
フィを経ているため、各回で発生し得る重ね合わせ誤差
Δｄを考慮すると、両領域３６ｐ，３６ｎの境界位置
は、最大２Δｄの範囲内で変動している可能性がある。
【００１４】ところで、かかるポリシリコン膜の上には
不純物拡散速度の大きいＷＳｉｘ膜３７が積層されてお
り、このＷＳｉｘ膜３７を媒介としたｐｎ両ゲート不純
物の相互拡散が発生する原因となっている。そこで、上
記ｐ+ 型領域３６ｐと上記ｎ+ 型領域３６ｎの境界近傍
において上記ＷＳｉｘ膜３７を除去しなければならな
い。この除去をたとえばドライエッチングで行う場合、
まず図１５に示されるように、上記境界近傍に開口を有
するレジスト・パターン４０（ＰＲ）をエッチング・マ
スクとして形成する。このレジスト・パターン４０を形
成する際のフォトリソグラフィでもフィールド酸化膜３
２が位置合わせのターゲットとして用いられるが、この
とき必然的に重ね合わせ誤差Δｄ′が発生することによ
り、開口位置が図中一点鎖線側、あるいは破線側へずれ
る可能性がある。
不純物拡散速度の大きいＷＳｉｘ膜３７が積層されてお
り、このＷＳｉｘ膜３７を媒介としたｐｎ両ゲート不純
物の相互拡散が発生する原因となっている。そこで、上
記ｐ+ 型領域３６ｐと上記ｎ+ 型領域３６ｎの境界近傍
において上記ＷＳｉｘ膜３７を除去しなければならな
い。この除去をたとえばドライエッチングで行う場合、
まず図１５に示されるように、上記境界近傍に開口を有
するレジスト・パターン４０（ＰＲ）をエッチング・マ
スクとして形成する。このレジスト・パターン４０を形
成する際のフォトリソグラフィでもフィールド酸化膜３
２が位置合わせのターゲットとして用いられるが、この
とき必然的に重ね合わせ誤差Δｄ′が発生することによ
り、開口位置が図中一点鎖線側、あるいは破線側へずれ
る可能性がある。
【００１５】ここで、上記レジスト・パターン４０の必
要開口幅ＷREについて検討しておかなければならない。
上記ＷＳｉｘ膜３７の中で、必ず除去すべき範囲は２Δ
ｄである。なぜなら、前述したごとく、ｐ+ 型領域３６
ｐとｎ+ 型領域３６ｎの境界位置が２Δｄの範囲内で変
動している可能性があるからである。したがって、上記
レジスト・パターン４０の開口位置が図１５の一点鎖線
側あるいは破線側のどちらへΔｄ′だけずれた場合に
も、その中央に２Δｄの幅が常に確保されるようにしな
ければならない。したがって、レジスト・パターン４０
の必要開口幅ＷREは、 ＷRE ＝ ２Δｄ ＋ ２Δｄ′ となる。
要開口幅ＷREについて検討しておかなければならない。
上記ＷＳｉｘ膜３７の中で、必ず除去すべき範囲は２Δ
ｄである。なぜなら、前述したごとく、ｐ+ 型領域３６
ｐとｎ+ 型領域３６ｎの境界位置が２Δｄの範囲内で変
動している可能性があるからである。したがって、上記
レジスト・パターン４０の開口位置が図１５の一点鎖線
側あるいは破線側のどちらへΔｄ′だけずれた場合に
も、その中央に２Δｄの幅が常に確保されるようにしな
ければならない。したがって、レジスト・パターン４０
の必要開口幅ＷREは、 ＷRE ＝ ２Δｄ ＋ ２Δｄ′ となる。
【００１６】上記レジスト・パターン４０をマスクとし
てドライエッチングを行うことによりＷＳｉｘ膜３７の
露出部を選択的に除去し、さらにレジスト・パターン４
０をアッシングにより除去した状態を図１６に示す。こ
れにより、ｐ型ゲート不純物とｎ型ゲート不純物の拡散
経路が断たれたことになる。
てドライエッチングを行うことによりＷＳｉｘ膜３７の
露出部を選択的に除去し、さらにレジスト・パターン４
０をアッシングにより除去した状態を図１６に示す。こ
れにより、ｐ型ゲート不純物とｎ型ゲート不純物の拡散
経路が断たれたことになる。
【００１７】かかる金属シリサイド膜の分断による不純
物相互拡散の防止は、上述のような金属シリサイド膜の
選択除去プロセスではなく、金属シリサイド膜の選択形
成プロセスにより達成することもできる。たとえば、特
開平３−２０３３６６号公報には、真性（ノンドープ
の）ポリシリコン膜をゲート電極形状にパターニングし
た後、このパターンの中でｐＭＯＳとｎＭＯＳの境界と
なるべき領域をＳｉＯｘ膜パターンで被覆し、続いて基
体の全面にＴｉ膜をスパッタ成膜し、アニールを行って
ポリシリコン膜とＴｉ膜との接触部位のみシリサイド化
を進行させることにより、最初から分断されたＴｉＳｉ
ｘ膜を形成する方法が開示されている。つまり、ＳＡＬ
ＩＣＩＤＥ（self-aligned silicidation ＝自己整合的
シリサイド化）プロセスの応用により、ｐＭＯＳとｎＭ
ＯＳの境界領域にのみ金属シリサイド膜を形成させない
方法である。この境界領域は、もちろんフィールド酸化
膜上にある。ノンドープのポリシリコン膜へのｐ型不純
物とｎ型不純物のイオン注入は、このシリサイド化の後
に各々レジスト・パターンを介して行っている。
物相互拡散の防止は、上述のような金属シリサイド膜の
選択除去プロセスではなく、金属シリサイド膜の選択形
成プロセスにより達成することもできる。たとえば、特
開平３−２０３３６６号公報には、真性（ノンドープ
の）ポリシリコン膜をゲート電極形状にパターニングし
た後、このパターンの中でｐＭＯＳとｎＭＯＳの境界と
なるべき領域をＳｉＯｘ膜パターンで被覆し、続いて基
体の全面にＴｉ膜をスパッタ成膜し、アニールを行って
ポリシリコン膜とＴｉ膜との接触部位のみシリサイド化
を進行させることにより、最初から分断されたＴｉＳｉ
ｘ膜を形成する方法が開示されている。つまり、ＳＡＬ
ＩＣＩＤＥ（self-aligned silicidation ＝自己整合的
シリサイド化）プロセスの応用により、ｐＭＯＳとｎＭ
ＯＳの境界領域にのみ金属シリサイド膜を形成させない
方法である。この境界領域は、もちろんフィールド酸化
膜上にある。ノンドープのポリシリコン膜へのｐ型不純
物とｎ型不純物のイオン注入は、このシリサイド化の後
に各々レジスト・パターンを介して行っている。
【００１８】
【発明が解決しようとする課題】しかしながら、従来の
金属シリサイド膜の分断方法では、（１）分断領域を規
定するためのパターン形成、（２）ｐ型ゲート不純物の
イオン注入のためのマスク形成、（３）ｎ型ゲート不純
物のイオン注入のためのマスク形成、の各段階で１回ず
つ、計３回のフォトリソグラフィが必要となる。このた
め、各回で発生する重ね合わせ誤差を考慮すると、分断
領域の幅をある程度余裕をもって設定せざるを得ない。
このため、結果的にフィールド酸化膜の幅を大きくして
おかなければならず、回路面積が増大するという問題が
ある。
金属シリサイド膜の分断方法では、（１）分断領域を規
定するためのパターン形成、（２）ｐ型ゲート不純物の
イオン注入のためのマスク形成、（３）ｎ型ゲート不純
物のイオン注入のためのマスク形成、の各段階で１回ず
つ、計３回のフォトリソグラフィが必要となる。このた
め、各回で発生する重ね合わせ誤差を考慮すると、分断
領域の幅をある程度余裕をもって設定せざるを得ない。
このため、結果的にフィールド酸化膜の幅を大きくして
おかなければならず、回路面積が増大するという問題が
ある。
【００１９】たとえば、前掲の図１２ないし図１６にわ
たるプロセスを例として説明すると、上述の（１）分断
領域を規定するためのパターンとは、図１５に示される
レジスト・パターン４０である。このレジスト・パター
ン４０の必要開口幅ＷREは、前述のとおり２Δｄ＋２Δ
ｄ′であるが、その土台となるべきフィールド酸化膜３
２の必要形成幅ＷFIは、該レジスト・パターン４０が図
中の一点鎖線側，破線側のどちらにずれても開口がフィ
ールド酸化膜３２上に収まる様、ＷREの両側にさらにΔ
ｄ′を加えた幅、すなわち、 ＷFI ＝ ＷRE ＋ ２Δｄ′ ＝ ２Δｄ ＋ ４Δｄ′ としておかなければならない。
たるプロセスを例として説明すると、上述の（１）分断
領域を規定するためのパターンとは、図１５に示される
レジスト・パターン４０である。このレジスト・パター
ン４０の必要開口幅ＷREは、前述のとおり２Δｄ＋２Δ
ｄ′であるが、その土台となるべきフィールド酸化膜３
２の必要形成幅ＷFIは、該レジスト・パターン４０が図
中の一点鎖線側，破線側のどちらにずれても開口がフィ
ールド酸化膜３２上に収まる様、ＷREの両側にさらにΔ
ｄ′を加えた幅、すなわち、 ＷFI ＝ ＷRE ＋ ２Δｄ′ ＝ ２Δｄ ＋ ４Δｄ′ としておかなければならない。
【００２０】一方、特開平３−２０３３６６号公報に記
載される方法では、（１）分断領域を規定するためのパ
ターンとは、シリサイド化のマスクとなるＳｉＯｘ膜パ
ターンである。この方法では、ｐ型ゲート不純物および
ｎ型ゲート不純物のイオン注入のマスクとなるレジスト
・パターンをそれぞれ上記ＳｉＯｘ膜パターンを位置合
わせのターゲットとして形成することになるため、この
ＳｉＯｘ膜パターンの幅にある程度の余裕を持たせてお
く必要がある。さらにこのＳｉＯｘ膜パターンは、フィ
ールド酸化膜を位置合わせのターゲットとして形成され
るので、該フィールド酸化膜の幅にもある程度の余裕を
持たせておく必要がある。このため、フィールド酸化膜
の必要形成幅としては、基本的に上述のＷFIと同等分が
必要となる。
載される方法では、（１）分断領域を規定するためのパ
ターンとは、シリサイド化のマスクとなるＳｉＯｘ膜パ
ターンである。この方法では、ｐ型ゲート不純物および
ｎ型ゲート不純物のイオン注入のマスクとなるレジスト
・パターンをそれぞれ上記ＳｉＯｘ膜パターンを位置合
わせのターゲットとして形成することになるため、この
ＳｉＯｘ膜パターンの幅にある程度の余裕を持たせてお
く必要がある。さらにこのＳｉＯｘ膜パターンは、フィ
ールド酸化膜を位置合わせのターゲットとして形成され
るので、該フィールド酸化膜の幅にもある程度の余裕を
持たせておく必要がある。このため、フィールド酸化膜
の必要形成幅としては、基本的に上述のＷFIと同等分が
必要となる。
【００２１】現状の半導体プロセスでは、重ね合わせ誤
差の許容範囲はデザイン・ルールＤの１／３程度とされ
ている。そこで、上記の重ね合わせ誤差Δｄ，Δｄ′を
共にＤ／３と近似すると、上述のフィールド酸化膜３２
の必要形成幅ＷFIはおおよそ２Ｄとなる。素子形成に関
与しない領域について、このようにデザイン・ルールの
２倍にも相当する幅を確保しなければならないことは、
ＬＳＩの高集積化に伴って回路面積ひいてはチップ寸法
が大幅に拡大してしまうことを意味しており、高集積化
を図る上での障害となる。
差の許容範囲はデザイン・ルールＤの１／３程度とされ
ている。そこで、上記の重ね合わせ誤差Δｄ，Δｄ′を
共にＤ／３と近似すると、上述のフィールド酸化膜３２
の必要形成幅ＷFIはおおよそ２Ｄとなる。素子形成に関
与しない領域について、このようにデザイン・ルールの
２倍にも相当する幅を確保しなければならないことは、
ＬＳＩの高集積化に伴って回路面積ひいてはチップ寸法
が大幅に拡大してしまうことを意味しており、高集積化
を図る上での障害となる。
【００２２】そこで本発明は、デュアルゲート型ＣＭＯ
Ｓのゲート電極に含まれるｐ型，ｎ型の両ゲート不純物
の相互拡散を抑制するためにフィールド酸化膜上で金属
シリサイド膜または金属膜を分断する場合にも、分断領
域の幅を縮小し、これにより回路面積の拡大を防止でき
る半導体装置の製造方法を提供することを目的とする。
Ｓのゲート電極に含まれるｐ型，ｎ型の両ゲート不純物
の相互拡散を抑制するためにフィールド酸化膜上で金属
シリサイド膜または金属膜を分断する場合にも、分断領
域の幅を縮小し、これにより回路面積の拡大を防止でき
る半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明は、ポリサイド膜
またはポリメタル膜に対してエッチング選択比を確保し
得るレジスト・パターン以外のマスク用材料膜を活用す
ることにより、一部のレジスト・パターンをイオン注入
マスクとエッチング・マスクの両方に利用できる様に
し、これにより従来行われていた様な分断領域の規定の
みを目的とする１回分のフォトリソグラフィを廃して重
ね合わせ誤差の発生回数を減らすことで、フィールド酸
化膜の必要形成幅を縮小しようとするものである。
またはポリメタル膜に対してエッチング選択比を確保し
得るレジスト・パターン以外のマスク用材料膜を活用す
ることにより、一部のレジスト・パターンをイオン注入
マスクとエッチング・マスクの両方に利用できる様に
し、これにより従来行われていた様な分断領域の規定の
みを目的とする１回分のフォトリソグラフィを廃して重
ね合わせ誤差の発生回数を減らすことで、フィールド酸
化膜の必要形成幅を縮小しようとするものである。
【００２４】すなわち、本発明の半導体装置の製造方法
は、真性ポリシリコン膜とこれより比抵抗の小さい低抵
抗導電膜とをこの順に積層して積層膜を成膜する第１工
程と、前記積層膜上にこれとエッチング選択比を確保し
得るマスク用材料膜を成膜する第２工程と、前記マスク
用材料膜上において前記第２導電型領域と実質的に対応
する領域を第１レジスト・パターンで被覆する第３工程
と、前記第１レジスト・パターンをエッチング・マスク
とし、前記マスク用材料膜の露出部を選択的に除去する
第４工程と、前記第１レジスト・パターンを不純物導入
マスクとし、前記ポリシリコン膜中、前記第１導電型領
域と実質的に対応する領域へ第１導電型不純物を導入す
る第５工程と、前記第１レジスト・パターンを除去する
第６工程と、前記低抵抗導電膜上において前記第１導電
型領域と実質的に対応する領域を、前記の選択的除去に
より生じた前記マスク用材料膜のパターン・エッジから
所定距離だけ離間する第２レジスト・パターンで被覆す
る第７工程と、前記第２レジスト・パターンを不純物導
入マスクとし、前記ポリシリコン膜の前記第２導電型領
域と実質的に対応する領域へ第２導電型不純物を導入す
る第８工程と、前記第２レジスト・パターンと前記マス
ク用材料膜のパターンとを共にエッチング・マスクと
し、前記低抵抗導電膜の露出部を選択的に除去する第９
工程と、前記第２レジスト・パターンを除去する第１０
工程とを有するものである。
は、真性ポリシリコン膜とこれより比抵抗の小さい低抵
抗導電膜とをこの順に積層して積層膜を成膜する第１工
程と、前記積層膜上にこれとエッチング選択比を確保し
得るマスク用材料膜を成膜する第２工程と、前記マスク
用材料膜上において前記第２導電型領域と実質的に対応
する領域を第１レジスト・パターンで被覆する第３工程
と、前記第１レジスト・パターンをエッチング・マスク
とし、前記マスク用材料膜の露出部を選択的に除去する
第４工程と、前記第１レジスト・パターンを不純物導入
マスクとし、前記ポリシリコン膜中、前記第１導電型領
域と実質的に対応する領域へ第１導電型不純物を導入す
る第５工程と、前記第１レジスト・パターンを除去する
第６工程と、前記低抵抗導電膜上において前記第１導電
型領域と実質的に対応する領域を、前記の選択的除去に
より生じた前記マスク用材料膜のパターン・エッジから
所定距離だけ離間する第２レジスト・パターンで被覆す
る第７工程と、前記第２レジスト・パターンを不純物導
入マスクとし、前記ポリシリコン膜の前記第２導電型領
域と実質的に対応する領域へ第２導電型不純物を導入す
る第８工程と、前記第２レジスト・パターンと前記マス
ク用材料膜のパターンとを共にエッチング・マスクと
し、前記低抵抗導電膜の露出部を選択的に除去する第９
工程と、前記第２レジスト・パターンを除去する第１０
工程とを有するものである。
【００２５】
【発明の実施の形態】本発明の半導体装置の製造方法に
よれば、第１レジスト・パターンは第１導電型領域への
イオン注入マスクとして用いられると共に、第２導電型
領域を保護するエッチング・マスクとなるべきマスク材
料膜のパターンを規定する役目を果たす。つまり、第１
レジスト・パターンを形成した段階で、低抵抗導電膜の
分断領域の幅、すなわち除去幅の一端は既に規定された
ことになる。第２導電型領域へのイオン注入マスクとな
る第２レジスト・パターンは、このマスク材料膜のパタ
ーンを位置合わせのターゲットとし、そのパターン・エ
ッジから所定距離だけ離間して形成されることになる
が、このときの所定距離は、第２レジスト・パターンの
重ね合わせ誤差よりも大きく設定する。実際上は、最低
限除去すべき幅（以下、最小除去幅と称する。）に第２
レジスト・パターンの重ね合わせ誤差を加えた距離とな
る。なお、最小除去幅とは、重ね合わせ誤差と同程度も
あれば十分である。これにより、分断領域の他端が規定
されたことになる。後は、この第２レジスト・パターン
をイオン注入マスクとエッチング・マスクの両方として
利用することができる。
よれば、第１レジスト・パターンは第１導電型領域への
イオン注入マスクとして用いられると共に、第２導電型
領域を保護するエッチング・マスクとなるべきマスク材
料膜のパターンを規定する役目を果たす。つまり、第１
レジスト・パターンを形成した段階で、低抵抗導電膜の
分断領域の幅、すなわち除去幅の一端は既に規定された
ことになる。第２導電型領域へのイオン注入マスクとな
る第２レジスト・パターンは、このマスク材料膜のパタ
ーンを位置合わせのターゲットとし、そのパターン・エ
ッジから所定距離だけ離間して形成されることになる
が、このときの所定距離は、第２レジスト・パターンの
重ね合わせ誤差よりも大きく設定する。実際上は、最低
限除去すべき幅（以下、最小除去幅と称する。）に第２
レジスト・パターンの重ね合わせ誤差を加えた距離とな
る。なお、最小除去幅とは、重ね合わせ誤差と同程度も
あれば十分である。これにより、分断領域の他端が規定
されたことになる。後は、この第２レジスト・パターン
をイオン注入マスクとエッチング・マスクの両方として
利用することができる。
【００２６】したがって、除去幅の設定に際し、従来の
方法では第１レジスト・パターンと第２レジスト・パタ
ーンの形成時にそれぞれ発生し得る重ね合わせ誤差の両
方を考慮しなければならなかったのに対し、本発明では
第２レジスト・パターンの形成時に発生し得る誤差だけ
を考慮すれば良く、幅の変動要素も変動量も減少する。
フィールド酸化膜の必要形成幅は、上記の除去幅の両側
にその規定に影響を与えるレジスト・パターンの重ね合
わせ誤差を加算して求められる。このとき、加算分その
ものは従来法でも本発明方法でもそれほど変わらない
が、除去幅そのものを本発明では従来よりも大幅に縮小
できるので、結果的にフィールド酸化膜の必要形成幅を
縮小することができる。
方法では第１レジスト・パターンと第２レジスト・パタ
ーンの形成時にそれぞれ発生し得る重ね合わせ誤差の両
方を考慮しなければならなかったのに対し、本発明では
第２レジスト・パターンの形成時に発生し得る誤差だけ
を考慮すれば良く、幅の変動要素も変動量も減少する。
フィールド酸化膜の必要形成幅は、上記の除去幅の両側
にその規定に影響を与えるレジスト・パターンの重ね合
わせ誤差を加算して求められる。このとき、加算分その
ものは従来法でも本発明方法でもそれほど変わらない
が、除去幅そのものを本発明では従来よりも大幅に縮小
できるので、結果的にフィールド酸化膜の必要形成幅を
縮小することができる。
【００２７】以下、本発明方法を図１ないし図１１を参
照しながら説明する。なおここでは、第１導電型不純物
をｐ型不純物、第２導電型不純物をｎ型不純物、ポリシ
リコン膜中の第１導電型不純物を含む第１導電型領域を
ｐ+ 型領域、第２導電型不純物を含む第２導電型領域を
ｎ+ 型領域と仮定するが、これらは互いに入れ換えても
一向に差し支えない。
照しながら説明する。なおここでは、第１導電型不純物
をｐ型不純物、第２導電型不純物をｎ型不純物、ポリシ
リコン膜中の第１導電型不純物を含む第１導電型領域を
ｐ+ 型領域、第２導電型不純物を含む第２導電型領域を
ｎ+ 型領域と仮定するが、これらは互いに入れ換えても
一向に差し支えない。
【００２８】図１は、低濃度ｎ型（ν型）のＳｉ基板１
（ν−Ｓｕｂ）上で通常の選択酸化分離法（ＬＯＣＯＳ
法）にしたがってフィールド酸化膜４を形成した状態を
示している。ここまでの工程を簡単に述べると、まずＳ
ｉ基板１の表面をたとえばパイロジェニック酸化法で熱
酸化することによりパッド酸化膜２を形成し、この上に
ＳｉＮ膜を全面堆積させた後、該ＳｉＮ膜をパターニン
グして選択酸化マスク３を形成し、Ｓｉ基板１の熱酸化
を行ってフィールド酸化膜４を形成する。
（ν−Ｓｕｂ）上で通常の選択酸化分離法（ＬＯＣＯＳ
法）にしたがってフィールド酸化膜４を形成した状態を
示している。ここまでの工程を簡単に述べると、まずＳ
ｉ基板１の表面をたとえばパイロジェニック酸化法で熱
酸化することによりパッド酸化膜２を形成し、この上に
ＳｉＮ膜を全面堆積させた後、該ＳｉＮ膜をパターニン
グして選択酸化マスク３を形成し、Ｓｉ基板１の熱酸化
を行ってフィールド酸化膜４を形成する。
【００２９】上記の選択酸化マスク３およびパッド酸化
膜２を除去した後、図２に示されるように、ｎＭＯＳ形
成予定領域をレジスト・パターン５（ＰＲ）で被覆し、
ｐＭＯＳ形成予定領域にたとえばｎ型不純物としてリン
（Ｐ+ ）をイオン注入してｎ型ウェル６（ｎ−Ｗｅｌ
ｌ）を形成した。このときのイオン注入条件は、一例と
してイオン加速エネルギー３３０ｋｅＶ，ドーズ量８×
１０12／ｃｍ2 とした。この後、上記ｎ型ウェル６中、
チャネル領域となる浅い領域に閾値電圧Ｖth調整用のイ
オン注入、深い領域にパンチスルー防止用のイオン注入
をそれぞれ行い、さらにフィールド酸化膜４の下側にあ
る両ウェルの境界にチャネル・ストップ領域（図示せ
ず。）を形成するためのイオン注入を行った。
膜２を除去した後、図２に示されるように、ｎＭＯＳ形
成予定領域をレジスト・パターン５（ＰＲ）で被覆し、
ｐＭＯＳ形成予定領域にたとえばｎ型不純物としてリン
（Ｐ+ ）をイオン注入してｎ型ウェル６（ｎ−Ｗｅｌ
ｌ）を形成した。このときのイオン注入条件は、一例と
してイオン加速エネルギー３３０ｋｅＶ，ドーズ量８×
１０12／ｃｍ2 とした。この後、上記ｎ型ウェル６中、
チャネル領域となる浅い領域に閾値電圧Ｖth調整用のイ
オン注入、深い領域にパンチスルー防止用のイオン注入
をそれぞれ行い、さらにフィールド酸化膜４の下側にあ
る両ウェルの境界にチャネル・ストップ領域（図示せ
ず。）を形成するためのイオン注入を行った。
【００３０】上記レジスト・パターン５をアッシングに
より除去した後、図３に示されるように、ｐＭＯＳ形成
予定領域をレジスト・パターン７（ＰＲ）で被覆し、ｎ
ＭＯＳ形成予定領域にたとえばｐ型不純物としてホウ素
（Ｂ+ ）をイオン注入し、ｐ型ウェル８（ｐ−Ｗｅｌ
ｌ）を形成した。このときのイオン注入条件は、一例と
してイオン加速エネルギー２８０ｋｅＶ，ドーズ量１×
１０13／ｃｍ2 とした。この後、上記ｐ型ウェル８中、
チャネル領域となる浅い領域に閾値電圧Ｖth調整用のイ
オン注入、深い領域にパンチスルー防止用のイオン注入
をそれぞれ行い、さらにフィールド酸化膜４の片側にチ
ャネル・ストップ領域（図示せず。）を形成するための
イオン注入を行った。
より除去した後、図３に示されるように、ｐＭＯＳ形成
予定領域をレジスト・パターン７（ＰＲ）で被覆し、ｎ
ＭＯＳ形成予定領域にたとえばｐ型不純物としてホウ素
（Ｂ+ ）をイオン注入し、ｐ型ウェル８（ｐ−Ｗｅｌ
ｌ）を形成した。このときのイオン注入条件は、一例と
してイオン加速エネルギー２８０ｋｅＶ，ドーズ量１×
１０13／ｃｍ2 とした。この後、上記ｐ型ウェル８中、
チャネル領域となる浅い領域に閾値電圧Ｖth調整用のイ
オン注入、深い領域にパンチスルー防止用のイオン注入
をそれぞれ行い、さらにフィールド酸化膜４の片側にチ
ャネル・ストップ領域（図示せず。）を形成するための
イオン注入を行った。
【００３１】上記レジスト・パターン７をアッシングに
より除去した後、図４に示されるように、パイロジェニ
ック酸化によりＳｉ基板１の表面に厚さ約８ｎｍのゲー
ト酸化膜９（ＳｉＯ2 ）を形成した。続いてこの上に、
厚さ約７０ｎｍの真性ポリシリコン膜１０ｉ（ｐｏｌｙ
Ｓｉ）（添字ｉは真性であることを表す。）および厚さ
約７０ｎｍのＷＳｉｘ膜１１をそれぞれ通常の減圧ＣＶ
Ｄ法により成膜し、Ｗ−ポリサイド膜を形成した。この
Ｗ−ポリサイド膜の上にはさらに、本発明の最大の特色
をなす膜として、厚さ約４０ｎｍのマスク用ＳｉＯｘ膜
１２を成膜した。このマスク用ＳｉＯｘ膜１２の成膜
は、減圧ＣＶＤ，常圧ＣＶＤ，プラズマＣＶＤのいずれ
の方法によって行っても良い。
より除去した後、図４に示されるように、パイロジェニ
ック酸化によりＳｉ基板１の表面に厚さ約８ｎｍのゲー
ト酸化膜９（ＳｉＯ2 ）を形成した。続いてこの上に、
厚さ約７０ｎｍの真性ポリシリコン膜１０ｉ（ｐｏｌｙ
Ｓｉ）（添字ｉは真性であることを表す。）および厚さ
約７０ｎｍのＷＳｉｘ膜１１をそれぞれ通常の減圧ＣＶ
Ｄ法により成膜し、Ｗ−ポリサイド膜を形成した。この
Ｗ−ポリサイド膜の上にはさらに、本発明の最大の特色
をなす膜として、厚さ約４０ｎｍのマスク用ＳｉＯｘ膜
１２を成膜した。このマスク用ＳｉＯｘ膜１２の成膜
は、減圧ＣＶＤ，常圧ＣＶＤ，プラズマＣＶＤのいずれ
の方法によって行っても良い。
【００３２】次に、図５に示されるように、上記マスク
用ＳｉＯｘ膜１２の表面でレジスト・パターニングを行
い、第２導電型領域と実質的に対応する領域を第１レジ
スト・パターン１３（ＰＲ）で被覆した。ただし、この
ときのパターン・エッジはフィールド酸化膜４上にある
が、設計位置に対して両方向にΔｄずつずれる可能性が
ある。
用ＳｉＯｘ膜１２の表面でレジスト・パターニングを行
い、第２導電型領域と実質的に対応する領域を第１レジ
スト・パターン１３（ＰＲ）で被覆した。ただし、この
ときのパターン・エッジはフィールド酸化膜４上にある
が、設計位置に対して両方向にΔｄずつずれる可能性が
ある。
【００３３】次に、この第１レジスト・パターン１３を
マスクとしてＲＩＥ（反応性イオン・エッチング）を行
うことにより、上記マスク用ＳｉＯｘ膜１２の露出部を
除去し、ＳｉＯｘマスク１２ａを形成した。続いて、上
記第１レジスト・パターン１３と上記ＳｉＯｘマスク１
２ａとを介して真性ポリシリコン膜１０ｉへホウ素（Ｂ
+ ）をイオン注入した。このときのイオン注入条件は、
一例としてイオン加速エネルギー１５ｋｅＶ，ドーズ量
４×１０15／ｃｍ2 とした。これにより、上記真性ポリ
シリコン膜１０ｉ中、前記第１導電型領域と実質的に対
応する領域をｐ+ 型領域１０ｐとした。
マスクとしてＲＩＥ（反応性イオン・エッチング）を行
うことにより、上記マスク用ＳｉＯｘ膜１２の露出部を
除去し、ＳｉＯｘマスク１２ａを形成した。続いて、上
記第１レジスト・パターン１３と上記ＳｉＯｘマスク１
２ａとを介して真性ポリシリコン膜１０ｉへホウ素（Ｂ
+ ）をイオン注入した。このときのイオン注入条件は、
一例としてイオン加速エネルギー１５ｋｅＶ，ドーズ量
４×１０15／ｃｍ2 とした。これにより、上記真性ポリ
シリコン膜１０ｉ中、前記第１導電型領域と実質的に対
応する領域をｐ+ 型領域１０ｐとした。
【００３４】なお、上記マスク用ＳｉＯｘ膜１２のＲＩ
Ｅとｐ型不純物のイオン注入とは、順番を上述のプロセ
スの逆としても良い。ただし、逆とした場合は、上記マ
スク用ＳｉＯｘ膜１２を貫通して真性ポリシリコン膜１
０ｉへイオンを打ち込むことになるので、上記の条件よ
りもイオン加速エネルギーを高めることが必要である。
Ｅとｐ型不純物のイオン注入とは、順番を上述のプロセ
スの逆としても良い。ただし、逆とした場合は、上記マ
スク用ＳｉＯｘ膜１２を貫通して真性ポリシリコン膜１
０ｉへイオンを打ち込むことになるので、上記の条件よ
りもイオン加速エネルギーを高めることが必要である。
【００３５】次に、上記第１レジスト・パターン１３を
アッシングにより除去し、図６に示されるように、上記
第１導電型領域に実質的に対応する領域を被覆する第２
レジスト・パターン１４（ＰＲ）を形成した。この第２
レジスト・パターン１４は、上記ＳｉＯｘマスク１２ａ
のパターン・エッジをフォトリソグラフィ時の位置合わ
せターゲットとして用いることにより、該パターン・エ
ッジから所定距離Ｗrem だけ離間して形成される。この
ＳｉＯｘマスク１２ａと第２レジスト・パターン１４の
双方のパターン・エッジに囲まれる領域が、次工程で行
われるＷＳｉｘ膜１１の選択除去領域、すなわち分断領
域となる。ただし、上記第２レジスト・パターン１４の
位置は、設計位置に対して両方向にΔｄ′ずつずれる可
能性があるので、上記分断領域の幅を確保するために
は、この所定距離Ｗrem をΔｄ′より大きく設定してお
くことが必要である。かかる設定により、第２レジスト
・パターン１４とが最も接近した場合にも、最小除去幅
αだけは確保されることになる。また、本明細書中では
以下、上記の所定距離Ｗrem をＷＳｉｘ膜１１の「除去
幅」と称することにする。
アッシングにより除去し、図６に示されるように、上記
第１導電型領域に実質的に対応する領域を被覆する第２
レジスト・パターン１４（ＰＲ）を形成した。この第２
レジスト・パターン１４は、上記ＳｉＯｘマスク１２ａ
のパターン・エッジをフォトリソグラフィ時の位置合わ
せターゲットとして用いることにより、該パターン・エ
ッジから所定距離Ｗrem だけ離間して形成される。この
ＳｉＯｘマスク１２ａと第２レジスト・パターン１４の
双方のパターン・エッジに囲まれる領域が、次工程で行
われるＷＳｉｘ膜１１の選択除去領域、すなわち分断領
域となる。ただし、上記第２レジスト・パターン１４の
位置は、設計位置に対して両方向にΔｄ′ずつずれる可
能性があるので、上記分断領域の幅を確保するために
は、この所定距離Ｗrem をΔｄ′より大きく設定してお
くことが必要である。かかる設定により、第２レジスト
・パターン１４とが最も接近した場合にも、最小除去幅
αだけは確保されることになる。また、本明細書中では
以下、上記の所定距離Ｗrem をＷＳｉｘ膜１１の「除去
幅」と称することにする。
【００３６】続いて、上記第２レジスト・パターン１４
をマスクとし、ＳｉＯｘマスク１２ａを貫通する条件で
真性ポリシリコン膜１０ｉへリン（Ｐ+ ）をイオン注入
した。このときのイオン注入条件は、一例としてイオン
加速エネルギー３０ｋｅＶ，ドーズ量３×１０15／ｃｍ
2 とした。これにより、上記真性ポリシリコン膜１０ｉ
中、前記第２導電型領域と実質的に対応する領域をｎ+
型領域１０ｎとした。またこれと同時に、第２レジスト
・パターン１４とＳｉＯｘマスク１２ａとの間に露出す
る領域においては、先に形成されたｐ+ 型領域１０ｐの
端部にｎ型不純物のイオン注入が重複して行われるため
に、ｐｎ混合領域１０ｐｎが形成された。
をマスクとし、ＳｉＯｘマスク１２ａを貫通する条件で
真性ポリシリコン膜１０ｉへリン（Ｐ+ ）をイオン注入
した。このときのイオン注入条件は、一例としてイオン
加速エネルギー３０ｋｅＶ，ドーズ量３×１０15／ｃｍ
2 とした。これにより、上記真性ポリシリコン膜１０ｉ
中、前記第２導電型領域と実質的に対応する領域をｎ+
型領域１０ｎとした。またこれと同時に、第２レジスト
・パターン１４とＳｉＯｘマスク１２ａとの間に露出す
る領域においては、先に形成されたｐ+ 型領域１０ｐの
端部にｎ型不純物のイオン注入が重複して行われるため
に、ｐｎ混合領域１０ｐｎが形成された。
【００３７】次に、上記第２レジスト・パターン１４と
ＳｉＯｘマスク１２ａとをマスクとしてＲＩＥを行うこ
とにより、図７に示されるように、前述の除去幅Ｗrem
分のみＷＳｉｘ膜１１を選択的に除去した。これでｐ+
型領域１０ｐとｎ+ 型領域１０ｎとの間の不純物相互拡
散の経路が断たれたことになる。
ＳｉＯｘマスク１２ａとをマスクとしてＲＩＥを行うこ
とにより、図７に示されるように、前述の除去幅Ｗrem
分のみＷＳｉｘ膜１１を選択的に除去した。これでｐ+
型領域１０ｐとｎ+ 型領域１０ｎとの間の不純物相互拡
散の経路が断たれたことになる。
【００３８】ここで、上記の除去幅Ｗrem をフィールド
酸化膜４の幅の範囲内に確保するための該フィールド酸
化膜４の必要形成幅ＷFIについて考えると、これは上記
の除去幅Ｗrem の両側に第１レジスト・パターン１３の
重ね合わせ誤差Δｄと第２レジスト・パターン１４の重
ね合わせ誤差Δｄ′をそれぞれ加えた幅とすれば良いこ
とが明らかである。すなわちＷFIは、 ＷFI ＝ Ｗrem ＋ Δｄ ＋ Δｄ′ ＝ ２Δｄ′＋ α ＋ Δｄ となる。
酸化膜４の幅の範囲内に確保するための該フィールド酸
化膜４の必要形成幅ＷFIについて考えると、これは上記
の除去幅Ｗrem の両側に第１レジスト・パターン１３の
重ね合わせ誤差Δｄと第２レジスト・パターン１４の重
ね合わせ誤差Δｄ′をそれぞれ加えた幅とすれば良いこ
とが明らかである。すなわちＷFIは、 ＷFI ＝ Ｗrem ＋ Δｄ ＋ Δｄ′ ＝ ２Δｄ′＋ α ＋ Δｄ となる。
【００３９】上記のＷFIの値を、前掲の図１５に示した
フィールド酸化膜３２の必要形成幅ＷFI＝２Δｄ＋４Δ
ｄ′と比較するために、Δｄ＝Δｄ′と仮定する。この
仮定は、第１レジスト・パターン１３と第２レジスト・
パターン１４の両者を形成するためのフォトリソグラフ
ィが、同等の表面段差を有する基体上で、同程度のパタ
ーン寸法を有するレチクルを用い、かつ同じステッパを
用いて行われることを前提としている。また、αの値は
Δｄより小さくても実用上は構わないが、簡単のために
やはりα＝Δｄと仮定する。以上の仮定にもとづくと、
本発明と従来のＷFIはそれぞれ、 ＷFI（本発明）〜 ４Δｄ ＷFI（従来） 〜 ６Δｄ のように表される。Δｄの値は、０．３５μｍルールで
は０．１５μｍ程度、０．２５μｍルールでは０．１μ
ｍ程度である。したがって、本発明によればフィールド
酸化膜４の必要形成幅ＷFIを、２／３程度には縮小でき
ることがわかる。もっとも、αの値がΔｄよりも小さけ
れば、ＷFIをこれ以上に縮小することが可能であり、逆
にα＝２Δｄ程度であってもまだ本発明のメリットが生
ずることになる。
フィールド酸化膜３２の必要形成幅ＷFI＝２Δｄ＋４Δ
ｄ′と比較するために、Δｄ＝Δｄ′と仮定する。この
仮定は、第１レジスト・パターン１３と第２レジスト・
パターン１４の両者を形成するためのフォトリソグラフ
ィが、同等の表面段差を有する基体上で、同程度のパタ
ーン寸法を有するレチクルを用い、かつ同じステッパを
用いて行われることを前提としている。また、αの値は
Δｄより小さくても実用上は構わないが、簡単のために
やはりα＝Δｄと仮定する。以上の仮定にもとづくと、
本発明と従来のＷFIはそれぞれ、 ＷFI（本発明）〜 ４Δｄ ＷFI（従来） 〜 ６Δｄ のように表される。Δｄの値は、０．３５μｍルールで
は０．１５μｍ程度、０．２５μｍルールでは０．１μ
ｍ程度である。したがって、本発明によればフィールド
酸化膜４の必要形成幅ＷFIを、２／３程度には縮小でき
ることがわかる。もっとも、αの値がΔｄよりも小さけ
れば、ＷFIをこれ以上に縮小することが可能であり、逆
にα＝２Δｄ程度であってもまだ本発明のメリットが生
ずることになる。
【００４０】なお、上述のｎ型不純物のイオン注入とＷ
Ｓｉｘ膜のＲＩＥとは、順序を逆としても構わない。逆
とした場合には、ＷＳｉｘ膜の除去領域において厚さ７
０ｎｍのｐ+ 型領域１０ｐの端部が露出した状態でイオ
ン注入が行われることになるが、このときのイオンの飛
程は厚さ４０ｎｍのＳｉＯｘマスク１２ａと厚さ７０ｎ
ｍのＷＳｉｘ膜１１とを通過してｎ+ 型領域１０ｎに達
するように設定されているため、上記除去領域では注入
されたイオンはすべてフィールド酸化膜４中に達し、こ
の膜中で停止する。したがって、この場合にはポリシリ
コン膜にはｐｎ混合領域が形成されず、ｐ+ 型領域１０
ｐがそのまま残る。
Ｓｉｘ膜のＲＩＥとは、順序を逆としても構わない。逆
とした場合には、ＷＳｉｘ膜の除去領域において厚さ７
０ｎｍのｐ+ 型領域１０ｐの端部が露出した状態でイオ
ン注入が行われることになるが、このときのイオンの飛
程は厚さ４０ｎｍのＳｉＯｘマスク１２ａと厚さ７０ｎ
ｍのＷＳｉｘ膜１１とを通過してｎ+ 型領域１０ｎに達
するように設定されているため、上記除去領域では注入
されたイオンはすべてフィールド酸化膜４中に達し、こ
の膜中で停止する。したがって、この場合にはポリシリ
コン膜にはｐｎ混合領域が形成されず、ｐ+ 型領域１０
ｐがそのまま残る。
【００４１】この後、図８に示されるように、アッシン
グによりレジスト・パターン１４を、またＲＩＥにより
ＳｉＯｘマスク１２ａをそれぞれ除去した。なお、この
アッシングとＲＩＥとは、いずれを先に行っても良い。
あるいは、上記ＳｉＯｘマスク１２ａは後工程で層間絶
縁膜（図１１の符号１９）の一部として用いることが可
能なので、残しておくことも考えられる。しかし、次に
述べるゲート電極加工の際のＲＩＥ条件が第１導電型領
域と第２導電型領域とで異なってしまうこと、表面段差
の増大、さらにＬＤＤサイドウォール寸法がｐＭＯＳと
ｎＭＯＳの間で異なる可能性があることを考えると、や
はりこの時点で除去しておくことが好適である。
グによりレジスト・パターン１４を、またＲＩＥにより
ＳｉＯｘマスク１２ａをそれぞれ除去した。なお、この
アッシングとＲＩＥとは、いずれを先に行っても良い。
あるいは、上記ＳｉＯｘマスク１２ａは後工程で層間絶
縁膜（図１１の符号１９）の一部として用いることが可
能なので、残しておくことも考えられる。しかし、次に
述べるゲート電極加工の際のＲＩＥ条件が第１導電型領
域と第２導電型領域とで異なってしまうこと、表面段差
の増大、さらにＬＤＤサイドウォール寸法がｐＭＯＳと
ｎＭＯＳの間で異なる可能性があることを考えると、や
はりこの時点で除去しておくことが好適である。
【００４２】次に、図９に示されるように、上記Ｗ−ポ
リサイド膜上でレジスト・パターニングを行い、レジス
ト・パターン１５を形成した後、これをマスクとするＲ
ＩＥを行い、ｐＭＯＳ形成予定領域にはｐ+ 型領域１０
ｐを含むｐ+ 型ゲート電極１６ｐ、ｎＭＯＳ形成予定領
域にはｎ+ 型領域１０ｎを含むｎ+ 型ゲート電極１６ｎ
を形成した。
リサイド膜上でレジスト・パターニングを行い、レジス
ト・パターン１５を形成した後、これをマスクとするＲ
ＩＥを行い、ｐＭＯＳ形成予定領域にはｐ+ 型領域１０
ｐを含むｐ+ 型ゲート電極１６ｐ、ｎＭＯＳ形成予定領
域にはｎ+ 型領域１０ｎを含むｎ+ 型ゲート電極１６ｎ
を形成した。
【００４３】次に、図１０に示されるように上記レジス
ト・パターン１５を除去し、ｎＭＯＳ形成予定領域を被
覆する新たなレジスト・パターン（図示せず。）を介し
た低濃度イオン注入を行ってｎ型ウェル６の表層部にｐ
- 型ＬＤＤ領域１７ｐを形成し、続いてｐＭＯＳ形成予
定領域を被覆するさらに別のレジスト・パターン（図示
せず。）を介したイオン注入を行ってｐＭＯＳ型ウェル
８の表層部にｎ- 型ＬＤＤ領域１７ｎを形成した。さら
に、基体の全面にＳｉＯｘ膜を堆積させた後、この膜を
エッチバックし、ＬＤＤサイドウォール１８ａを形成し
た。なお、このエッチバック時には、フィールド酸化膜
４上において、ＷＳｉｘ膜１１の分断により生じた側壁
面上にも微小なサイドウォール１８ｂが付随的に形成さ
れる。
ト・パターン１５を除去し、ｎＭＯＳ形成予定領域を被
覆する新たなレジスト・パターン（図示せず。）を介し
た低濃度イオン注入を行ってｎ型ウェル６の表層部にｐ
- 型ＬＤＤ領域１７ｐを形成し、続いてｐＭＯＳ形成予
定領域を被覆するさらに別のレジスト・パターン（図示
せず。）を介したイオン注入を行ってｐＭＯＳ型ウェル
８の表層部にｎ- 型ＬＤＤ領域１７ｎを形成した。さら
に、基体の全面にＳｉＯｘ膜を堆積させた後、この膜を
エッチバックし、ＬＤＤサイドウォール１８ａを形成し
た。なお、このエッチバック時には、フィールド酸化膜
４上において、ＷＳｉｘ膜１１の分断により生じた側壁
面上にも微小なサイドウォール１８ｂが付随的に形成さ
れる。
【００４４】この後、図１１に示されるように、ｐＭＯ
Ｓ形成予定領域とｎＭＯＳ形成予定領域にそれぞれレジ
スト・パターン（図示せず。）を介した高濃度イオン注
入を行って、ｐ型ソース／ドレイン領域１９ｐおよびｎ
型ソース／ドレイン領域１９ｎを形成した。続いて、基
体の全面をＳｉＯｘ層間絶縁膜２０で被覆し、この膜を
パターニングしてコンタクトホール２１を開口した。さ
らにこのコンタクトホール２１を埋め込むごとく基体の
全面にたとえばＡｌ−１％Ｓｉ膜をスパッタ成膜し、こ
の膜をパターニングして、上記ｐ+ 型ゲート電極１６ｐ
とｎ+ 型ゲート電極１６ｎの双方に接続する上層配線２
２（Ａｌ）を形成した。このようにして、デュアルゲー
ト型ＣＭＯＳを完成させた。このようにして製造された
ＣＭＯＳは、ｐＭＯＳの性能向上を反映して動作が高速
化されると共に、回路面積が従来の約９０％に縮小され
ていた。
Ｓ形成予定領域とｎＭＯＳ形成予定領域にそれぞれレジ
スト・パターン（図示せず。）を介した高濃度イオン注
入を行って、ｐ型ソース／ドレイン領域１９ｐおよびｎ
型ソース／ドレイン領域１９ｎを形成した。続いて、基
体の全面をＳｉＯｘ層間絶縁膜２０で被覆し、この膜を
パターニングしてコンタクトホール２１を開口した。さ
らにこのコンタクトホール２１を埋め込むごとく基体の
全面にたとえばＡｌ−１％Ｓｉ膜をスパッタ成膜し、こ
の膜をパターニングして、上記ｐ+ 型ゲート電極１６ｐ
とｎ+ 型ゲート電極１６ｎの双方に接続する上層配線２
２（Ａｌ）を形成した。このようにして、デュアルゲー
ト型ＣＭＯＳを完成させた。このようにして製造された
ＣＭＯＳは、ｐＭＯＳの性能向上を反映して動作が高速
化されると共に、回路面積が従来の約９０％に縮小され
ていた。
【００４５】以上、本発明の実施の形態について説明し
たが、本発明のこの実施の形態に何ら限定されるもので
はない。たとえば、上述の実施の形態ではポリシリコン
膜に積層される低抵抗導電膜をＷＳｉｘ膜としたが、Ｔ
ｉＳｉｘやＭｏＳｉｘ等の他の金属シリサイド膜、ある
いはＷ膜やＭｏ膜等の金属膜であっても良い。また、マ
スク用材料膜としては、上述のマスク用ＳｉＯｘ膜に限
られず、ＳｉＮ膜やＡｌ膜等、ＷＳｉｘ膜に対してエッ
チング選択比を確保し得る膜を選択して用いることがで
きる。さらに、本発明により製造されるＣＭＯＳは上述
のようなバルク基板上に形成されるものとは限られず、
ＳＯＩ基板上に形成されるものであっても良い。この
他、基体の構成、各部の寸法、イオン注入条件等の細部
は適宜変更および選択が可能である。
たが、本発明のこの実施の形態に何ら限定されるもので
はない。たとえば、上述の実施の形態ではポリシリコン
膜に積層される低抵抗導電膜をＷＳｉｘ膜としたが、Ｔ
ｉＳｉｘやＭｏＳｉｘ等の他の金属シリサイド膜、ある
いはＷ膜やＭｏ膜等の金属膜であっても良い。また、マ
スク用材料膜としては、上述のマスク用ＳｉＯｘ膜に限
られず、ＳｉＮ膜やＡｌ膜等、ＷＳｉｘ膜に対してエッ
チング選択比を確保し得る膜を選択して用いることがで
きる。さらに、本発明により製造されるＣＭＯＳは上述
のようなバルク基板上に形成されるものとは限られず、
ＳＯＩ基板上に形成されるものであっても良い。この
他、基体の構成、各部の寸法、イオン注入条件等の細部
は適宜変更および選択が可能である。
【００４６】
【発明の効果】以上の説明からも明らかなように、本発
明の半導体装置の製造方法によれば、デュアルゲート型
ＣＭＯＳのゲート電極に含まれるｐ型，ｎ型の両ゲート
不純物の相互拡散を抑制するためにフィールド酸化膜上
で金属シリサイド膜または金属膜を分断する場合に、こ
の分断領域の幅を縮小してフィールド酸化膜の必要形成
幅を減少させることができる。このことにより、回路面
積の縮小が可能となり、結果的にメモリ系デバイスやロ
ジック系デバイスの高集積化を推進することができる。
明の半導体装置の製造方法によれば、デュアルゲート型
ＣＭＯＳのゲート電極に含まれるｐ型，ｎ型の両ゲート
不純物の相互拡散を抑制するためにフィールド酸化膜上
で金属シリサイド膜または金属膜を分断する場合に、こ
の分断領域の幅を縮小してフィールド酸化膜の必要形成
幅を減少させることができる。このことにより、回路面
積の縮小が可能となり、結果的にメモリ系デバイスやロ
ジック系デバイスの高集積化を推進することができる。
【図１】本発明を適用してデュアルゲート型ＣＭＯＳを
製造するプロセス例において、Ｓｉ基板で選択酸化分離
法によりフィールド酸化膜を形成した状態を示す模式的
断面図である。
製造するプロセス例において、Ｓｉ基板で選択酸化分離
法によりフィールド酸化膜を形成した状態を示す模式的
断面図である。
【図２】レジスト・パターニングとイオン注入を経て、
図１のＳｉ基板にｎ型ウェルを形成した状態を示す模式
的断面図てある。
図１のＳｉ基板にｎ型ウェルを形成した状態を示す模式
的断面図てある。
【図３】レジスト・パターニングとイオン注入を経て、
図１のＳｉ基板にｐ型ウェルを形成した状態を示す模式
的断面図である。
図１のＳｉ基板にｐ型ウェルを形成した状態を示す模式
的断面図である。
【図４】ゲート酸化を経てＷ−ポリサイド膜とマスク用
ＳｉＯｘ膜を成膜した状態を示す模式的断面図である。
ＳｉＯｘ膜を成膜した状態を示す模式的断面図である。
【図５】レジスト・パターニングとマスク用ＳｉＯｘ膜
のドライエッチングを経て、図４の真性ポリシリコン膜
へｐ型不純物のイオン注入を行っている状態を示す模式
的断面図である。
のドライエッチングを経て、図４の真性ポリシリコン膜
へｐ型不純物のイオン注入を行っている状態を示す模式
的断面図である。
【図６】レジスト・パターニングを経て、図４の真性ポ
リシリコン膜へｎ型不純物のイオン注入を行っている状
態を示す模式的断面図である。
リシリコン膜へｎ型不純物のイオン注入を行っている状
態を示す模式的断面図である。
【図７】図６のｐ+ 型ポリシリコン膜とｎ+ 型ポリシリ
コン膜の境界部においてＷＳｉｘ膜を選択的に除去した
状態を示す模式的断面図である。
コン膜の境界部においてＷＳｉｘ膜を選択的に除去した
状態を示す模式的断面図である。
【図８】図７のマスク用ＳｉＯｘ膜のパターンとレジス
ト・パターンとを除去した状態を示す模式的断面図であ
る。
ト・パターンとを除去した状態を示す模式的断面図であ
る。
【図９】図８のＷ−ポリサイド膜をパターニングしてゲ
ート電極を形成した状態を示す模式的断面図である。
ート電極を形成した状態を示す模式的断面図である。
【図１０】図９の基体にＬＤＤ領域およびＬＤＤサイド
ウォールを形成した状態を示す模式的断面図である。
ウォールを形成した状態を示す模式的断面図である。
【図１１】図１０の基体にソース／ドレイン領域，層間
絶縁膜および上層配線を形成した状態を示す模式的断面
図である。
絶縁膜および上層配線を形成した状態を示す模式的断面
図である。
【図１２】従来のデュアルゲート型ＣＭＯＳの製造プロ
セスにおいて、Ｓｉ基板上にフィールド酸化膜，ｎ型ウ
ェル，ｐ型ウェル，ゲート酸化膜，およびＷ−ポリサイ
ド膜を形成した状態を示す模式的断面図である。
セスにおいて、Ｓｉ基板上にフィールド酸化膜，ｎ型ウ
ェル，ｐ型ウェル，ゲート酸化膜，およびＷ−ポリサイ
ド膜を形成した状態を示す模式的断面図である。
【図１３】レジスト・パターニングとイオン注入を経
て、図１２の真性ポリシリコン膜へｐ型不純物のイオン
注入を行っている状態を示す模式的断面図である。
て、図１２の真性ポリシリコン膜へｐ型不純物のイオン
注入を行っている状態を示す模式的断面図である。
【図１４】レジスト・パターニングとイオン注入を経
て、図１３の真性ポリシリコン膜へｎ型不純物のイオン
注入を行っている状態を示す模式的断面図である。
て、図１３の真性ポリシリコン膜へｎ型不純物のイオン
注入を行っている状態を示す模式的断面図である。
【図１５】図１４のｐ+ 型領域とｎ+ 型領域の境界部に
おいてＷＳｉｘ膜を選択的に除去するためのレジスト・
パターニングを行った状態を示す模式的断面図である。
おいてＷＳｉｘ膜を選択的に除去するためのレジスト・
パターニングを行った状態を示す模式的断面図である。
【図１６】図１５のＷＳｉｘ膜の露出部を選択的に除去
し、レジスト・パターンを除去した状態を示す模式的断
面図である。
し、レジスト・パターンを除去した状態を示す模式的断
面図である。
１ Ｓｉ基板 ２ ゲート酸化膜 ４ フィールド酸化
膜 ９ ゲート酸化膜 １０ｉ 真性ポリシリコン膜 １０ｐ ｐ+ 型領域 １
０ｎ ｎ+ 型領域 １１ＷＳｉｘ膜 １２ マスク用Ｓ
ｉＯｘ膜 １２ａ ＳｉＯｘマスク １３ 第１レジス
ト・パターン １４ 第２レジスト・パターン ＷFI
フィールド酸化膜の必要形成幅 Ｗrem ＷＳｉｘ膜の除
去幅 α ＷＳｉｘ膜の最小除去幅
膜 ９ ゲート酸化膜 １０ｉ 真性ポリシリコン膜 １０ｐ ｐ+ 型領域 １
０ｎ ｎ+ 型領域 １１ＷＳｉｘ膜 １２ マスク用Ｓ
ｉＯｘ膜 １２ａ ＳｉＯｘマスク １３ 第１レジス
ト・パターン １４ 第２レジスト・パターン ＷFI
フィールド酸化膜の必要形成幅 Ｗrem ＷＳｉｘ膜の除
去幅 α ＷＳｉｘ膜の最小除去幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (10)
- 【請求項１】 第１導電型不純物を含む第１導電型領域
と第２導電型不純物を含む第２導電型領域とが互いに隣
接形成されてなるポリシリコン膜と、該ポリシリコン膜
より比抵抗の小さい低抵抗導電膜とがこの順に積層され
てなる積層膜を用いて電極パターンを形成する半導体装
置の製造方法であって、 真性ポリシリコン膜とこれより比抵抗の小さい低抵抗導
電膜とをこの順に積層して積層膜を成膜する第１工程
と、 前記積層膜上にこれとエッチング選択比を確保し得るマ
スク用材料膜を成膜する第２工程と、 前記マスク用材料膜上において前記第２導電型領域と実
質的に対応する領域を第１レジスト・パターンで被覆す
る第３工程と、 前記第１レジスト・パターンをエッチング・マスクと
し、前記マスク用材料膜の露出部を選択的に除去する第
４工程と、 前記第１レジスト・パターンを不純物導入マスクとし、
前記真性ポリシリコン膜中、前記第１導電型領域と実質
的に対応する領域へ第１導電型不純物を導入する第５工
程と、 前記第１レジスト・パターンを除去する第６工程と、 前記低抵抗導電膜上において前記第１導電型領域と実質
的に対応する領域を、前記の選択的除去により生じた前
記マスク用材料膜のパターン・エッジから所定距離だけ
離間する第２レジスト・パターンで被覆する第７工程
と、 前記第２レジスト・パターンを不純物導入マスクとし、
前記ポリシリコン膜の前記第２導電型領域と実質的に対
応する領域へ第２導電型不純物を導入する第８工程と、 前記第２レジスト・パターンと前記マスク用材料膜のパ
ターンとを共にエッチング・マスクとし、前記低抵抗導
電膜の露出部を選択的に除去する第９工程と、 前記第２レジスト・パターンを除去する第１０工程とを
有する半導体装置の製造方法。 - 【請求項２】 前記第７工程では、後の第９工程におけ
る前記低抵抗導電膜の除去幅を決定する前記所定距離
を、前記第２レジスト・パターンの重ね合わせ誤差より
大きく設定する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第９工程における前記低抵抗導電膜
の露出部を素子分離領域上に設ける請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記第４工程と前記第５工程の順番を入
れ換える請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第８工程と前記第９工程の順番を入
れ換える請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記第１０工程を終了後、前記マスク用
材料膜のパターンを除去する第１１工程を設ける請求項
１記載の半導体装置の製造方法。 - 【請求項７】 前記第１０工程と前記第１１工程の順番
を入れ換える請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記低抵抗導電膜が金属シリサイド膜ま
たは金属膜である請求項１記載の半導体装置の製造方
法。 - 【請求項９】 前記マスク用材料膜がＳｉＯｘ系膜また
はＳｉＮ系膜である請求項１記載の半導体装置の製造方
法。 - 【請求項１０】 前記第１導電型領域と前記第２導電型
領域とをそれぞれ用いて逆の導電型のトランジスタのゲ
ート電極を形成する請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100232A JPH09289257A (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100232A JPH09289257A (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289257A true JPH09289257A (ja) | 1997-11-04 |
Family
ID=14268534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8100232A Withdrawn JPH09289257A (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076138A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | デュアルゲート構造を有する半導体装置の製造方法、およびその方法により製造された半導体装置 |
| US6670680B2 (en) | 2001-01-18 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device comprising a dual gate CMOS |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
-
1996
- 1996-04-22 JP JP8100232A patent/JPH09289257A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076138A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | デュアルゲート構造を有する半導体装置の製造方法、およびその方法により製造された半導体装置 |
| US6620666B2 (en) | 2000-08-28 | 2003-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device of dual-gate construction, and semiconductor device manufactured thereby including forming a region of over-lapping n-type and p-type impurities with lower resistance |
| US6670680B2 (en) | 2001-01-18 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device comprising a dual gate CMOS |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |