JP2002110817A

JP2002110817A - 半導体装置の製造方法

Info

Publication number: JP2002110817A
Application number: JP2000297700A
Authority: JP
Inventors: Kazuya Ouchi; 和也大内; Yoshiaki Toyoshima; 義明豊島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-28
Filing date: 2000-09-28
Publication date: 2002-04-12

Abstract

(57)【要約】（修正有）【課題】ＣＭＯＳを用いたロジック回路において、ゲー
ト電極上でのシリサイド膜の成膜不良を防止できるよう
にする。【解決手段】ゲート電極に自己整合的にｎＭＯＳＦＥＴ
領域のソース／ドレイン拡散層３７およびｐＭＯＳＦＥ
Ｔ領域のソース／ドレイン拡散層３８を形成する際に、
それぞれのイオン注入マスクの開口部間に所定の間隔を
設けて、ゲート電極１４上に、ｎ＋型不純物とｐ＋型不
純物とがともに存在しない低濃度な領域Ｙを形成する。
こうして、ｎ＋イオン注入領域とｐ＋イオン注入領域と
の境界部分での成長を妨げることなく、均一な膜厚のシ
リサイド膜１５を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するもので、特に、システムＬＳＩにおける
サリサイド技術（Ｓｅｌｆ−ａｌｉｇｎｅｄｓｉｌｉ
ｃｉｄｅ）に関するものである。

【０００２】

【従来の技術】従来、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ）を用いたロジック回路、メモリ混載ＬＳＩ
（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃ
ｉｒｃｕｉｔ）、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏ
ｍＡｃｃｅｓｓｒｅａｄｗｒｉｔｅＭｅｍｏｒ
ｙ）などから構成されるシステムＬＳＩにおいては、Ｍ
ＯＳＦＥＴ（メタル酸化膜半導体電界効果型トランジス
タ）のゲート、ソース、ドレインの各電極の低抵抗化を
図る目的で、サリサイド技術が開発されている。サリサ
イド技術とは、ゲート電極上とソース・ドレインの拡散
領域の表面とに、同時に、かつ、自己整合的に、低抵抗
な金属シリサイドを形成する技術である。

【０００３】しかしながら、このサリサイド技術を、Ｃ
ＭＯＳを用いたロジック回路などに適用した場合には、
以下のような問題があった。

【０００４】すなわち、通常のＣＭＯＳは、たとえば図
１３に示すように、隣接するｎＭＯＳＦＥＴ領域１０１
およびｐＭＯＳＦＥＴ領域１０２の相互間において、各
不純物のイオン注入領域１０１ａ，１０２ａの一部が重
なり合うようにして形成されるようになっている。これ
は、ｎＭＯＳＦＥＴ領域１０１およびｐＭＯＳＦＥＴ領
域１０２を跨ぐ、フィールド上のゲート電極１０３がオ
ーバーレイの精度で必要なオーバーラップであり、レジ
ストマスクの合わせずれなどに起因して重なりの度合い
が多少は変化する。また、これらイオン注入領域１０１
ａ，１０２ａは、一般に、ゲート電極１０３を加工した
後に形成される。そのため、たとえば図１４（ａ），
（ｂ）に示すように、ゲート電極１０３の、上記イオン
注入領域１０１ａ，１０２ａが重なり合う部分Ａに対応
する領域Ｂには、ｎ＋型不純物とｐ＋型不純物とがとも
に存在することになる。

【０００５】このようなゲート電極１０３上に、サリサ
イド技術による金属シリサイドを形成しようとすると、
たとえば図１５に示すように、金属シリサイドの成膜時
に、イオン注入領域１０１ａ，１０２ａの境界部分であ
る、ｎ＋型不純物とｐ＋型不純物とがともに存在する領
域Ｂでのシリサイド化反応の速度が、他の部分に比べて
低下し、結果として、その領域Ｂでのシリサイド膜１０
４の膜厚が薄膜化する問題があった。シリサイド膜１０
４の部分的な薄膜化は、その後の熱工程で凝集耐性が劣
化し、断線や異常な抵抗の増大を引き起こし、ひいて
は、回路の誤動作を招く要因となる。

【０００６】

【発明が解決しようとする課題】上記したように、従来
においては、サリサイド技術によりゲート、ソース、ド
レインの各電極を低抵抗化できるものの、イオン注入領
域の境界部分にあたる、ｎ＋型不純物とｐ＋型不純物と
がともに存在するゲート電極上でのシリサイド膜の成膜
不良が、回路の誤動作を招く要因となるなどの欠点があ
った。

【０００７】そこで、この発明は、シリサイド膜の成膜
不良を防止でき、断線や異常な抵抗の増大を引き起こし
て、回路の誤動作を招く要因となるのを改善することが
可能な半導体装置の製造方法を提供することを目的とし
ている。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極を含む前記半導体基板上の第１の表
面領域で、前記ゲート電極に対して自己整合的にイオン
注入を行って、第１導電型の第１の拡散層を形成する工
程と、前記ゲート電極を含む前記半導体基板上の、前記
第１の表面領域と所定の間隔を有して隣接する第２の表
面領域で、前記ゲート電極に対して自己整合的にイオン
注入を行って、第２導電型の第２の拡散層を形成する工
程と、少なくとも前記ゲート電極の上面にシリサイド層
を形成する工程とを備えてなることを特徴とする。

【０００９】この発明の半導体装置の製造方法によれ
ば、ゲート電極上へのシリサイド貼付けにおいて、シリ
サイド化反応の速度が不均一になるのを抑制できるよう
にしている。これにより、シリサイド膜が部分的に薄膜
化し、その後の熱工程で凝集耐性が劣化するのを防ぐこ
とが可能となるものである。

【００１０】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００１１】図１は、本発明の一実施形態にかかる半導
体装置の概略構成を示すものである。なお、ここでは、
システムＬＳＩとしての、ＣＭＯＳを用いたロジック回
路に適用した場合を例に説明する。

【００１２】図において、ＣＭＯＳを用いたロジック回
路は、半導体基板１１上にｎＭＯＳＦＥＴ領域１２とｐ
ＭＯＳＦＥＴ領域１３とが近接して設けられ、これらｎ
ＭＯＳＦＥＴ領域１２とｐＭＯＳＦＥＴ領域１３とに共
通にゲート電極１４が設けられてなる構成とされてい
る。

【００１３】この場合、上記ｎＭＯＳＦＥＴ領域１２側
のｎ＋イオン注入領域（第１の表面領域）１２ａおよび
上記ｐＭＯＳＦＥＴ領域１３側のｐ＋イオン注入領域
（第２の表面領域）１３ａは、ｎＭＯＳＦＥＴ領域１２
およびｐＭＯＳＦＥＴ領域１３を跨ぐ、フィールド上の
ゲート電極１４がオーバーレイの精度で必要なオーバー
ラップをとらず、所定の間隔Ｘ、たとえばゲート電極１
４を形成するための材料であるポリシリコンまたはポリ
シリコンゲルマニウムのグレインサイズ（平均粒径）以
上の幅を有して、互いに形成されるようになっている。
特に、上記ｎ＋イオン注入領域１２ａおよび上記ｐ＋イ
オン注入領域１３ａを形成するためのレジストマスクの
合わせずれによって、所定の間隔Ｘを確保できなくなる
ことがないよう、レジストマスクの合わせずれを見込ん
だ上でポリシリコンまたはポリシリコンゲルマニウムの
グレインサイズ以上になるようにすることが望ましい。

【００１４】ここで、シリサイドのグレイン成長は、下
地のポリシリコンまたはポリシリコンゲルマニウムの結
晶構造に大きな影響を受ける。したがって、下地の結晶
構造が、シリサイドの配向性などの結晶成長に影響を与
える範囲はおおよそグレインサイズと考えられる。ま
た、グレイン内には、活性化アニールにより不純物が拡
散する。そのため、ｎ＋イオン注入領域とｐ＋イオン注
入領域との間に設けられる所定の間隔Ｘが、ポリシリコ
ンまたはポリシリコンゲルマニウムのグレインサイズ以
下の場合には、たとえ不純物がドープされない領域もし
くはエクステンション部相当の低濃度な領域が形成され
ているとしても、グレイン内にはｎ＋のドーパントとｐ
＋のドーパントとが拡散により高濃度に存在することに
なる。よって、その領域上でのシリサイドの成長が阻害
される。

【００１５】上記ゲート電極１４上と、上記ｎＭＯＳＦ
ＥＴ領域１２のソース／ドレイン拡散層となる上記ｎ＋
イオン注入領域１２ａの表面、および、上記ｐＭＯＳＦ
ＥＴ領域１３のソース／ドレイン拡散層となる上記ｐ＋
イオン注入領域１３ａの表面とには、それぞれ、サリサ
イド技術によるシリサイド膜（層）１５が設けられてい
る。

【００１６】さらに、上記ｎＭＯＳＦＥＴ領域１２およ
び上記ｐＭＯＳＦＥＴ領域１３には、上記シリサイド膜
１５を介して、各ソース／ドレイン拡散層にそれぞれつ
ながるコンタクト１６が設けられている。

【００１７】このような構成とした場合、たとえば図２
（ａ），（ｂ）に示すように、ｎ＋イオン注入領域１２
ａおよびｐ＋イオン注入領域１３ａの形成時において、
レジストマスク２１，２２の位置に応じて、ｎ＋イオン
注入領域１２ａとｐ＋イオン注入領域１３ａとの間に設
けられる所定の間隔Ｘに対応して、ゲート電極１４にお
ける、ｎ＋イオン注入領域１２ａとｐ＋イオン注入領域
１３ａとの境界部分に、ｎ＋型不純物とｐ＋型不純物と
がともに存在しない（もしくは、低濃度に存在する）領
域Ｙを形成することが可能となる。

【００１８】このように、ゲート電極１４に、ｎ＋型不
純物とｐ＋型不純物とがともに存在しない（もしくは、
低濃度に存在する）領域Ｙが形成されることにより、た
とえば図３に示すように、シリサイド膜１５の成膜時
に、ゲート電極１４上でのシリサイド化反応の速度を略
均一化（ｎ＋型不純物とｐ＋型不純物とがともに存在す
る領域でのシリサイド化反応の速度の低下を防止）でき
る。よって、ｎ＋イオン注入領域１２ａとｐ＋イオン注
入領域１３ａとの境界部分で、シリサイド膜１５の膜厚
が薄膜化するのを改善することが可能となる。

【００１９】次に、図４〜図１１を参照して、上記した
構成のＣＭＯＳを用いたロジック回路の製造プロセスに
ついて説明する。

【００２０】まず、図４に示すように、半導体基板１１
の表面部に、選択的に、ＳｉＯ2 膜からなるＳＴＩ（Ｓ
ｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構
造の素子分離領域３１を形成する。

【００２１】次いで、図５に示すように、上記素子分離
領域３１の形成された上記半導体基板１１の表面領域
に、ｐ型ウェル領域（Ｐｗｅｌｌ）３２およびｎ型ウェ
ル領域（Ｎｗｅｌｌ）３３をそれぞれ形成する。

【００２２】次いで、図６に示すように、上記半導体基
板１１の表面上に、ゲート酸化膜３４を介して、ポリシ
リコンまたはポリシリコンゲルマニウムからなるゲート
電極１４を形成する。

【００２３】次いで、図７に示すように、上記ｐ型ウェ
ル領域３２および上記ｎ型ウェル領域３３の各表面部
に、上記ゲート電極１４に対して自己整合的に、ソース
／ドレイン拡散層のエクステンション部３５をそれぞれ
形成する。

【００２４】次いで、ソース／ドレイン拡散層とゲート
電極１４との間の短絡を防ぐために、全面に絶縁膜を堆
積させた後、その絶縁膜をマスクなし（側壁残し）でド
ライエッチングする。こうして、図８に示すように、上
記ゲート電極１４の両側壁部分に側壁絶縁膜３６を形成
する。

【００２５】なお、図７および図８は、たとえば図６中
の６ａ−６ａ線に沿う断面にそれぞれ対応するものであ
る。

【００２６】次いで、図９（ａ）に示すように、リソグ
ラフィー技術によりフォトレジストをパターニングし
て、上記半導体基板１１上の所定の領域にレジストマス
ク２１を形成する。そして、４０ｋｅＶ、５×１０¹⁵ｃ
ｍ^-2の条件により、Ａｓ＋をイオン注入して、ｎ＋イオ
ン注入領域１２ａを自己整合的に形成する。こうして、
図９（ｂ）に示すように、ｎＭＯＳＦＥＴ領域１２のソ
ース／ドレイン拡散層（第１導電型の第１の拡散層）３
７を形成する。

【００２７】なお、図９（ｂ）は、たとえば図９（ａ）
中の９ａ−９ａ線に沿う断面に対応するものである。

【００２８】次いで、図１０（ａ）に示すように、上記
レジストマスク２１を除去した後、再度、リソグラフィ
ー技術によりフォトレジストをパターニングして、上記
半導体基板１１上の所定の領域にレジストマスク２２を
形成する。そして、３ｋｅＶ、４×１０¹⁵ｃｍ^-2の条件
により、Ｂ＋をイオン注入して、ｐ＋イオン注入領域１
３ａを自己整合的に形成する。こうして、図１０（ｂ）
に示すように、ｐＭＯＳＦＥＴ領域１３のソース／ドレ
イン拡散層（第２導電型の第２の拡散層）３８を形成す
る。

【００２９】なお、図１０（ｂ）は、たとえば図１０
（ａ）中の１０ａ−１０ａ線に沿う断面に対応するもの
である。

【００３０】上述したように、このｎＭＯＳＦＥＴ領域
１２のソース／ドレイン拡散層３７およびｐＭＯＳＦＥ
Ｔ領域１３のソース／ドレイン拡散層３８を形成する際
においては、たとえばＣＡＤ処理によるレイアウトパタ
ーン作成時のデザインルールにもとづき、ｎ＋イオン注
入領域１２ａとｐ＋イオン注入領域１３ａとの間に所定
の間隔Ｘが設けられるように、上記レジストマスク２
１，２２を形成するようにする。

【００３１】なお、ｎ＋イオン注入領域１２ａおよびｐ
＋イオン注入領域１３ａの隣接する箇所が、チップ内に
多数ある場合には、すべての境界部分について、所定の
間隔Ｘがそれぞれ設けられるように、レイアウトパター
ンが発生される。

【００３２】これにより、ゲート電極１４上でドーピン
グの行われない部分が確保されるようになる結果、ゲー
ト電極１４上に、Ａｓ＋（ｎ＋型不純物）とＢ＋（ｐ＋
型不純物）とがともに存在しない（もしくは、ソース／
ドレイン拡散層のエクステンション部３５の形成時に注
入された不純物イオンが低濃度に存在する）領域Ｙが形
成される。

【００３３】上記レジストマスク２２を除去した後、図
１１（ａ），（ｂ）に示すように、上記ゲート電極１４
上と、上記ｎＭＯＳＦＥＴ領域１２のソース／ドレイン
拡散層３７の表面、および、上記ｐＭＯＳＦＥＴ領域１
３のソース／ドレイン拡散層３８の表面とに、たとえば
Ｃｏを用いたサリサイド技術によるシリサイド膜１５を
それぞれ形成する。このとき、上記ゲート電極１４上に
は、ｎ＋イオン注入領域１２ａとｐ＋イオン注入領域１
３ａとの境界部分に低濃度な領域Ｙが存在することによ
り、その部分でのシリサイド膜の成長を妨げることな
く、均一な膜厚のシリサイド膜１５を形成できる。

【００３４】したがって、耐熱性を向上できるようにな
る結果、後の熱工程によってシリサイド膜１５が破断す
るのを阻止できるようになるとともに、シリサイド膜１
５の異常な抵抗の増大によりゲート電極１４に電圧がか
からないといった不良モードの発生を解消することが可
能となる。

【００３５】なお、図１１（ｂ）は、たとえば図１１
（ａ）中の１１ａ−１１ａ線，１１ｂ−１１ｂ線に沿う
断面にそれぞれ対応するものである。

【００３６】上記したように、ゲート電極上へのシリサ
イド貼付けにおいて、シリサイド化反応の速度が不均一
になるのを抑制できるようになる。

【００３７】すなわち、ゲート電極上の、ｎ＋イオン注
入領域とｐ＋イオン注入領域との境界部分に、ｎ＋型不
純物とｐ＋型不純物とがドーピングされない低濃度な領
域を形成するようにしている。これにより、シリサイド
膜が部分的に薄膜化し、その後の熱工程で凝集耐性が劣
化するのを防ぐことが可能となる。したがって、シリサ
イド膜の成膜不良を防止でき、断線や異常な抵抗の増大
を引き起こして、回路の誤動作を招く要因となるのを改
善できるようになるものである。

【００３８】なお、上記の実施形態においては、ソース
／ドレイン拡散層の形成時に、ゲート電極上の、ｎ＋イ
オン注入領域とｐ＋イオン注入領域との境界部分に不純
物がドーピングされない領域を形成するようにした場合
について説明したが、これに限らず、たとえばソース／
ドレイン拡散層のエクステンション部を形成する際にも
同様に実施することが可能である。すなわち、エクステ
ンション部の形成時において、ｎ型イオン注入領域とｐ
型イオン注入領域との間にスペース（所定の間隔Ｘ）を
設け、相互に重なり合う部分（オーバーラップ）ができ
ないようにすることも可能である。

【００３９】また、ＣＭＯＳを用いたロジック回路に限
らず、たとえば図１２に示すようなＳＲＡＭにも本発明
は適用できる。なお、同図（ａ）はＳＲＡＭのレイアウ
トを示す平面図であり、同図（ｂ）は対応する回路図で
ある。

【００４０】図１２において、ロード素子であるｐＭＯ
ＳＦＥＴ（Ｑｐ１）のアクティブ領域ＡＡにおけるドレ
イン電極は、コンタクトＣａを介して、ドライバ素子で
あるｎＭＯＳＦＥＴ（Ｑｎ１）のドレイン電極は、コン
タクトＣｂを介して、また、ロード素子であるｐＭＯＳ
ＦＥＴ（Ｑｐ２）およびドライバ素子であるｎＭＯＳＦ
ＥＴ（Ｑｎ３）の共通ゲート電極は、コンタクトＣｃを
介して、図示していない上層配線（Ｍ１）にそれぞれ接
続されている。

【００４１】このような構成において、上記ｐＭＯＳＦ
ＥＴ（Ｑｐ１）と上記ｎＭＯＳＦＥＴ（Ｑｎ１）との
間、および、上記ｐＭＯＳＦＥＴ（Ｑｐ２）とｎＭＯＳ
ＦＥＴ（Ｑｎ３）との間に、所定の間隔Ｘを有して、ｐ
＋／ｎ＋の各イオン注入領域を設けるようにした場合、
上記ｐＭＯＳＦＥＴ（Ｑｐ２）および上記ｎＭＯＳＦＥ
Ｔ（Ｑｎ３）の共通ゲート電極ＧＣ、並びに、上記ｐＭ
ＯＳＦＥＴ（Ｑｐ２）および上記ｎＭＯＳＦＥＴ（Ｑｎ
３）の各ドレイン電極に共通にコンタクトされている、
上記ｐＭＯＳＦＥＴ（Ｑｐ１）と上記ｎＭＯＳＦＥＴ
（Ｑｎ１）との共通ゲート電極ＧＣに対して、それぞ
れ、所望のシリサイド膜を均一な厚さで形成することが
可能である。

【００４２】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。

【００４３】

【発明の効果】以上、詳述したようにこの発明によれ
ば、シリサイド膜の成膜不良を防止でき、断線や異常な
抵抗の増大を引き起こして、回路の誤動作を招く要因と
なるのを改善することが可能な半導体装置の製造方法を
提供できる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかる半導体装置の概略
構成を示す平面図。

【図２】同じく、半導体装置における、ｎ＋イオン注入
領域およびｐ＋イオン注入領域の形成方法を示す要部の
概略断面図。

【図３】同じく、半導体装置における、ゲート電極構造
を示す概略断面図。

【図４】同じく、半導体装置の製造方法を説明するため
に示す工程断面図。

【図５】同じく、半導体装置の製造方法を説明するため
に示す工程断面図。

【図６】同じく、半導体装置の製造方法を説明するため
に示す工程断面図。

【図７】同じく、半導体装置の製造方法を説明するため
に示す工程断面図。

【図８】同じく、半導体装置の製造方法を説明するため
に示す工程断面図。

【図９】同じく、半導体装置の製造方法を説明するため
に示す工程断面図。

【図１０】同じく、半導体装置の製造方法を説明するた
めに示す工程断面図。

【図１１】同じく、半導体装置の製造方法を説明するた
めに示す工程断面図。

【図１２】本発明の他の構成例を示す概略図。

【図１３】従来技術とその問題点を説明するために示す
半導体装置の概略平面図。

【図１４】同じく、従来の半導体装置における、ｎ＋イ
オン注入領域およびｐ＋イオン注入領域の形成方法を示
す要部の概略断面図。

【図１５】同じく、従来の半導体装置における、ゲート
電極構造を示す概略断面図。

【符号の説明】

１１…半導体基板１２…ｎＭＯＳＦＥＴ領域１２ａ…ｎ＋イオン注入領域１３…ｐＭＯＳＦＥＴ領域１３ａ…ｐ＋イオン注入領域１４…ゲート電極１５…シリサイド膜１６…コンタクト２１，２２…レジストマスク３１…素子分離領域３２…ｐ型ウェル領域３３…ｎ型ウェル領域３４…ゲート酸化膜３５…エクステンション部３６…側壁絶縁膜３７…ソース／ドレイン拡散層（ｎＭＯＳＦＥＴ領域）３８…ソース／ドレイン拡散層（ｐＭＯＳＦＥＴ領域）Ｘ…所定の間隔Ｙ…領域

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 BB01 BB20 BB36 BB40 CC05 DD02 DD04 DD56 DD78 DD84 EE09 FF14 GG10 HH16 5F048 AB01 AB03 AC03 BA01 BB06 BB07 BB08 BC06 BE03 BG13 DA25

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を介してゲート電
極を形成する工程と、前記ゲート電極を含む前記半導体基板上の第１の表面領
域で、前記ゲート電極に対して自己整合的にイオン注入
を行って、第１導電型の第１の拡散層を形成する工程
と、前記ゲート電極を含む前記半導体基板上の、前記第１の
表面領域と所定の間隔を有して隣接する第２の表面領域
で、前記ゲート電極に対して自己整合的にイオン注入を
行って、第２導電型の第２の拡散層を形成する工程と、少なくとも前記ゲート電極の上面にシリサイド層を形成
する工程とを備えてなることを特徴とする半導体装置の製造方法。
【請求項２】前記所定の間隔は、前記ゲート電極を形
成するゲート電極材料のグレインサイズ以上に設定され
ることを特徴とする請求項１に記載の半導体装置の製造
方法。
【請求項３】前記所定の間隔は、前記第１導電型の第
１の拡散層および前記第２導電型の第２の拡散層をそれ
ぞれ形成するための各レジストマスクの合わせずれを見
込んだ上で、前記ゲート電極材料のグレインサイズ以上
になるように設定されることを特徴とする請求項２に記
載の半導体装置の製造方法。
【請求項４】前記ゲート電極材料は、ポリシリコンま
たはポリシリコンゲルマニウムであることを特徴とする
請求項２または３に記載の半導体装置の製造方法。
【請求項５】前記所定の間隔は、レイアウトパターン
作成時のデザインルールに則って決定されることを特徴
とする請求項１に記載の半導体装置の製造方法。
【請求項６】前記レイアウトパターン作成は、ＣＡＤ
（ＣｏｍｐｕｔｅｒＡｉｄｅｄＤｅｓｉｇｎ）を用い
て行われることを特徴とする請求項５に記載の半導体装
置の製造方法。
【請求項７】前記ゲート電極を形成する工程の後、前記第１の表面領域で、前記ゲート電極に対して自己整
合的にイオン注入を行って、第１導電型の第１の拡散層
のエクステンション部を形成する工程と、前記第２の表面領域で、前記ゲート電極に対して自己整
合的にイオン注入を行って、第２導電型の第２の拡散層
のエクステンション部を形成する工程とをさらに備える
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
【請求項８】前記第１の表面領域および前記第２の表
面領域は、互いに隣接するすべての箇所で所定の間隔を
有することを特徴とする請求項１に記載の半導体装置の
製造方法。