JPH11186502A - 半導体装置及びその設計方法 - Google Patents
半導体装置及びその設計方法Info
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- JPH11186502A JPH11186502A JP9354603A JP35460397A JPH11186502A JP H11186502 A JPH11186502 A JP H11186502A JP 9354603 A JP9354603 A JP 9354603A JP 35460397 A JP35460397 A JP 35460397A JP H11186502 A JPH11186502 A JP H11186502A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 標準セルを含む半導体装置のウェーハプロセ
スにおいて、メタル配線パターンのエッチングやレジス
ト除去の工程で、プラズマよりメタル配線に入射する電
子によってＭＯＳトランジスタのゲート酸化膜がダメー
ジを受けるのを防止する。 【解決手段】 入力端子とＭＯＳトランジスタとを含む
複数の標準セルを有する半導体装置において、半導体基
板に抵抗成分が実質的に無視できる拡散領域を形成し、
この拡散領域を介して標準セルの入力端子とＭＯＳトラ
ンジスタのゲートとを接続する。また、入力端子の下で
半導体基板に拡散領域を形成し、入力端子と拡散領域と
を接続する。あるいは、半導体基板に拡散領域とこの拡
散領域と接続したメタル層を形成して他の標準セルを形
成し、これを入力端子と接続する。
スにおいて、メタル配線パターンのエッチングやレジス
ト除去の工程で、プラズマよりメタル配線に入射する電
子によってＭＯＳトランジスタのゲート酸化膜がダメー
ジを受けるのを防止する。 【解決手段】 入力端子とＭＯＳトランジスタとを含む
複数の標準セルを有する半導体装置において、半導体基
板に抵抗成分が実質的に無視できる拡散領域を形成し、
この拡散領域を介して標準セルの入力端子とＭＯＳトラ
ンジスタのゲートとを接続する。また、入力端子の下で
半導体基板に拡散領域を形成し、入力端子と拡散領域と
を接続する。あるいは、半導体基板に拡散領域とこの拡
散領域と接続したメタル層を形成して他の標準セルを形
成し、これを入力端子と接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、標準セルなどを
含む半導体装置において、各標準セルのＭＯＳトランジ
スタのゲートがプラズマダメージを受けていない半導体
装置及びその設計方法に関するものである。さらに詳し
くは、この発明は、半導体装置の製造におけるウェーハ
プロセスでＭＯＳトランジスタのゲートがプラズマダメ
ージを受けることのない構造及びその設計方法に関する
ものである。
含む半導体装置において、各標準セルのＭＯＳトランジ
スタのゲートがプラズマダメージを受けていない半導体
装置及びその設計方法に関するものである。さらに詳し
くは、この発明は、半導体装置の製造におけるウェーハ
プロセスでＭＯＳトランジスタのゲートがプラズマダメ
ージを受けることのない構造及びその設計方法に関する
ものである。
【０００２】
【従来の技術】図２３は、複数の標準セルを含む従来の
半導体装置において、自動配置配線に用いられる標準セ
ルのレイアウトパターンの例を示す平面図である。図２
３において、この標準セルは、Ｐ型シリコン半導体基板
１の中にＮ型ウェル３を形成し、この中にＰ型拡散領域
４を形成している。また、Ｐシリコン半導体基板１にＮ
型拡散領域５を形成している。この上にゲート絶縁膜を
介してポリシリコン配線８を形成し、ゲート電極８ｇを
形成している。これにより、ＭＯＳトランジスタＴ１，
Ｔ２を形成している。このポリシリコン配線８にコンタ
クトホール１１を介してメタル配線１０を接続し入力端
子あるいは入力線としている。
半導体装置において、自動配置配線に用いられる標準セ
ルのレイアウトパターンの例を示す平面図である。図２
３において、この標準セルは、Ｐ型シリコン半導体基板
１の中にＮ型ウェル３を形成し、この中にＰ型拡散領域
４を形成している。また、Ｐシリコン半導体基板１にＮ
型拡散領域５を形成している。この上にゲート絶縁膜を
介してポリシリコン配線８を形成し、ゲート電極８ｇを
形成している。これにより、ＭＯＳトランジスタＴ１，
Ｔ２を形成している。このポリシリコン配線８にコンタ
クトホール１１を介してメタル配線１０を接続し入力端
子あるいは入力線としている。
【０００３】このように、従来、ゲートアレイ／セルベ
ース方式の自動配置配線に用いられる標準セルは、ＭＯ
ＳトランジスタＴ１，Ｔ２のゲートに繋がるメタル配線
１０のパターンを入力端子あるいは入力線とし、配置配
線を行なっていた。
ース方式の自動配置配線に用いられる標準セルは、ＭＯ
ＳトランジスタＴ１，Ｔ２のゲートに繋がるメタル配線
１０のパターンを入力端子あるいは入力線とし、配置配
線を行なっていた。
【０００４】
【発明が解決しようとする課題】このような従来の構成
では、標準セルの入力端子１０あるいは入力線に接続さ
れる標準セル外の配線が長くなった場合、ウェーハプロ
セス中のメタル配線パターンエッチングやレジスト除去
の工程で、プラズマよりメタル配線に入射する電子によ
って標準セルのＭＯＳトランジスタＴ１，Ｔ２のゲート
酸化膜がダメージを受け、トランジスタ特性の劣化を招
いていた。
では、標準セルの入力端子１０あるいは入力線に接続さ
れる標準セル外の配線が長くなった場合、ウェーハプロ
セス中のメタル配線パターンエッチングやレジスト除去
の工程で、プラズマよりメタル配線に入射する電子によ
って標準セルのＭＯＳトランジスタＴ１，Ｔ２のゲート
酸化膜がダメージを受け、トランジスタ特性の劣化を招
いていた。
【０００５】この発明は、このような従来の問題を解決
するためになされたもので、ＭＯＳトランジスタのゲー
トがプラズマダメージを受けていない半導体装置及びそ
の設計・製造方法を提供しようとするものである。
するためになされたもので、ＭＯＳトランジスタのゲー
トがプラズマダメージを受けていない半導体装置及びそ
の設計・製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板に形成され入力端子とＭＯＳトランジス
タとを含む複数の標準セルを有する半導体装置におい
て、上記半導体基板に形成され抵抗成分が実質的に無視
できる拡散領域を備え、上記標準セルのＭＯＳトランジ
スタのゲートと上記入力端子とを、上記拡散領域を含む
配線を介して接続したことを特徴とするものである。な
お、本明細書において、包括的には、半導体基板の用語
を、表面にウェルが形成された半導体基板をも含む意味
で用いる。
は、半導体基板に形成され入力端子とＭＯＳトランジス
タとを含む複数の標準セルを有する半導体装置におい
て、上記半導体基板に形成され抵抗成分が実質的に無視
できる拡散領域を備え、上記標準セルのＭＯＳトランジ
スタのゲートと上記入力端子とを、上記拡散領域を含む
配線を介して接続したことを特徴とするものである。な
お、本明細書において、包括的には、半導体基板の用語
を、表面にウェルが形成された半導体基板をも含む意味
で用いる。
【０００７】また、この発明の半導体装置は、半導体基
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルを有する半導体装置において、上記入力端
子の下で上記半導体基板に形成された拡散領域を備え、
上記入力端子と上記拡散領域とを電気的に接続したこと
を特徴とするものである。
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルを有する半導体装置において、上記入力端
子の下で上記半導体基板に形成された拡散領域を備え、
上記入力端子と上記拡散領域とを電気的に接続したこと
を特徴とするものである。
【０００８】また、この発明の半導体装置は、上記拡散
領域がシリサイド化されたことを特徴とするものであ
る。
領域がシリサイド化されたことを特徴とするものであ
る。
【０００９】また、この発明の半導体装置は、半導体基
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルのライブラリを有する半導体装置におい
て、上記半導体基板に形成された拡散領域とこの拡散領
域の上に形成されたメタル層と上記メタル層と上記拡散
領域とを接続するコンタクトとを含む補助セルのライブ
ラリを形成したことを特徴とするものである。
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルのライブラリを有する半導体装置におい
て、上記半導体基板に形成された拡散領域とこの拡散領
域の上に形成されたメタル層と上記メタル層と上記拡散
領域とを接続するコンタクトとを含む補助セルのライブ
ラリを形成したことを特徴とするものである。
【００１０】また、この発明の半導体装置は、上記ＭＯ
Ｓトランジスタのゲートと上記メタル層とを接続したこ
とを特徴とするものである。
Ｓトランジスタのゲートと上記メタル層とを接続したこ
とを特徴とするものである。
【００１１】また、この発明の半導体装置は、半導体基
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルのライブラリを有する半導体装置におい
て、上記半導体基板に拡散領域を形成し、この拡散領域
の上にメタル層を形成し、上記拡散領域と上記メタル層
とをコンタクトにより接続して補助セルを形成し、上記
ＭＯＳトランジスタのゲートと上記補助セルのメタル層
とを接続したことを特徴とするものである。
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルのライブラリを有する半導体装置におい
て、上記半導体基板に拡散領域を形成し、この拡散領域
の上にメタル層を形成し、上記拡散領域と上記メタル層
とをコンタクトにより接続して補助セルを形成し、上記
ＭＯＳトランジスタのゲートと上記補助セルのメタル層
とを接続したことを特徴とするものである。
【００１２】また、この発明の半導体装置は、半導体基
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルのライブラリを有する半導体装置におい
て、上記半導体基板に形成されＰ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタとを含むトランスミッション
ゲートの補助セルのライブラリを形成したことを特徴と
するものである。
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルのライブラリを有する半導体装置におい
て、上記半導体基板に形成されＰ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタとを含むトランスミッション
ゲートの補助セルのライブラリを形成したことを特徴と
するものである。
【００１３】また、この発明の半導体装置は、上記補助
セルのトランスミッションゲートの入出力端子が電気的
に接続されていることを特徴とするものである。
セルのトランスミッションゲートの入出力端子が電気的
に接続されていることを特徴とするものである。
【００１４】また、この発明の半導体装置は、上記ＭＯ
Ｓトランジスタのゲートと上記トランスミッションゲー
トの入力端子及び／又は出力端子とを接続したことを特
徴とするものである。
Ｓトランジスタのゲートと上記トランスミッションゲー
トの入力端子及び／又は出力端子とを接続したことを特
徴とするものである。
【００１５】また、この発明の半導体装置は、半導体基
板に形成され、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとを含むトランスミッションゲートと、複数
のＭＯＳトランジスタとを含むセルを標準セルとしてラ
イブラリを形成したことを特徴とするものである。
板に形成され、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとを含むトランスミッションゲートと、複数
のＭＯＳトランジスタとを含むセルを標準セルとしてラ
イブラリを形成したことを特徴とするものである。
【００１６】また、この発明の半導体装置は、半導体基
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルを有する半導体装置において、上記ＭＯＳ
トランジスタのゲートの層の上に複数のメタル配線層が
形成されて順次接続され、最上位のメタル配線層が上記
入力端子とされ、上記いずれかのメタル配線層が上記半
導体基板に形成された拡散領域に接続されたことを特徴
とするものである。
板に形成され入力端子とＭＯＳトランジスタとを含む複
数の標準セルを有する半導体装置において、上記ＭＯＳ
トランジスタのゲートの層の上に複数のメタル配線層が
形成されて順次接続され、最上位のメタル配線層が上記
入力端子とされ、上記いずれかのメタル配線層が上記半
導体基板に形成された拡散領域に接続されたことを特徴
とするものである。
【００１７】また、この発明の半導体装置の設計方法
は、シンボリックレイアウトツール及びモジュールジェ
ネレータを含むソフトウェアツールのいずれかによっ
て、半導体基板にＭＯＳトランジスタを含む複数の標準
セルを配置すると同時に、上記半導体基板に拡散領域を
配置し、上記ＭＯＳトランジスタのゲートと上記拡散領
域とを接続できるようにすることを特徴とするものであ
る。
は、シンボリックレイアウトツール及びモジュールジェ
ネレータを含むソフトウェアツールのいずれかによっ
て、半導体基板にＭＯＳトランジスタを含む複数の標準
セルを配置すると同時に、上記半導体基板に拡散領域を
配置し、上記ＭＯＳトランジスタのゲートと上記拡散領
域とを接続できるようにすることを特徴とするものであ
る。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図中、同一の符号は、そ
れぞれ同一または相当部分を示す。 実施の形態１．図１、図２及び図３は、この発明の実施
の形態１による半導体装置の構造を説明するための図で
ある。図１はその標準セルのレイアウトパターンを示す
平面図、図２は図１のII-II線での断面構造を示す図、
図３は図１のIII−III線での断面構造を示す図である。
実施の形態について説明する。図中、同一の符号は、そ
れぞれ同一または相当部分を示す。 実施の形態１．図１、図２及び図３は、この発明の実施
の形態１による半導体装置の構造を説明するための図で
ある。図１はその標準セルのレイアウトパターンを示す
平面図、図２は図１のII-II線での断面構造を示す図、
図３は図１のIII−III線での断面構造を示す図である。
【００１９】図１〜図３において、１はＰ型シリコン半
導体基板（以下、適宜、Ｐ基板又は基板と称する）、２
はＰ基板１の表面に形成された分離酸化膜、３はＰ基板
１に形成されたＮ型ウェル（以下、適宜、Ｎウェルと称
する）、４はＮウェル３に形成されたＰ型拡散領域、５
はＰ基板１に形成されたＮ型拡散領域、６はＰ基板１に
形成された他のＮ型拡散領域である。
導体基板（以下、適宜、Ｐ基板又は基板と称する）、２
はＰ基板１の表面に形成された分離酸化膜、３はＰ基板
１に形成されたＮ型ウェル（以下、適宜、Ｎウェルと称
する）、４はＮウェル３に形成されたＰ型拡散領域、５
はＰ基板１に形成されたＮ型拡散領域、６はＰ基板１に
形成された他のＮ型拡散領域である。
【００２０】また、７はそれぞれＰ型拡散領域４及びＮ
型拡散領域５の上に形成されたゲート酸化膜、８はポリ
シリコン配線であり、８ｇはポリシリコン配線７の一部
であって、ゲート酸化膜７の上に形成されたゲート電
極、９は層間酸化膜、１０ａ及び１０ｂは層間酸化膜９
の上に形成されたメタル配線、１１はメタル配線１０ａ
とポリシリコン配線８を接続する、又はメタル配線１０
ａ，１０ｂとＮ型拡散領域６とを接続するコンタクトホ
ール（またはコンタクト）を示す。
型拡散領域５の上に形成されたゲート酸化膜、８はポリ
シリコン配線であり、８ｇはポリシリコン配線７の一部
であって、ゲート酸化膜７の上に形成されたゲート電
極、９は層間酸化膜、１０ａ及び１０ｂは層間酸化膜９
の上に形成されたメタル配線、１１はメタル配線１０ａ
とポリシリコン配線８を接続する、又はメタル配線１０
ａ，１０ｂとＮ型拡散領域６とを接続するコンタクトホ
ール（またはコンタクト）を示す。
【００２１】図示しないが、Ｐ型拡散領域４及びＮ型拡
散領域５のそれぞれにおいて、ゲート電極８ｇの両側に
は、不純物が注入されたソース領域またはドレイン領域
が形成されている。したがって、Ｐ型拡散領域４のソー
ス／ドレイン領域、ゲート酸化膜７及びゲート電極８ｇ
により、ＭＯＳトランジスタＴ１が形成されている。ま
た、Ｎ型拡散領域５、ゲート酸化膜７及びゲート電極８
ｇにより他のＭＯＳトランジスタＴ２が形成されてい
る。なお、ここでは、２つのＭＯＳトランジスタが形成
されていることとしたが、これは一方だけでもよい。
散領域５のそれぞれにおいて、ゲート電極８ｇの両側に
は、不純物が注入されたソース領域またはドレイン領域
が形成されている。したがって、Ｐ型拡散領域４のソー
ス／ドレイン領域、ゲート酸化膜７及びゲート電極８ｇ
により、ＭＯＳトランジスタＴ１が形成されている。ま
た、Ｎ型拡散領域５、ゲート酸化膜７及びゲート電極８
ｇにより他のＭＯＳトランジスタＴ２が形成されてい
る。なお、ここでは、２つのＭＯＳトランジスタが形成
されていることとしたが、これは一方だけでもよい。
【００２２】この実施の形態では、入力線となるメタル
配線パターン１０ａと１０ｂとを切断し、ゲート８ｇに
繋がる部分のメタル配線１０ａとメタル端子に相当する
部分のメタル配線１０ｂを拡散領域６による拡散配線で
接続する。拡散領域６は、回路動作上、実質的に抵抗成
分が無視できるように形成されている。拡散領域６と基
板１との接合部はダイオードを形成しているが、LSIの
通常動作時には接合部に電流は生じない。
配線パターン１０ａと１０ｂとを切断し、ゲート８ｇに
繋がる部分のメタル配線１０ａとメタル端子に相当する
部分のメタル配線１０ｂを拡散領域６による拡散配線で
接続する。拡散領域６は、回路動作上、実質的に抵抗成
分が無視できるように形成されている。拡散領域６と基
板１との接合部はダイオードを形成しているが、LSIの
通常動作時には接合部に電流は生じない。
【００２３】一方、 ウェーハプロセス中、メタル配線
１０ａ，１０ｂに大量の電子が流入した場合は、流入し
た電子は当該ダイオードを通じて基板１に逃れるため、
ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメ
ージを受けない。以上のように、この実施の形態は、ゲ
ートアレイ／セルベース方式等の設計方式で用いる標準
セル内の入力端子とMOSトランジスタのゲートとの間に
拡散配線を挿入し、プロセス中でメタル配線層内に流入
する電子を基板に逃がしてゲートを保護するものであ
る。
１０ａ，１０ｂに大量の電子が流入した場合は、流入し
た電子は当該ダイオードを通じて基板１に逃れるため、
ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメ
ージを受けない。以上のように、この実施の形態は、ゲ
ートアレイ／セルベース方式等の設計方式で用いる標準
セル内の入力端子とMOSトランジスタのゲートとの間に
拡散配線を挿入し、プロセス中でメタル配線層内に流入
する電子を基板に逃がしてゲートを保護するものであ
る。
【００２４】実施の形態２．図４及び図５は、この発明
の実施の形態２による半導体装置の構造を説明するため
の図である。図４はその標準セルのレイアウトパターン
を示す平面図、図５は図４のＶ−Ｖ線での断面構造図で
ある。なお、図４のII−II線での断面構造は、図２と同
様に表される。図４及び図５において、１０はメタル配
線を示す。このメタル配線１０は、この標準セルのＭＯ
Ｓトランジスタの入力線となる。その他の符号は、図１
〜図３と同様であるから、重複説明は省略する。
の実施の形態２による半導体装置の構造を説明するため
の図である。図４はその標準セルのレイアウトパターン
を示す平面図、図５は図４のＶ−Ｖ線での断面構造図で
ある。なお、図４のII−II線での断面構造は、図２と同
様に表される。図４及び図５において、１０はメタル配
線を示す。このメタル配線１０は、この標準セルのＭＯ
Ｓトランジスタの入力線となる。その他の符号は、図１
〜図３と同様であるから、重複説明は省略する。
【００２５】この実施の形態では、入力端子となるメタ
ル配線１０のパターンを切断せず、メタル配線（または
メタル端子）１０の下に拡散領域６を形成し、コンタク
トホール１１でメタル配線１０と拡散領域６とを接続す
る。当該拡散領域６と基板１との接合部はダイオードを
形成しているが、LSIの通常動作時には接合部に電流は
生じない。
ル配線１０のパターンを切断せず、メタル配線（または
メタル端子）１０の下に拡散領域６を形成し、コンタク
トホール１１でメタル配線１０と拡散領域６とを接続す
る。当該拡散領域６と基板１との接合部はダイオードを
形成しているが、LSIの通常動作時には接合部に電流は
生じない。
【００２６】一方、ウェーハプロセス中、メタル配線１
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じて基板１に逃れるため、MOSトランジ
スタＴ１，Ｔ２のゲート酸化膜７はダメージを受けな
い。この実施の形態では、実施の形態１で説明したよう
な拡散配線を用いる場合より、入力線の抵抗が減るた
め、配線遅延への影響が小さくなる。以上のようにこの
実施の形態では、メタル配線の下に拡散領域を形成し、
コンタクトを介してメタル配線と接続することで拡散配
線の抵抗成分を除去し、配線遅延への影響を除き、かつ
プロセス中でメタル配線層内に流入する電子を基板に逃
がしてゲートを保護するものである。
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じて基板１に逃れるため、MOSトランジ
スタＴ１，Ｔ２のゲート酸化膜７はダメージを受けな
い。この実施の形態では、実施の形態１で説明したよう
な拡散配線を用いる場合より、入力線の抵抗が減るた
め、配線遅延への影響が小さくなる。以上のようにこの
実施の形態では、メタル配線の下に拡散領域を形成し、
コンタクトを介してメタル配線と接続することで拡散配
線の抵抗成分を除去し、配線遅延への影響を除き、かつ
プロセス中でメタル配線層内に流入する電子を基板に逃
がしてゲートを保護するものである。
【００２７】実施の形態３．図６及び図７は、この発明
の実施の形態３による半導体装置の構造を説明するため
の図である。図６はその標準セルのレイアウトパターン
を示す平面図、図７は図６のVII−VII線での断面構造図
である。なお、図６のII−II線での断面構造は、図２と
同様に表される。図６及び図７において、３はＰ基板１
の中に拡大して形成されたＮ型ウェル、１２はこのＮウ
ェル３の表面に形成されたＰ型拡散領域を示す。なお、
図６及び図７において、またこれ以降の図においても、
煩雑さをさけるためウェルコンタクトは図示を省略して
いる。
の実施の形態３による半導体装置の構造を説明するため
の図である。図６はその標準セルのレイアウトパターン
を示す平面図、図７は図６のVII−VII線での断面構造図
である。なお、図６のII−II線での断面構造は、図２と
同様に表される。図６及び図７において、３はＰ基板１
の中に拡大して形成されたＮ型ウェル、１２はこのＮウ
ェル３の表面に形成されたＰ型拡散領域を示す。なお、
図６及び図７において、またこれ以降の図においても、
煩雑さをさけるためウェルコンタクトは図示を省略して
いる。
【００２８】この実施の形態では、入力線（入力端子）
となるメタル配線を、メタル配線１０ａと１０ｂのパタ
ーンに切断し、ゲート８ｇに繋がる部分のメタル配線１
０ａとメタル端子に相当する部分のメタル配線１０ｂと
を、Ｎウェル３の表面に形成されたＰ型拡散領域１２に
より接続する。拡散領域１２による拡散配線は、回路動
作上、実質的に抵抗成分が無視できるように形成されて
いる。
となるメタル配線を、メタル配線１０ａと１０ｂのパタ
ーンに切断し、ゲート８ｇに繋がる部分のメタル配線１
０ａとメタル端子に相当する部分のメタル配線１０ｂと
を、Ｎウェル３の表面に形成されたＰ型拡散領域１２に
より接続する。拡散領域１２による拡散配線は、回路動
作上、実質的に抵抗成分が無視できるように形成されて
いる。
【００２９】Ｐ型拡散領域１２とＮウェル３との接合部
はダイオードを形成しているが、LSIの通常動作時には
接合部に電流は生じない。一方、ウェーハプロセス中、
メタル配線１０ａ，１０ｂに大量の電子が流入した場合
は、流入した電子は当該ダイオードを通じて基板１とは
逆極性のＮウェル３上に逃れるため、ＭＯＳトランジス
タＴ１，Ｔ２のゲート酸化膜７はダメージを受けること
がない。
はダイオードを形成しているが、LSIの通常動作時には
接合部に電流は生じない。一方、ウェーハプロセス中、
メタル配線１０ａ，１０ｂに大量の電子が流入した場合
は、流入した電子は当該ダイオードを通じて基板１とは
逆極性のＮウェル３上に逃れるため、ＭＯＳトランジス
タＴ１，Ｔ２のゲート酸化膜７はダメージを受けること
がない。
【００３０】実施の形態４．図８及び図９は、この発明
の実施の形態４による半導体装置の構造を説明するため
の図である。図４はその標準セルのレイアウトパターン
を示す平面図、図５は図４のＶ−Ｖ線での断面構造図で
ある。なお、図８のII−II線での断面構造は、図２と同
様に表される。
の実施の形態４による半導体装置の構造を説明するため
の図である。図４はその標準セルのレイアウトパターン
を示す平面図、図５は図４のＶ−Ｖ線での断面構造図で
ある。なお、図８のII−II線での断面構造は、図２と同
様に表される。
【００３１】この実施の形態では、入力端子となるメタ
ル配線１０のパターンを切断せず、メタル配線１０の下
でかつＰ基板１とは逆極性のＮウェル３上にＰ型拡散領
域１２を形成し、コンタクトホール１１でメタル配線１
０と接続する。Ｐ型拡散領域１２とこれと逆極性のＮウ
ェル３との接合部はダイオードを形成しているがLSIの
通常動作時には接合部に電流は生じない。
ル配線１０のパターンを切断せず、メタル配線１０の下
でかつＰ基板１とは逆極性のＮウェル３上にＰ型拡散領
域１２を形成し、コンタクトホール１１でメタル配線１
０と接続する。Ｐ型拡散領域１２とこれと逆極性のＮウ
ェル３との接合部はダイオードを形成しているがLSIの
通常動作時には接合部に電流は生じない。
【００３２】一方、ウェーハプロセス中、メタル配線１
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＮウェル３に逃れるため、ＭＯＳト
ランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受
けない。この実施の形態では、実施の形態３のように拡
散領域１２を拡散配線として用いる場合より、配線抵抗
が減るため、配線遅延への影響が小さい。
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＮウェル３に逃れるため、ＭＯＳト
ランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受
けない。この実施の形態では、実施の形態３のように拡
散領域１２を拡散配線として用いる場合より、配線抵抗
が減るため、配線遅延への影響が小さい。
【００３３】実施の形態５．図１０〜図１４は、この発
明の実施の形態５による半導体装置の構造を説明するた
めの図である。図１０はその標準セルと追加標準セルの
レイアウトパターンを示す平面図、図１１は図１０のXI
−XI線での断面構造図、図１２は図１０のXII−XII線で
の断面構造図、図１３は図１０のXIII−XIII線での断面
構造図、図１４は図１０のXIV−XIV線での断面構造図で
ある。
明の実施の形態５による半導体装置の構造を説明するた
めの図である。図１０はその標準セルと追加標準セルの
レイアウトパターンを示す平面図、図１１は図１０のXI
−XI線での断面構造図、図１２は図１０のXII−XII線で
の断面構造図、図１３は図１０のXIII−XIII線での断面
構造図、図１４は図１０のXIV−XIV線での断面構造図で
ある。
【００３４】この実施の形態では、標準セルライブラリ
として、実施の形態１〜４で説明したような通常の標準
セルＡのほかに、次のようなセルを標準セルとして追加
して形成する。すなわち、図に示すように、標準セルＢ
として、Ｎ型拡散領域６、メタル端子１０ｃ，１０ｄ及
びコンタクトホール１１からなるセルを形成する。ま
た、標準セルＣとして、Ｎウェル３の中に形成されたＰ
型拡散領域１２、メタル端子１０ｃ，１０ｄ及びコンタ
クトホール１１からなるセルを形成する。また、標準セ
ルＤとして、Ｎウェル３の中に形成されたＰ型拡散領域
１２、メタル端子１０ｃ及びコンタクトホール１１から
なるセルを形成する。さらに、標準セルＥとして、Ｎ型
拡散領域６、メタル端子１０ｃ及びコンタクトホール１
１からなるセルを形成する。
として、実施の形態１〜４で説明したような通常の標準
セルＡのほかに、次のようなセルを標準セルとして追加
して形成する。すなわち、図に示すように、標準セルＢ
として、Ｎ型拡散領域６、メタル端子１０ｃ，１０ｄ及
びコンタクトホール１１からなるセルを形成する。ま
た、標準セルＣとして、Ｎウェル３の中に形成されたＰ
型拡散領域１２、メタル端子１０ｃ，１０ｄ及びコンタ
クトホール１１からなるセルを形成する。また、標準セ
ルＤとして、Ｎウェル３の中に形成されたＰ型拡散領域
１２、メタル端子１０ｃ及びコンタクトホール１１から
なるセルを形成する。さらに、標準セルＥとして、Ｎ型
拡散領域６、メタル端子１０ｃ及びコンタクトホール１
１からなるセルを形成する。
【００３５】そして、これらの標準セルＢ，Ｃ，Ｄ，Ｅ
のいずれかを、自動配置配線時に保護すべき入力ゲート
をもつ標準セルＡの近傍に配置し、メタル配線１０ｅに
より、標準セルＡの入力線であるメタル配線１０と接続
し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲート
へ接続する。このように構成することにより、ウェーハ
プロセス中、メタル配線１０に大量の電子が流入した場
合は、流入した電子は当該ダイオードを通じて基板１ま
たは基板１と逆極性のＮウェル３に逃れるため、ＭＯＳ
トランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを
受けない。なお、標準セルＢ，Ｃ，Ｄ，Ｅなどは、保護
すべき入力ゲートの近傍に配置するのが望ましい。ここ
で近傍とは、当該標準セルの入力端子と新たに配置する
セル又はパターンとをつなぐメタル配線の面積または周
囲長が、プラズマダメージを生じる大きさに至らない範
囲を意味する。これは一般に標準セルのＭＯＳトランジ
スタのゲート面積または周囲長との比で規定される。
のいずれかを、自動配置配線時に保護すべき入力ゲート
をもつ標準セルＡの近傍に配置し、メタル配線１０ｅに
より、標準セルＡの入力線であるメタル配線１０と接続
し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲート
へ接続する。このように構成することにより、ウェーハ
プロセス中、メタル配線１０に大量の電子が流入した場
合は、流入した電子は当該ダイオードを通じて基板１ま
たは基板１と逆極性のＮウェル３に逃れるため、ＭＯＳ
トランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを
受けない。なお、標準セルＢ，Ｃ，Ｄ，Ｅなどは、保護
すべき入力ゲートの近傍に配置するのが望ましい。ここ
で近傍とは、当該標準セルの入力端子と新たに配置する
セル又はパターンとをつなぐメタル配線の面積または周
囲長が、プラズマダメージを生じる大きさに至らない範
囲を意味する。これは一般に標準セルのＭＯＳトランジ
スタのゲート面積または周囲長との比で規定される。
【００３６】以上のようにこの実施の形態では、拡散領
域とコンタクトとメタル配線のパターンをもつ独立した
標準セルを用意し、配置配線時に保護すべきゲートの近
傍に配置及び接続することで、プロセス中でメタル配線
層内に流入する電子を基板もしくは基板中のウェルに逃
がしてゲートを保護するものである。
域とコンタクトとメタル配線のパターンをもつ独立した
標準セルを用意し、配置配線時に保護すべきゲートの近
傍に配置及び接続することで、プロセス中でメタル配線
層内に流入する電子を基板もしくは基板中のウェルに逃
がしてゲートを保護するものである。
【００３７】実施の形態６．図１５は、この発明の実施
の形態６による半導体装置の構造を説明するための図で
ある。この図１５は標準セルを含む半導体装置におい
て、その自動配置配線時に生成するレイアウトパターン
を示す平面図である。
の形態６による半導体装置の構造を説明するための図で
ある。この図１５は標準セルを含む半導体装置におい
て、その自動配置配線時に生成するレイアウトパターン
を示す平面図である。
【００３８】この実施の形態では、実施の形態１〜４で
説明したような標準セルＡをライブラリとして有する半
導体装置において、その自動配置配線時に、新たに次の
ようなセルを形成する。すなわち、図示のように、セル
Ｄ’として、Ｎウェル３の中に形成されたＰ型拡散領域
１２、メタル端子１０ｃ及びコンタクトホール１１から
なるセルを形成する。また、セルＥ’として、Ｎ型拡散
領域６、メタル端子１０ｃ及びコンタクトホール１１か
らなるセルを形成する。なお、セルＤ’，Ｅ’の構造
は、図１０のセルＤ，Ｅと同様であるから、断面図示は
省略する。
説明したような標準セルＡをライブラリとして有する半
導体装置において、その自動配置配線時に、新たに次の
ようなセルを形成する。すなわち、図示のように、セル
Ｄ’として、Ｎウェル３の中に形成されたＰ型拡散領域
１２、メタル端子１０ｃ及びコンタクトホール１１から
なるセルを形成する。また、セルＥ’として、Ｎ型拡散
領域６、メタル端子１０ｃ及びコンタクトホール１１か
らなるセルを形成する。なお、セルＤ’，Ｅ’の構造
は、図１０のセルＤ，Ｅと同様であるから、断面図示は
省略する。
【００３９】これらのセルＤ’，Ｅ’等のいずれかを保
護すべき入力ゲートをもつ標準セルＡの近傍に自動生成
し、メタル配線１０ｅにより、標準セルＡの入力線であ
るメタル配線１０と接続し、もってＭＯＳトランジスタ
Ｔ１，Ｔ２の入力ゲートへと接続する。
護すべき入力ゲートをもつ標準セルＡの近傍に自動生成
し、メタル配線１０ｅにより、標準セルＡの入力線であ
るメタル配線１０と接続し、もってＭＯＳトランジスタ
Ｔ１，Ｔ２の入力ゲートへと接続する。
【００４０】自動生成したＮ型拡散領域６とＰ基板１と
の間、またはＰ型拡散領域１２とＮウェル３との間の接
合部はダイオードを形成しているが、LSIの通常動作時
には接合部に電流は生じない。一方、ウェーハプロセス
中、メタル配線１０に大量の電子が流入した場合は、流
入した電子は当該ダイオードを通じてＰ基板１またはＮ
ウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２
のゲート酸化膜７はダメージを受けない。
の間、またはＰ型拡散領域１２とＮウェル３との間の接
合部はダイオードを形成しているが、LSIの通常動作時
には接合部に電流は生じない。一方、ウェーハプロセス
中、メタル配線１０に大量の電子が流入した場合は、流
入した電子は当該ダイオードを通じてＰ基板１またはＮ
ウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２
のゲート酸化膜７はダメージを受けない。
【００４１】以上のように、この実施の形態では、標準
セルを含む半導体装置において、その自動配置配線時
に、入力ゲート保護のための新たなレイアウトパターン
を生成するものである。
セルを含む半導体装置において、その自動配置配線時
に、入力ゲート保護のための新たなレイアウトパターン
を生成するものである。
【００４２】実施の形態７．図１６は、この発明の実施
の形態７による半導体装置の構造を説明するための図で
ある。この図１６は、通常の標準セルライブラリ中に新
たに追加した追加標準セルのレイアウトパターンを示す
平面図である。
の形態７による半導体装置の構造を説明するための図で
ある。この図１６は、通常の標準セルライブラリ中に新
たに追加した追加標準セルのレイアウトパターンを示す
平面図である。
【００４３】この実施の形態では、実施の形態１〜４で
説明したような標準セルＡのライブラリのほかに、次の
ように新たなトランスミッンョンゲートをもつセルを標
準セルとして追加する。すなわち、図示のように、標準
セルＦとして、P-chＭＯＳトランジスタＴ３のゲート配
線１３を接地配線１４に接地し、N-chＭＯＳトランジス
タＴ４のゲート配線１５を電源配線１６に電源固定した
トランスミッンョンゲートをもつセルを標準セルとして
追加する。トランジスタＴ３、Ｔ４のソース／ドレイン
はメタル配線１０ｆ，１０ｇでそれぞれ相互に接続され
ている。また、１７はこのトランスミッションゲートの
入力端子である。
説明したような標準セルＡのライブラリのほかに、次の
ように新たなトランスミッンョンゲートをもつセルを標
準セルとして追加する。すなわち、図示のように、標準
セルＦとして、P-chＭＯＳトランジスタＴ３のゲート配
線１３を接地配線１４に接地し、N-chＭＯＳトランジス
タＴ４のゲート配線１５を電源配線１６に電源固定した
トランスミッンョンゲートをもつセルを標準セルとして
追加する。トランジスタＴ３、Ｔ４のソース／ドレイン
はメタル配線１０ｆ，１０ｇでそれぞれ相互に接続され
ている。また、１７はこのトランスミッションゲートの
入力端子である。
【００４４】そして、この標準セルＦを自動配置配線時
に保護すべき入力ゲートをもつ標準セルＡの近傍に配置
し、メタル配線１０ｆを標準セルＡの入力線であるメタ
ル配線１０に接続し、もってＭＯＳトランジスタＴ１，
Ｔ２の入力ゲートへと接続する。
に保護すべき入力ゲートをもつ標準セルＡの近傍に配置
し、メタル配線１０ｆを標準セルＡの入力線であるメタ
ル配線１０に接続し、もってＭＯＳトランジスタＴ１，
Ｔ２の入力ゲートへと接続する。
【００４５】トランスミッンョンゲートのなかのＮ型拡
散領域６とＰ基板１との間、またはＰ型拡散領域１２と
Ｎウェル３との間の接合部はダイオードを形成している
が、LSIの通常動作時には接合部に電流は生じない。
散領域６とＰ基板１との間、またはＰ型拡散領域１２と
Ｎウェル３との間の接合部はダイオードを形成している
が、LSIの通常動作時には接合部に電流は生じない。
【００４６】一方、ウェーハプロセス中、メタル配線１
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＰ基板１またはＰ基板１と逆極性の
Ｎウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＰ基板１またはＰ基板１と逆極性の
Ｎウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。
【００４７】実施の形態８．図１７は、この発明の実施
の形態８による半導体装置の構造を説明するための図で
ある。この図１７は、通常の標準セルライブラリの中に
新たに追加した追加標準セルのレイアウトパターンを示
す平面図である。
の形態８による半導体装置の構造を説明するための図で
ある。この図１７は、通常の標準セルライブラリの中に
新たに追加した追加標準セルのレイアウトパターンを示
す平面図である。
【００４８】この実施の形態では、実施の形態１〜４で
説明したような標準セルＡのライブラリのほかに、次の
ように新たなトランスミッンョンゲートをもつセルを標
準セルとして追加する。すなわち、図示のように、標準
セルＦ’として、P-chＭＯＳトランジスタＴ３とN-chＭ
ＯＳトランジスタＴ４からなり、メタル配線１０ｆと１
０ｇをメタル配線１０ｈで接続することにより、その入
出力端子を短絡したトランスミッンョンゲートをもつセ
ルを標準セルとして追加する。この標準セルＦ’の構成
は、その入出力端が短絡されていることを除き、実施の
形態７（図１６）のものと同様であるから、重複説明は
省略する。
説明したような標準セルＡのライブラリのほかに、次の
ように新たなトランスミッンョンゲートをもつセルを標
準セルとして追加する。すなわち、図示のように、標準
セルＦ’として、P-chＭＯＳトランジスタＴ３とN-chＭ
ＯＳトランジスタＴ４からなり、メタル配線１０ｆと１
０ｇをメタル配線１０ｈで接続することにより、その入
出力端子を短絡したトランスミッンョンゲートをもつセ
ルを標準セルとして追加する。この標準セルＦ’の構成
は、その入出力端が短絡されていることを除き、実施の
形態７（図１６）のものと同様であるから、重複説明は
省略する。
【００４９】このように、標準セルＦ’を、保護すべき
入力ゲートをもつ標準セルＡの近傍に追加し、メタル配
線１０ｆを標準セルＡの入力線であるメタル配線１０に
接続し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲ
ートへと接続する。
入力ゲートをもつ標準セルＡの近傍に追加し、メタル配
線１０ｆを標準セルＡの入力線であるメタル配線１０に
接続し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲ
ートへと接続する。
【００５０】トランスミッンョンゲートのなかのＮ型拡
散領域６とＰ基板１との間、またはＰ型拡散領域１２と
Ｎウェル３との間の接合部はダイオードを形成している
が、LSIの通常動作時には接合部に電流は生じない。
散領域６とＰ基板１との間、またはＰ型拡散領域１２と
Ｎウェル３との間の接合部はダイオードを形成している
が、LSIの通常動作時には接合部に電流は生じない。
【００５１】一方、ウェーハプロセス中、メタル配線１
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＰ基板１またはＰ基板１と逆極性の
Ｎウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＰ基板１またはＰ基板１と逆極性の
Ｎウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。
【００５２】実施の形態９．図１８は、この発明の実施
の形態９による半導体装置の構造を説明するための図で
ある。この図１８はその標準セルのレイアウトパターン
を示す平面図である。この実施の形態では、保護すべき
入力ゲートをもつ標準セルＧの中に、P-chＭＯＳトラン
ジスタＴ３のゲート配線１３を接地配線１４に接地し、
N-chＭＯＳトランジスタＴ４のゲート配線１５を電源配
線１６に電源固定したトランスミッンョンゲートをもた
せ、メタル配線１０ｆをＭＯＳトランジスタＴ１，Ｔ２
の入力線であるメタル配線１０と接続し、もってそのゲ
ートへと接続する。
の形態９による半導体装置の構造を説明するための図で
ある。この図１８はその標準セルのレイアウトパターン
を示す平面図である。この実施の形態では、保護すべき
入力ゲートをもつ標準セルＧの中に、P-chＭＯＳトラン
ジスタＴ３のゲート配線１３を接地配線１４に接地し、
N-chＭＯＳトランジスタＴ４のゲート配線１５を電源配
線１６に電源固定したトランスミッンョンゲートをもた
せ、メタル配線１０ｆをＭＯＳトランジスタＴ１，Ｔ２
の入力線であるメタル配線１０と接続し、もってそのゲ
ートへと接続する。
【００５３】トランスミッンョンゲートのなかのＮ型拡
散領域６とＰ基板１との間、またはＰ型拡散領域１２と
Ｎウェル３との間の接合部はダイオードを形成している
が、LSIの通常動作時には接合部に電流は生じない。
散領域６とＰ基板１との間、またはＰ型拡散領域１２と
Ｎウェル３との間の接合部はダイオードを形成している
が、LSIの通常動作時には接合部に電流は生じない。
【００５４】一方、ウェーハプロセス中、メタル配線１
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＰ基板１またはＰ基板１と逆極性の
Ｎウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。以上のよう
に、この実施の形態では、標準セルの中にトランスミッ
ンョンゲートを取り込み、標準セルの中でＭＯＳトラン
ジスタの入力と接続できるようにしたものである。
０に大量の電子が流入した場合は、流入した電子は当該
ダイオードを通じてＰ基板１またはＰ基板１と逆極性の
Ｎウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。以上のよう
に、この実施の形態では、標準セルの中にトランスミッ
ンョンゲートを取り込み、標準セルの中でＭＯＳトラン
ジスタの入力と接続できるようにしたものである。
【００５５】実施の形態１０．図１９は、この発明の実
施の形態１０による半導体装置の構造を説明するための
図である。この図１９は、シンボリックレイアウト、モ
ジュールジェネレータ等のレイアウト自動生成プログラ
ムで生成するレイアウトパターンを示す平面図である。
施の形態１０による半導体装置の構造を説明するための
図である。この図１９は、シンボリックレイアウト、モ
ジュールジェネレータ等のレイアウト自動生成プログラ
ムで生成するレイアウトパターンを示す平面図である。
【００５６】この実施の形態では、レイアウトを自動的
に生成するシンボリックレイアウト、モジュールジェネ
レータ等のプログラムにおいて、図に示すように、ＭＯ
ＳトランジスタＴ１，Ｔ２のゲート近傍に、実施の形態
５（図１０）で示した標準セルＣ及びＤのパターン、な
らびに、実施の形態８（図１７）で示した標準セルＦ’
のパターンを生成している。
に生成するシンボリックレイアウト、モジュールジェネ
レータ等のプログラムにおいて、図に示すように、ＭＯ
ＳトランジスタＴ１，Ｔ２のゲート近傍に、実施の形態
５（図１０）で示した標準セルＣ及びＤのパターン、な
らびに、実施の形態８（図１７）で示した標準セルＦ’
のパターンを生成している。
【００５７】これは一例であって、生成するパターン
は、実施の形態１〜９において説明したレイアウトパタ
ーンのいずれかまたはそれらを組み合わせて任意に生成
することができる。ＭＯＳトランジスタＴ１，Ｔ２の保
護のためのパターンを、このように形成し、ＭＯＳトラ
ンジスタＴ１，Ｔ２のゲートと接続する。その接続の態
様は、それぞれの実施の形態で説明したとおりであるか
ら、重複説明は省略する。
は、実施の形態１〜９において説明したレイアウトパタ
ーンのいずれかまたはそれらを組み合わせて任意に生成
することができる。ＭＯＳトランジスタＴ１，Ｔ２の保
護のためのパターンを、このように形成し、ＭＯＳトラ
ンジスタＴ１，Ｔ２のゲートと接続する。その接続の態
様は、それぞれの実施の形態で説明したとおりであるか
ら、重複説明は省略する。
【００５８】このようにすれば、ウェーハプロセス中、
メタル配線１０に大量の電子が流入した場合は、流入し
た電子はダイオードを通じて基板１または基板１と逆極
性のウェル３に逃れるため、MOSトランジスタのゲート
酸化膜はダメージを受けない。
メタル配線１０に大量の電子が流入した場合は、流入し
た電子はダイオードを通じて基板１または基板１と逆極
性のウェル３に逃れるため、MOSトランジスタのゲート
酸化膜はダメージを受けない。
【００５９】実施の形態１１．図２０は、この発明の実
施の形態１１による半導体装置の構造を説明するための
図である。図２０において、６ａはシリサイド化された
Ｎ型拡散領域を示す。その他の構造は、図１と同様であ
るから重複説明は省略する。
施の形態１１による半導体装置の構造を説明するための
図である。図２０において、６ａはシリサイド化された
Ｎ型拡散領域を示す。その他の構造は、図１と同様であ
るから重複説明は省略する。
【００６０】この実施の形態では、実施の形態１におい
て入力ゲートに接続する拡散領域６をシリサイド化し、
抵抗成分を一層低減し、回路動作上さらに無視できるよ
うにしている。このように、入力ゲートに接続する拡散
領域をシリサイド化することは、実施の形態１だけでな
く、実施の形態３、５、１０などにおいて、同様に実施で
きるものである。
て入力ゲートに接続する拡散領域６をシリサイド化し、
抵抗成分を一層低減し、回路動作上さらに無視できるよ
うにしている。このように、入力ゲートに接続する拡散
領域をシリサイド化することは、実施の形態１だけでな
く、実施の形態３、５、１０などにおいて、同様に実施で
きるものである。
【００６１】このようにすれば、LSI実動作時の配線遅
延への影響をなくすとともに、ウェーハプロセス中、メ
タル配線に大量の電子が流入した場合は、流入した電子
は当該ダイオードを通じて基板１または基板１と逆極性
のウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。
延への影響をなくすとともに、ウェーハプロセス中、メ
タル配線に大量の電子が流入した場合は、流入した電子
は当該ダイオードを通じて基板１または基板１と逆極性
のウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ
２のゲート酸化膜７はダメージを受けない。
【００６２】実施の形態１２．図２１及び図２２は、こ
の発明の実施の形態１２による半導体装置の構造を説明
するための図である。図２１はその標準セルとメタル配
線のレイアウトパターンを示す平面図、図２２は図２１
のXXII−XXII線での断面構造図である。なお、図２１の
II−II線での断面構造は、図２と同様に表される。
の発明の実施の形態１２による半導体装置の構造を説明
するための図である。図２１はその標準セルとメタル配
線のレイアウトパターンを示す平面図、図２２は図２１
のXXII−XXII線での断面構造図である。なお、図２１の
II−II線での断面構造は、図２と同様に表される。
【００６３】図２１及び図２２において、１７，１８，
１９はそれぞれ層間絶縁膜（図示省略）を挟んで形成さ
れた各層のメタル配線を示し、１１はそれぞれメタル配
線１０ａ，１７，１８，１９の間を接続するコンタクト
ホール（またはコンタクト）である。この場合、メタル
配線１７，１８は中間層の短い配線であり、メタル配線
１９は、この半導体装置の最上位の長い配線となってい
る。
１９はそれぞれ層間絶縁膜（図示省略）を挟んで形成さ
れた各層のメタル配線を示し、１１はそれぞれメタル配
線１０ａ，１７，１８，１９の間を接続するコンタクト
ホール（またはコンタクト）である。この場合、メタル
配線１７，１８は中間層の短い配線であり、メタル配線
１９は、この半導体装置の最上位の長い配線となってい
る。
【００６４】このように、この実施の形態では、標準セ
ル作成時、標準セルの保護すべきＭＯＳトランジスタの
ゲートに繋がるメタル配線を最上位配線層で形成する。
すなわち、例えば前段の標準セルの出力線から後段の標
準セルの入力線への接続を最上位のメタル配線で行う。
ル作成時、標準セルの保護すべきＭＯＳトランジスタの
ゲートに繋がるメタル配線を最上位配線層で形成する。
すなわち、例えば前段の標準セルの出力線から後段の標
準セルの入力線への接続を最上位のメタル配線で行う。
【００６５】これにより、最上位配線層以外のウェーハ
プロセス時には、標準セルの保護すべきＭＯＳトランジ
スタのゲートは当該標準セルの外の長い配線パターンに
接続されることがなく、プラズマによるダメージを受け
ない。
プロセス時には、標準セルの保護すべきＭＯＳトランジ
スタのゲートは当該標準セルの外の長い配線パターンに
接続されることがなく、プラズマによるダメージを受け
ない。
【００６６】さらに、最上位配線層までの接続が完成す
ると、保護すべきゲートは必ず別のトランジスタの拡散
領域に接続されるため、最上位配線層のウェーハプロセ
ス時にもプラズマによるダメージを受けない。すなわ
ち、例えば最上位配線層は、前段の標準セルの出力トラ
ンジスタのソース／ドレインに接続されているため、こ
のソース／ドレインの拡散領域が接続されていることに
なる。したがって、ウェーハプロセス全般を通じて保護
すべきゲートはプラズマによるダメージを受けない。
ると、保護すべきゲートは必ず別のトランジスタの拡散
領域に接続されるため、最上位配線層のウェーハプロセ
ス時にもプラズマによるダメージを受けない。すなわ
ち、例えば最上位配線層は、前段の標準セルの出力トラ
ンジスタのソース／ドレインに接続されているため、こ
のソース／ドレインの拡散領域が接続されていることに
なる。したがって、ウェーハプロセス全般を通じて保護
すべきゲートはプラズマによるダメージを受けない。
【００６７】
【発明の効果】以上説明したように、この発明によれ
ば、標準セルを含む半導体基板に、または半導体基板に
形成されたウェルの中に、拡散領域を形成し、標準セル
のＭＯＳトランジスタのゲートに通じるメタル配線をこ
の拡散領域に電気的に接続するようにしている。これに
より、メタル配線層のウェーハプロセス中、メタルのエ
ッチング、レジスト除去等の工程で使用するプラズマよ
りメタル配線層内に大量の電子が入り、これが配線を通
してMOSトランジスタのゲートに流入し、ゲート酸化膜
を破壊する前に、電子を半導体基板（表面に形成された
ウェルを含む）に逃がし、当該ゲートを保護することが
できる。すなわち、この発明によれば、標準セルなどを
含む半導体装置において、各標準セルのＭＯＳトランジ
スタのゲートがプラズマダメージを受けていない半導体
装置及びその設計方法を得ることができる。
ば、標準セルを含む半導体基板に、または半導体基板に
形成されたウェルの中に、拡散領域を形成し、標準セル
のＭＯＳトランジスタのゲートに通じるメタル配線をこ
の拡散領域に電気的に接続するようにしている。これに
より、メタル配線層のウェーハプロセス中、メタルのエ
ッチング、レジスト除去等の工程で使用するプラズマよ
りメタル配線層内に大量の電子が入り、これが配線を通
してMOSトランジスタのゲートに流入し、ゲート酸化膜
を破壊する前に、電子を半導体基板（表面に形成された
ウェルを含む）に逃がし、当該ゲートを保護することが
できる。すなわち、この発明によれば、標準セルなどを
含む半導体装置において、各標準セルのＭＯＳトランジ
スタのゲートがプラズマダメージを受けていない半導体
装置及びその設計方法を得ることができる。
【図１】 この発明の実施の形態１による半導体装置の
標準セルのレイアウトパターンを示す平面図である。
標準セルのレイアウトパターンを示す平面図である。
【図２】 この発明の実施の形態１による半導体装置の
標準セルの断面図である。
標準セルの断面図である。
【図３】 この発明の実施の形態１による半導体装置の
標準セルの他の断面図である。
標準セルの他の断面図である。
【図４】 この発明の実施の形態２による半導体装置の
標準セルのレイアウトパターンを示す平面図である。
標準セルのレイアウトパターンを示す平面図である。
【図５】 この発明の実施の形態２による半導体装置の
標準セルの断面図である。
標準セルの断面図である。
【図６】 この発明の実施の形態３による半導体装置の
標準セルのレイアウトパターンを示す平面図である。
標準セルのレイアウトパターンを示す平面図である。
【図７】 この発明の実施の形態３による半導体装置の
標準セルの断面図である。
標準セルの断面図である。
【図８】 この発明の実施の形態４による半導体装置の
標準セルのレイアウトパターンを示す平面図である。
標準セルのレイアウトパターンを示す平面図である。
【図９】 この発明の実施の形態４による半導体装置の
標準セルの断面図である。
標準セルの断面図である。
【図１０】 この発明の実施の形態５による半導体装置
の標準セルライブラリ中に含まれる追加標準セルのレイ
アウトパターンを示す平面図である。
の標準セルライブラリ中に含まれる追加標準セルのレイ
アウトパターンを示す平面図である。
【図１１】 この発明の実施の形態５による半導体装置
の追加標準セルの断面図である。
の追加標準セルの断面図である。
【図１２】 この発明の実施の形態５による半導体装置
の他の追加標準セルの断面図である。
の他の追加標準セルの断面図である。
【図１３】 この発明の実施の形態５による半導体装置
の他の追加標準セルの断面図である。
の他の追加標準セルの断面図である。
【図１４】 この発明の実施の形態５による半導体装置
の他の追加標準セルの断面図である。
の他の追加標準セルの断面図である。
【図１５】 この発明の実施の形態６による半導体装置
の自動配置配線時に生成するレイアウトパターンを示す
平面図である。
の自動配置配線時に生成するレイアウトパターンを示す
平面図である。
【図１６】 この発明の実施の形態７による半導体装置
の標準セルライブラリ中に含まれる追加標準セルのレイ
アウトパターンを示す平面図である。
の標準セルライブラリ中に含まれる追加標準セルのレイ
アウトパターンを示す平面図である。
【図１７】 この発明の実施の形態８による半導体装置
の標準セルライブラリ中に含まれる追加標準セルのレイ
アウトパターンを示す平面図である。
の標準セルライブラリ中に含まれる追加標準セルのレイ
アウトパターンを示す平面図である。
【図１８】 この発明の実施の形態９による半導体装置
の標準セルのレイアウトパターンを示す平面図である。
の標準セルのレイアウトパターンを示す平面図である。
【図１９】 この発明の実施の形態１０による半導体装
置のレイアウト自動生成プログラムで生成するレイアウ
トパターンを示す平面図である。
置のレイアウト自動生成プログラムで生成するレイアウ
トパターンを示す平面図である。
【図２０】 この発明の実施の形態１１による半導体装
置の標準セルのレイアウトパターンを示す平面図であ
る。
置の標準セルのレイアウトパターンを示す平面図であ
る。
【図２１】 この発明の実施の形態１２による半導体装
置の標準セルのレイアウトパターンを示す平面図であ
る。
置の標準セルのレイアウトパターンを示す平面図であ
る。
【図２２】 この発明の実施の形態１２による半導体装
置の標準セルの断面図である。
置の標準セルの断面図である。
【図２３】 従来の自動配置配線に用いられる標準セル
のレイアウトパターンを示す平面図である。
のレイアウトパターンを示す平面図である。
１ Ｐ型シリコン半導体基板、 ２ 分離酸化膜、 ３
Ｎ型ウェル（以下、適宜、Ｎウェルと称する）、
４，１２ Ｐ型拡散領域、 ５，６ Ｎ型拡散領域、
６ａ シリサイド化Ｎ型拡散領域、 ７ ゲート酸化
膜、 ８ ポリシリコン配線、 ８ｇ ゲート電極、
９ 層間酸化膜、 １０，１０ａ，１０ｂ，１０ｃ，１
０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１３，１５，
１７，１８，１９ メタル配線、 １１ コンタクトホ
ール、 １４ 接地配線、 １６ 電源配線、 Ｔ１，
Ｔ２ 入力ＭＯＳトラジスタ、 Ｔ３，Ｔ４ ＭＯＳト
ランジスタ。
Ｎ型ウェル（以下、適宜、Ｎウェルと称する）、
４，１２ Ｐ型拡散領域、 ５，６ Ｎ型拡散領域、
６ａ シリサイド化Ｎ型拡散領域、 ７ ゲート酸化
膜、 ８ ポリシリコン配線、 ８ｇ ゲート電極、
９ 層間酸化膜、 １０，１０ａ，１０ｂ，１０ｃ，１
０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１３，１５，
１７，１８，１９ メタル配線、 １１ コンタクトホ
ール、 １４ 接地配線、 １６ 電源配線、 Ｔ１，
Ｔ２ 入力ＭＯＳトラジスタ、 Ｔ３，Ｔ４ ＭＯＳト
ランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336 (72)発明者 濱田 英幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (12)
- 【請求項１】 半導体基板に形成され入力端子とＭＯＳ
トランジスタとを含む複数の標準セルを有する半導体装
置において、上記半導体基板に形成され抵抗成分が実質
的に無視できる拡散領域を備え、上記標準セルのＭＯＳ
トランジスタのゲートと上記入力端子とを、上記拡散領
域を含む配線を介して接続したことを特徴とする半導体
装置。 - 【請求項２】 半導体基板に形成され入力端子とＭＯＳ
トランジスタとを含む複数の標準セルを有する半導体装
置において、上記入力端子の下で上記半導体基板に形成
された拡散領域を備え、上記入力端子と上記拡散領域と
を電気的に接続したことを特徴とする半導体装置。 - 【請求項３】 上記拡散領域がシリサイド化されたこと
を特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 半導体基板に形成され入力端子とＭＯＳ
トランジスタとを含む複数の標準セルのライブラリを有
する半導体装置において、上記半導体基板に形成された
拡散領域とこの拡散領域の上に形成されたメタル層と上
記メタル層と上記拡散領域とを接続するコンタクトとを
含む補助セルのライブラリを形成したことを特徴とする
半導体装置。 - 【請求項５】 上記ＭＯＳトランジスタのゲートと上記
メタル層とを接続したことを特徴とする請求項４に記載
の半導体装置。 - 【請求項６】 半導体基板に形成され入力端子とＭＯＳ
トランジスタとを含む複数の標準セルのライブラリを有
する半導体装置において、上記半導体基板に拡散領域を
形成し、この拡散領域の上にメタル層を形成し、上記拡
散領域と上記メタル層とをコンタクトにより接続して補
助セルを形成し、上記ＭＯＳトランジスタのゲートと上
記補助セルのメタル層とを接続したことを特徴とする半
導体装置。 - 【請求項７】 半導体基板に形成され入力端子とＭＯＳ
トランジスタとを含む複数の標準セルのライブラリを有
する半導体装置において、上記半導体基板に形成されＰ
型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを含
むトランスミッションゲートの補助セルのライブラリを
形成したことを特徴とする半導体装置。 - 【請求項８】 上記補助セルのトランスミッションゲー
トの入出力端子が電気的に接続されていることを特徴と
する請求項７に記載の半導体装置。 - 【請求項９】 上記ＭＯＳトランジスタのゲートと上記
トランスミッションゲートの入力端子及び／又は出力端
子とを接続したことを特徴とする請求項７又は８に記載
の半導体装置。 - 【請求項１０】 半導体基板に形成され、Ｐ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタとを含むトランス
ミッションゲートと、複数のＭＯＳトランジスタとを含
むセルを標準セルとしてライブラリを形成したことを特
徴とする半導体装置。 - 【請求項１１】 半導体基板に形成され入力端子とＭＯ
Ｓトランジスタとを含む複数の標準セルを有する半導体
装置において、上記ＭＯＳトランジスタのゲートの層の
上に複数のメタル配線層が形成されて順次接続され、最
上位のメタル配線層が上記入力端子とされ、上記いずれ
かのメタル配線層が上記半導体基板に形成された拡散領
域に接続されたことを特徴とする半導体装置。 - 【請求項１２】 シンボリックレイアウトツール及びモ
ジュールジェネレータを含むソフトウェアツールのいず
れかによって、半導体基板にＭＯＳトランジスタを含む
複数の標準セルを配置すると同時に、上記半導体基板に
拡散領域を配置し、上記ＭＯＳトランジスタのゲートと
上記拡散領域とを接続できようようにすることを特徴と
する半導体装置の設計方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35460397A JP3926011B2 (ja) | 1997-12-24 | 1997-12-24 | 半導体装置の設計方法 |
| US09/090,379 US6504186B2 (en) | 1997-12-24 | 1998-06-04 | Semiconductor device having a library of standard cells and method of designing the same |
| DE19838150A DE19838150A1 (de) | 1997-12-24 | 1998-08-21 | Halbleitergerät mit einer Reihe von Standardzellen und Verfahren zu seiner Konstruktion |
| KR1019980035099A KR100275413B1 (ko) | 1997-12-24 | 1998-08-28 | 반도체장치 및 그 설계방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35460397A JP3926011B2 (ja) | 1997-12-24 | 1997-12-24 | 半導体装置の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186502A true JPH11186502A (ja) | 1999-07-09 |
| JP3926011B2 JP3926011B2 (ja) | 2007-06-06 |
Family
ID=18438682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35460397A Expired - Fee Related JP3926011B2 (ja) | 1997-12-24 | 1997-12-24 | 半導体装置の設計方法 |
Country Status (4)
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| JP (1) | JP3926011B2 (ja) |
| KR (1) | KR100275413B1 (ja) |
| DE (1) | DE19838150A1 (ja) |
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| US6713817B2 (en) | 2000-10-31 | 2004-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit system |
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| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
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| KR101903975B1 (ko) | 2008-07-16 | 2018-10-04 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
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- 1998-08-28 KR KR1019980035099A patent/KR100275413B1/ko not_active IP Right Cessation
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