KR100275413B1 - 반도체장치 및 그 설계방법 - Google Patents

반도체장치 및 그 설계방법 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

표준셀 등을 포함하는 반도체장치에 있어서 각 표준셀의 MOS트랜지스터의 게이트가 플라즈마손상을 받고 있지 않은 반도체장치 및 그 설계방법에 관한 것으로서, MOS트랜지스터의 게이트가 플라즈마손상을 받고 있지 않은 반도체장치 및 그 설계, 제조방법을 제공하기 위해서, 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀을 갖는 반도체장치에 있어서, 반도체기판에 형성되고 저항성분을 실질적으로 무시할 수 있는 확산영역을 구비하고, 표준셀의 MOS트랜지스터의 게이트와 입력단자를 확산영역을 포함하는 배선을 거쳐서 접속하는 구성으로 하였다.
이것에 의해, 표준셀 등을 포함하는 반도체장치에 있어서 각 표준셀의 MOS트랜지스터의 게이트가 플라즈마 손상을 받지 않는 반도체장치 및 그 설계방법을 얻을 수 있다는 효과가 얻어진다.

Description

반도체장치 및 그 설계방법
본 발명은 표준셀 등을 포함하는 반도체장치에 있어서 각 표준셀의 MOS트랜지스터의 게이트가 플라즈마손상을 받고 있지 않은 반도체장치 및 그 설계방법에 관한 것이다.
더 상세하게는 본 발명은 반도체장치의 제조에 있어서의 웨이퍼프로세스에 의해 MOS트랜지스터의 게이트가 플라즈마 손상을 받지 않는 구조 및 그 설계방법에 관한 것이다.
도 23은 여러개의 표준셀을 포함하는 종래의 반도체장치에 있어서 자동배치배선에 사용되는 표준셀의 레이아웃패턴의 예를 도시한 평면도이다. 도 23에 있어서 이 표준셀은 P형 실리콘 반도체기판(1) 중에 N형 웰(3)을 형성하고 이 중에 P형 확산영역(4)를 형성하고 있다. 또, P형 실리콘 반도체기판(1)에 N형 확산영역(5)를 형성하고 있다. 이 위에 게이트절연막을 거쳐서 폴리실리콘배선(8)을 형성하고 게이트전극(8g)를 형성하고 있다. 이것에 의해, MOS트랜지스터T1, T2를 형성하고 있다. 이 폴리실리콘배선(8)에 콘택트홀(접속구멍)(11)을 거쳐서 금속배선(10)을 접속하고 입력단자 또는 입력선으로 하고 있다.
이와 같이, 종래 게이트어레이/셀베이스방식의 자동배치배선에 사용되는 표준셀은 MOS트랜지스터T1, T2의 게이트에 연결되는 금속배선(10)의 패턴을 입력단자 또는 입력선으로 하고 배치배선을 실행하고 있었다.
이와 같은 종래의 구성에서는 표준셀의 입력단자(10) 또는 입력선에 접속되는 표준셀 밖의 배선이 길어진 경우, 웨이퍼프로세스중의 금속배선 패턴에칭이나 레지스트제거의 공정에 있어서, 플라즈마에서 금속배선으로 입사하는 전자에 의해 표준셀의 MOS트랜지스터T1, T2의 게이트산화막이 손상을 받고 트랜지스터특성의 열화를 초래하고 있었다.
본 발명의 목적은 이와 같은 종래의 문제를 해결하기 위해 이루어진 것으로서, MOS트랜지스터의 게이트가 플라즈마손상을 받고 있지 않은 반도체장치 및 그 설계, 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 의한 반도체장치의 표준셀의 레이아웃패턴을 도시한 평면도,
도 2는 본 발명의 실시예 1에 의한 반도체장치의 표준셀의 단면도,
도 3은 본 발명의 실시예 1에 의한 반도체장치의 표준셀의 다른 단면도,
도 4는 본 발명의 실시예 2에 의한 반도체장치의 표준셀의 레이아웃패턴을 도시한 평면도,
도 5는 본 발명의 실시예 2에 의한 반도체장치의 표준셀의 단면도,
도 6은 본 발명의 실시예 3에 의한 반도체장치의 표준셀의 레이아웃패턴을 도시한 평면도,
도 7은 본 발명의 실시예 3에 의한 반도체장치의 표준셀의 단면도,
도 8은 본 발명의 실시예 4에 의한 반도체장치의 표준셀의 레이아웃패턴을 도시한 평면도,
도 9는 본 발명의 실시예 4에 의한 반도체장치의 표준셀의 단면도,
도 10은 본 발명의 실시예 5에 의한 반도체장치의 표준셀 라이브러리중에 포함되는 추가표준셀의 레이아웃패턴을 도시한 평면도,
도 11은 본 발명의 실시예 5에 의한 반도체장치의 추가표준셀의 단면도,
도 12는 본 발명의 실시예 5에 의한 반도체장치의 다른 추가표준셀의 단면도,
도 13은 본 발명의 실시예 5에 의한 반도체장치의 다른 추가표준셀의 단면도,
도 14는 본 발명의 실시예 5에 의한 반도체장치의 다른 추가표준셀의 단면도,
도 15는 본 발명의 실시예 6에 의한 반도체장치의 자동배치 배선시에 생성하는 레이아웃패턴을 도시한 평면도,
도 16은 본 발명의 실시예 7에 의한 반도체장치의 표준셀 라이브러리중에 포함되는 추가표준셀의 레이아웃패턴을 도시한 평면도,
도 17은 본 발명의 실시예 8에 의한 반도체장치의 표준셀 라이브러리중에 포함되는 추가표준셀의 레이아웃패턴을 도시한 평면도,
도 18은 본 발명의 실시예 9에 의한 반도체장치의 표준셀의 레이아웃패턴을 도시한 평면도,
도 19는 본 발명의 실시예 10에 의한 반도체장치의 레이아웃 자동생성 프로그램에 의해 생성하는 레이아웃패턴을 도시한 평면도,
도 20은 본 발명의 실시예 11에 의한 반도체장치의 표준셀의 레이아웃패턴을 도시한 평면도,
도 21은 본 발명의 실시예 12에 의한 반도체장치의 표준셀의 레이아웃패턴을 도시한 평면도,
도 22는 본 발명의 실시예 12에 의한 반도체장치의 표준셀의 단면도,
도 23은 종래의 자동배치배선에 사용되는 표준셀의 레이아웃패턴을 도시한 평면도.
<부호의 설명>
1 P형 실리콘 반도체기판, 2 분리산화막, 3 N형 웰(이하, N웰이라 한다), 4, 12 P형 확산영역, 5, 6 N형 확산영역, 6a 실리사이드화 N형 확산영역, 7 게이트산화막, 8 폴리실리콘배선, 8g 게이트전극, 9 층간산화막, 10, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 13, 15, 17, 18, 19 금속배선, 11 콘택트홀, 14 접지배선, 16 전원배선, T1, T2 입력MOS트랜지스터, T3, T4 MOS트랜지스터.
본 발명의 반도체장치는 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀을 갖는 반도체장치에 있어서, 상기 반도체기판에 형성되고 저항성분을 실질적으로 무시할 수 있는 확산영역을 구비하고, 상기 표준셀의 MOS트랜지스터의 게이트와 상기 입력단자를 상기 확산영역을 포함하는 배선을 거쳐 접속한 것을 특징으로 하는 것이다. 또한, 본 명세서에 있어서 포괄적으로는 반도체기판의 용어를 표면에 웰이 형성된 반도체기판도 포함하는 의미로 사용한다.
또, 본 발명의 반도체장치는 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀을 갖는 반도체장치에 있어서, 상기 입력단자의 아래이고 상기 반도체기판에 형성된 확산영역을 구비하고, 상기 입력단자와 상기 확산영역을 전기적으로 접속한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 상기 확산영역이 실리사이드화된 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀의 라이브러리를 갖는 반도체장치에 있어서, 상기 반도체기판에 형성된 확산영역, 이 확산영역상에 형성된 금속층 및 상기 금속층과 상기 확산영역을 접속하는 콘택트를 포함하는 보조셀의 라이브러리를 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 상기 MOS트랜지스터의 게이트와 상기 금속층을 접속한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀의 라이브러리를 갖는 반도체장치에 있어서, 상기 반도체기판에 확산영역을 형성하고, 이 확산영역상에 금속층을 형성하고, 상기 확산영역과 상기 금속층을 콘택트에 의해 접속해서 보조셀을 형성하고, 상기 MOS트랜지스터의 게이트와 상기 보조셀의 금속층을 접속한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀의 라이브러리를 갖는 반도체장치에 있어서, 상기 반도체기판에 형성되고 P형 MOS트랜지스터와 N형 MOS트랜지스터를 포함하는 전송게이트의 보조셀의 라이브러리를 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 상기 보조셀의 전송게이트의 입출력단자가 전기적으로 접속되어 있는 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 상기 MOS트랜지스터의 게이트와 상기 전송게이트의 입력단자 및 출력단자를 접속한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 반도체기판에 형성되고 P형 MOS트랜지스터와 N형 MOS트랜지스터를 포함하는 전송게이트와 여러개의 MOS트랜지스터를 포함하는 셀을 표준셀로 해서 라이브러리를 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치는 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀을 갖는 반도체장치에 있어서, 상기 MOS트랜지스터의 게이트층상에 여러개의 금속배선층이 형성되어 순차 접속되고, 최상위의 금속배선층이 상기 입력단자로 되고, 상기 어느 하나의 금속배선층이 상기 반도체기판에 형성된 확산영역에 접속된 것을 특징으로 하는 것이다.
또, 본 발명의 반도체장치의 설계방법은 기호 레이아웃 공구(tool) 및 모듈발생기를 포함하는 소프트웨어공구중의 어느 하나에 의해 반도체기판에 MOS트랜지스터를 포함하는 여러개의 표준셀을 배치함과 동시에 상기 반도체기판에 확산영역을 배치하고, 상기 MOS트랜지스터의 게이트와 상기 확산영역을 접속할 수 있도록 하는 것을 특징으로 하는 것이다.
<실시예>
이하, 도면을 참조해서 본 발명의 실시예에 대해서 설명한다. 도면중 동일부호는 각각 동일 또는 상당부분을 나타낸다.
실시예 1
도 1, 도 2 및 도 3은 본 발명의 실시예 1에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 도 1은 그 표준셀의 레이아웃패턴을 도시한 평면도, 도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면구조를 도시한 도면, 도 3은 도 1의 Ⅲ-Ⅲ선에 따른 단면구조를 도시한 도면이다.
도 1∼도 3에 있어서, (1)은 P형 실리콘반도체기판(이하, 간단히 P기판 또는 기판이라 한다), (2)는 P기판(1)의 표면에 형성된 분리산화막, (3)은 P기판(1)에 형성된 N형웰(이하, 간단히 N웰이라 한다), (4)는 N웰(3)에 형성된 P형 확산영역, (5)는 P기판(1)에 형성된 N형 확산영역, (6)은 P기판(1)에 형성된 다른 N형 확산영역이다.
또, (7)은 각각 P형 확산영역(4) 및 N형 확산영역(5)상에 형성된 게이트산화막, (8)은 폴리실리콘배선이고, (8g)는 폴리실리콘배선(8)의 일부로서 게이트산화막(7)상에 형성된 게이트전극, (9)는 층간산화막, (10a) 및 (10b)는 층간산화막(9)상에 형성된 금속배선, (11)은 금속배선(10a)와 폴리실리콘배선(8)을 접속하거나 또는 금속배선(10a), (10b)와 N형 확산영역(6)을 접속하는 콘택트홀(또는 콘택트)를 나타낸다.
도시하지 않지만, P형 확산영역(4) 및 N형 확산영역(5)의 각각에 있어서 게이트전극(8g)의 양측에는 불순물이 주입된 소오스영역 또는 드레인영역이 형성되어 있다. 따라서, P형 확산영역(4)의 소오스/드레인영역, 게이트산화막(7) 및 게이트전극(8g)에 의해 MOS트랜지스터T1이 형성되어 있다. 또, N형 확산영역(5), 게이트산화막(7) 및 게이트전극(8g)에 의해 다른 MOS트랜지스터T2가 형성되어 있다. 또한, 여기에서는 2개의 MOS트랜지스터가 형성되어 있는 것으로 했지만 이것은 한쪽뿐이라도 좋다.
이 실시예에서는 입력선으로 되는 금속배선패턴(10a)와 (10b)를 절단하고 게이트(8g)에 연결되는 부분의 금속배선(10a)와 금속단자에 상당하는 부분의 금속배선(10b)를 확산영역(6)에 의한 확산배선으로 접속한다. 확산영역(6)은 회로동작상 실질적으로 저항성분을 무시할 수 있도록 형성되어 있다.
확산영역(6)과 기판(1)의 접합부는 다이오드를 형성하고 있지만 LSI의 통상동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10a), (10b)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 기판(1)로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다. 이상과 같이, 이 실시예는 게이트어레이/셀베이스방식 등의 설계방식에서 사용하는 표준셀내의 입력단자와 MOS트랜지스터의 게이트 사이에 확산배선을 삽입하고, 프로세스중에 금속배선층내로 유입하는 전자를 기판으로 흐르게 해서 게이트를 보호하는 것이다.
실시예 2
도 4 및 도 5는 본 발명의 실시예 2에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 도 4는 그 표준셀의 레이아웃패턴을 도시한 평면도, 도 5는 도4의 Ⅴ-Ⅴ선에 따른 단면구조도이다. 또한, 도 4의 Ⅱ-Ⅱ선에 따른 단면구조는 도 2와 마찬가지로 나타내어진다.
도 4 및 도 5에 있어서, (10)은 금속배선을 나타낸다. 이 금속배선(10)은 이 표준셀의 MOS트랜지스터의 입력선으로 된다. 그 밖의 부호는 도 1∼도 3과 동일하므로 중복설명은 생략한다.
이 실시예에서는 입력단자로 되는 금속배선(10)의 패턴을 절단하지 않고 금속배선(또는 금속단자)(10)의 아래에 확산영역(6)을 형성하고 콘택트홀(11)에 의해 금속배선(10)과 확산영역(6)을 접속한다.
이 확산영역(6)과 기판(1)의 접합부는 다이오드를 형성하고 있지만 LSI의 통상 동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 기판(1)로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
이 실시예에서는 실시예 1에서 설명한 바와 같은 확산배선을 사용하는 경우보다 입력선의 저항이 저감되므로 배선지연으로의 영향이 작아진다. 이상과 같이 이 실시예에서는 금속배선의 아래에 확산영역을 형성하고 콘택트를 거쳐서 금속배선과 접속하는 것에 의해 확산배선의 저항성분을 제거하고 배선지연으로의 영향을 없애고 또한 프로세스중에 금속배선층내로 유입하는 전자를 기판으로 흐르게 해서 게이트를 보호하는 것이다.
실시예 3
도 6 및 도 7은 본 발명의 실시예 3에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 도 6은 그 표준셀의 레이아웃패턴을 도시한 평면도, 도 7은 도 6의 Ⅶ-Ⅶ선에 따른 단면구조도이다. 또한, 도 6의 Ⅱ-Ⅱ선에 따른 단면구조는 도 2와 마찬가지로 나타내어진다.
도 6 및 도 7에 있어서, (3)은 P기판(1)중으로 확산해서 형성된 N형 웰, (12)는 이 N웰(3)의 표면에 형성된 P형 확산영역을 나타낸다. 또한, 도 6 및 도 7에 있어서, 또 이 이후의 도면에 있어서도 번잡함을 피하기 위해 웰콘택트는 도시를 생략하고 있다.
이 실시예에서는 입력선(입력단자)으로 되는 금속배선을 금속배선(10a)와 (10b)의 패턴으로 절단하고 게이트(8g)에 연결되는 부분의 금속배선(10a)와 금속단자에 상당하는 부분의 금속배선(10b)를 N웰(3)의 표면에 형성된 P형 확산영역(12)에 의해 접속한다. 확산영역(12)에 의한 확산배선은 회로동작상 실질적으로 저항성분을 무시할 수 있도록 형성되어 있다.
P형 확산영역(12)와 N웰(3)의 접합부는 다이오드를 형성하고 있지만 LSI의 통상동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10a), (10b)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 기판(1)과는 역극성인 N웰(3)상으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
실시예 4
도 8 및 도 9는 본 발명의 실시예 4에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 도 8은 그 표준셀의 레이아웃패턴을 도시한 평면도, 도 9는 도 4의 Ⅸ-Ⅸ선에 따른 단면구조도이다. 또한, 도 8의 Ⅱ-Ⅱ선에 따른 단면구조는 도 2와 마찬가지로 나타내어진다.
이 실시예에서는 입력단자로 되는 금속배선(10)의 패턴을 절단하지 않고 금속배선(10)의 아래이고 또한 P기판(1)과는 역극성인 N웰(3)상에 P형 확산영역(12)를 형성하고 콘택트홀(11)에 의해 금속배선(10)과 접속한다.
P형 확산영역(12)와 이것과 역극성인 N웰(3)과의 접합부는 다이오드를 형성하고 있지만 LSI의 통상동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 N웰(3)으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
이 실시예에서는 실시예 3과 같이 확산영역(12)를 확산배선으로서 사용하는 경우보다 배선저항이 저감되므로 배선지연으로의 영향이 작다.
실시예 5
도 10∼도 14는 본 발명의 실시예 5에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 도 10은 그 표준셀과 추가표준셀의 레이아웃패턴을 도시한 평면도, 도 11은 도 10의 ⅩⅠ-ⅩⅠ선에 따른 단면구조도, 도 12는 도 10의 ⅩⅠ-ⅩⅠ선에 따른 단면구조도, 도 13은 도 10의 ⅩⅢ-ⅩⅢ선에 따른 단면구조도, 도 14는 도 10의 ⅩⅣ-ⅩⅣ선에 따른 단면구조도이다.
이 실시예에서는 표준셀 라이브러리로서 실시예 1∼4에서 설명한 바와 같은 통상의 표준셀A 이외에 다음과 같은 셀을 표준셀로서 추가해서 형성한다.
즉, 도면에 도시한 바와 같이 표준셀B로서 N형 확산영역(6), 금속단자(10c), (10d) 및 콘택트홀(11)로 이루어지는 셀을 형성한다. 또, 표준셀C로서 N웰(3)중에 형성된 P형 확산영역(12), 금속단자(10c), (10d) 및 콘택트홀(11)로 이루어지는 셀을 형성한다. 또, 표준셀D로서 N웰(3)중에 형성된 P형 확산영역(12), 금속단자(10c) 및 콘택트홀(11)로 이루어지는 셀을 형성한다. 또, 표준셀E로서 N형 확산영역(6), 금속단자(10c) 및 콘택트홀(11)로 이루어지는 셀을 형성한다.
그리고, 이들 표준셀B, C, D, E중의 어느 하나를 자동배치배선시에 보호할 입력게이트를 갖는 표준셀A의 근방에 배치하고, 금속배선(10e)에 의해 표준셀A의 입력선인 금속배선(10)과 접속하고, 그것을 거쳐서 MOS트랜지스터T1, T2의 입력게이트에 접속한다.
이와 같이 구성하는 것에 의해, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 기판(1) 또는 기판(1)과 역극성인 N웰(3)으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
또한, 표준셀B, C, D, E등은 보호할 입력게이트의 근방에 배치하는 것이 바람직하다. 여기에서 근방이라는 것은 상기 표준셀의 입력단자와 새로이 배치하는 셀 또는 패턴을 연결하는 금속배선의 면적 또는 주위길이가 플라즈마손상을 발생하는 크기로 되지 않는 범위를 의미한다. 이것은 일반적으로 표준셀의 MOS트랜지스터의 게이트면적 또는 주위길이의 비로 규정된다.
이상과 같이 이 실시예에서는 확산영역과 콘택트와 금속배선의 패턴을 갖는 독립된 표준셀을 준비하고, 배치배선시에 보호할 게이트의 근방에 배치하고 접속하는 것에 의해 프로세스중에 금속배선층내로 유입하는 전자를 기판 또는 기판중의 웰로 흐르게 해서 게이트를 보호하는 것이다.
실시예 6
도 15는 본 발명의 실시예 6에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 이 도 15는 표준셀을 포함하는 반도체장치에 있어서 그 자동배치배선시에 생성하는 레이아웃패턴을 도시한 평면도이다.
이 실시예에서는 실시예 1∼4에서 설명한 바와 같은 표준셀A를 라이브러리로서 갖는 반도체장치에 있어서 그 자동배치배선시에 새로이 다음과 같은 셀을 형성한다.
즉, 도시한 바와 같이 셀D'로서 N웰(3)중에 형성된 P형 확산영역(12), 금속단자(10c) 및 콘택트홀(11)로 이루어지는 셀을 형성한다. 또, 셀E'로서 N형 확산영역(6), 금속단자(10c) 및 콘택트홀(11)로 이루어지는 셀을 형성한다. 또한, 셀D', E'의 구조는 도 10의 셀D, E와 동일하므로 단면도시는 생략한다.
이들 셀D', E' 등의 어느 하나를 보호할 입력게이트를 갖는 표준셀A의 근방에 자동생성하고, 금속배선(10e)에 의해 표준셀A의 입력선인 금속배선(10)과 접속하고, 그것을 거쳐서 MOS트랜지스터T1, T2의 입력게이트에 접속한다.
자동생성한 N형 확산영역(6)과 P기판(1) 사이 또는 P형 확산영역(12)와 N웰(3) 사이의 접합부는 다이오드를 형성하고 있지만, LSI의 통상동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 P기판(1) 또는 N웰(3)으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
이상과 같이, 이 실시예에서는 표준셀을 포함하는 반도체장치에 있어서, 그 자동배치배선시에 입력게이트보호를 위한 새로운 레이아웃패턴을 생성하는 것이다.
실시예 7
도 16은 본 발명의 실시예 7에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 이 도 16은 통상의 표준셀 라이브러리중에 새로이 추가한 추가표준셀의 레이아웃패턴을 도시한 평면도이다.
이 실시예에서는 실시예 1∼4에서 설명한 바와 같은 표준셀A의 라이브러리 이외에 다음과 같이 새로운 전송게이트를 갖는 셀을 표준셀로서 추가한다.
즉, 도시한 바와 같이 표준셀F로서 P-chMOS트랜지스터T3의 게이트배선(13)을 접지배선(14)에 접지하고, N-chMOS트랜지스터T4의 게이트배선(15)를 전원배선(16)에 전원고정한 전송게이트를 갖는 셀을 표준셀로서 추가한다. 트랜지스터T3, T4의 소오스/드레인은 금속배선(10f), (10g)에 의해 각각 서로 접속되어 있다. 또, (17)은 이 전송게이트의 입력단자이다.
그리고, 이 표준셀F를 자동배치배선시에 보호할 입력게이트를 갖는 표준셀A의 근방에 배치하고, 금속배선(10f)를 표준셀A의 입력선인 금속배선(10)에 접속하고, 그것을 거쳐서 MOS트랜지스터T1, T2의 입력게이트에 접속한다.
전송게이트 중의 N형 확산영역(6)과 P기판(1) 사이 또는 P형 확산영역(12)와 N웰(3) 사이의 접합부는 다이오드를 형성하고 있지만, LSI의 통상동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 P기판(1) 또는 P기판(1)과 역극성인 N웰(3)으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
실시예 8
도 17은 본 발명의 실시예 8에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 이 도 17은 통상의 표준셀 라이브러리중에 새로이 추가한 추가표준셀의 레이아웃패턴을 도시한 평면도이다.
이 실시예에서는 실시예 1∼4에서 설명한 바와 같은 표준셀A의 라이브러리 이외에 다음과 같이 새로운 전송게이트를 갖는 셀을 표준셀로서 추가한다.
즉, 도시한 바와 같이 표준셀F'로서 P-chMOS트랜지스터T3과 N-chMOS트랜지스터T4로 이루어지고, 금속배선(10f)와 (10g)를 금속배선(10h)로 접속하는 것에 의해 그의 입출력단자를 단락시킨 전송게이트를 갖는 셀을 표준셀로서 추가한다. 이 표준셀F'의 구성은 그의 입출력단이 단락되어 있는 것을 제외하고 실시예 7(도 16)의 것과 동일하므로 중복설명은 생략한다.
이와 같이, 표준셀F'를 보호할 입력게이트를 갖는 표준셀A의 근방에 추가하고 금속배선(10f)를 표준셀A의 입력선인 금속배선(10)에 접속하고, 그것을 거쳐서 MOS트랜지스터T1, T2의 입력게이트에 접속한다.
전송게이트중의 N형 확산영역(6)과 P기판(1) 사이 또는 P형 확산영역(12)와 N웰(3) 사이의 접합부는 다이오드를 형성하고 있지만, LSI의 통상동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 P기판(1) 또는 P기판(1)과 역극성인 N웰(3)으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
실시예 9
도 18은 본 발명의 실시예 9에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 이 도 18은 그 표준셀의 레이아웃패턴을 도시한 평면도이다.
이 실시예에서는 보호할 입력게이트를 갖는 표준셀G 중에 P-chMOS트랜지스터T3의 게이트배선(13)을 접지배선(14)에 접지하고 N-chMOS트랜지스터T4의 게이트배선(15)를 전원배선(16)에 전원고정한 전송게이트를 갖게 하고, 금속배선(10f)를 MOS트랜지스터T1, T2의 입력선인 금속배선(10)과 접속하고, 그것을 거쳐서 그 게이트에 접속한다.
전송게이트중의 N형 확산영역(6)과 P기판(1) 사이 또는 P형 확산영역(12)와 N웰(3) 사이의 접합부는 다이오드를 형성하고 있지만, LSI의 통상동작시에는 접합부에 전류는 발생하지 않는다.
한편, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 P기판(1) 또는 P기판(1)과 역극성인 N웰(3)으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
이상과 같이, 이 실시예에서는 표준셀내에 전송게이트를 삽입하고 표준셀내에서 MOS트랜지스터의 입력과 접속할 수 있도록 한 것이다.
실시예 10
도 19는 본 발명의 실시예 10에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 이 도 19는 기호레이아웃, 모듈발생기 등의 레이아웃 자동생성 프로그램에 의해 생성하는 레이아웃패턴을 도시한 평면도이다.
이 실시예에서는 레이아웃을 자동적으로 생성하는 기호레이아웃, 모듈발생기 등의 프로그램에 있어서 도면에 도시한 바와 같이 MOS트랜지스터T1, T2의 게이트근방에 실시예 5(도 10)에 도시한 표준셀C 및 D의 패턴과 실시예 8(도 17)에 도시한 표준셀F'의 패턴을 생성하고 있다.
이것은 1예로서 생성하는 패턴은 실시예 1∼9에 있어서 설명한 레이아웃패턴중의 어느 하나 또는 그들을 조합해서 임의로 생성할 수 있다.
MOS트랜지스터T1, T2의 보호를 위한 패턴을 이와 같이 형성하고 MOS트랜지스터T1, T2의 게이트와 접속한다. 그 접속의 상태는 각각의 실시예에서 설명한 바와 같으므로 중복설명은 생략한다.
이와 같이 하면, 웨이퍼프로세스중에 금속배선(10)에 대량의 전자가 유입된 경우에는 유입된 전자는 다이오드를 통해서 기판(1) 또는 기판(1)과 역극성인 웰(3)으로 흐르므로, MOS트랜지스터의 게이트산화막은 손상을 받지 않는다.
실시예 11
도 20은 본 발명의 실시예 11에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 도 20에 있어서, (6a)는 실리사이드화된 N형 확산영역을 나타낸다. 그 밖의 구조는 도 1과 동일하므로 중복설명은 생략한다.
이 실시예에서는 실시예 1에 있어서 입력게이트에 접속하는 확산영역(6)을 실리사이드화하고 저항성분을 한층더 저감해서 회로동작상 더욱 무시할 수 있도록 하고 있다.
이와 같이, 입력게이트에 접속하는 확산영역을 실리사이드화하는 것은 실시예 1뿐만 아니라 실시예 3, 5, 10 등에 있어서 마찬가지로 실시할 수 있는 것이다.
이와 같이 하면, LSI 실동작시의 배선지연으로의 영향을 없앰과 동시에 웨이퍼프로세스중에 금속배선에 대량의 전자가 유입된 경우에는 유입된 전자는 상기 다이오드를 통해서 기판(1) 또는 기판(1)과 역극성인 웰(3)으로 흐르므로, MOS트랜지스터T1, T2의 게이트산화막(7)은 손상을 받지 않는다.
실시예 12
도 21 및 도 22는 본 발명의 실시예 12에 의한 반도체장치의 구조를 설명하기 위한 도면이다. 도 21은 그 표준셀과 금속배선의 레이아웃패턴을 도시한 평면도, 도 22는 도 21의 ⅩⅩⅡ-ⅩⅩⅡ선에 따른 단면구조도이다. 또한, 도 21의 Ⅱ-Ⅱ선에 따른 단면구조는 도 2와 마찬가지로 나타내어진다.
도 21 및 도 22에 있어서, (17), (18), (19)는 각각 층간절연막(도시생략)을 사이에 두고 형성된 각 층의 금속배선을 나타내고, (11)은 각각 금속배선(10a), (17), (18), (19) 사이를 접속하는 콘택트홀(또는 콘택트)이다. 이 경우, 금속배선(17), (18)은 중간층이 짧은 배선이고, 금속배선(19)는 이 반도체장치의 최상위가 긴 배선으로 되어 있다.
이와 같이, 이 실시예에서는 표준셀 작성시 표준셀의 보호할 MOS트랜지스터의 게이트에 연결되는 금속배선을 최상위 배선층에서 형성한다. 즉, 예를 들면 전단의 표준셀의 출력선에서 후단의 표준셀의 입력선으로의 접속을 최상위의 금속배선에 의해 실행한다.
이것에 의해, 최상위 배선층 이외의 웨이퍼프로세스시에는 표준셀의 보호할 MOS트랜지스터의 게이트는 상기 표준셀 밖의 긴 배선패턴에 접속되지 않아 플라즈마에 의한 손상을 받지 않는다.
또, 최상위 배선층까지의 접속이 완성되면 보호할 게이트는 반드시 다른 트랜지스터의 확산영역에 접속되므로, 최상위 배선층의 웨이퍼프로세스시에도 플라즈마에 의한 손상을 받지 않는다. 즉, 예를 들면 최상위 배선층은 전단의 표준셀의 출력트랜지스터의 소오스/드레인에 접속되어 있으므로 이 소오스/드레인의 확산영역이 접속되어 있게 된다.
따라서, 웨이퍼프로세스 전반을 통해서 보호할 게이트는 플라즈마에 의한 손상을 받지 않는다.
이상 설명한 바와 같이 본 발명에 의하면, 표준셀을 포함하는 반도체기판에 또는 반도체기판에 형성된 웨이퍼중에 확산영역을 형성하고 표준셀의 MOS트랜지스터의 게이트를 통과하는 금속배선을 이 확산영역에 전기적으로 접속하도록 하고 있다. 이것에 의해, 금속배선층의 웨이퍼프로세스중에 금속의 에칭, 레지스트제거 등의 공정에서 사용하는 플라즈마에서 금속배선층내로 대량의 전자가 유입되고, 이것이 배선을 통해 MOS트랜지스터의 게이트로 유입하여 게이트산화막을 파괴하기 전에 전자를 반도체기판(표면에 형성된 웰을 포함한다)으로 흐르게 해서 이 게이트를 보호할 수 있다.
즉, 본 발명에 의하면, 표준셀 등을 포함하는 반도체장치에 있어서 각 표준셀의 MOS트랜지스터의 게이트가 플라즈마 손상을 받지 않는 반도체장치 및 그 설계방법을 얻을 수 있다.

Claims (3)

  1. 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀을 갖는 반도체장치에 있어서,
    상기 반도체기판에 형성되고 저항성분을 실질적으로 무시할 수 있는 확산영역을 구비하고,
    상기 표준셀의 MOS트랜지스터의 게이트와 상기 입력단자를 상기 확산영역을 포함하는 배선을 거쳐서 접속한 것을 특징으로 하는 반도체장치.
  2. 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀을 갖는 반도체장치에 있어서,
    상기 입력단자의 아래이고 상기 반도체기판에 형성된 확산영역을 구비하고,
    상기 입력단자와 상기 확산영역을 전기적으로 접속한 것을 특징으로 하는 반도체장치.
  3. 반도체기판에 형성되고 입력단자와 MOS트랜지스터를 포함하는 여러개의 표준셀의 라이브러리를 갖는 반도체장치에 있어서,
    상기 반도체기판에 형성된 확산영역, 이 확산영역상에 형성된 금속층 및 상기 금속층과 상기 확산영역을 접속하는 콘택트를 포함하는 보조셀의 라이브러리를 형성한 것을 특징으로 하는 반도체장치.
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