JPH11274319A - 静電放電保護ネットワ―ク - Google Patents

静電放電保護ネットワ―ク

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JPH11274319A
JPH11274319A JP10374718A JP37471898A JPH11274319A JP H11274319 A JPH11274319 A JP H11274319A JP 10374718 A JP10374718 A JP 10374718A JP 37471898 A JP37471898 A JP 37471898A JP H11274319 A JPH11274319 A JP H11274319A
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substrate
gnd
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vcc
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JP10374718A
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Paolo Colombo
パオロ・コロンボ
Jacopo Mulatti
ジャコポ・ムラッティ
Giovanni Campardo
ジョヴァンニ・カンパルド
Marco Maccarrone
マルコ・マッカッローネ
Roberto Annunziata
ロベルト・アッヌンツィアータ
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STMicroelectronics SRL
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract

(57)【要約】 【課題】 基板のノイズに対する不感性の要件を満たす
ような構造的および機能的特徴を有し、したがってさま
ざまな回路ブロックを、ノイズまたは外乱から分離する
ことができるＥＳＤ保護ネットワークを提供することを
目的とする。 【解決手段】 このネットワークは、回路構造の入力段
用の第１のＥＳＤ保護部品１５、回路構造の出力段用の
第２のＥＳＤ保護部品５、１次電源Ｖｃｃと１次接地Ｇ
ＮＤの間の少なくとも１つのＥＳＤ保護部品Ｂ０及び２
次電源Ｖｃｃ＿ＩＯと２次接地ＧＮＤ＿ＩＯの間の少な
くとも１つのＥＳＤ保護部品Ｂを含み、第１の保護部品
１５及び第２の保護部品５が集積回路構造の入力／出力
端子２０を共通に有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体に形成され
た回路構造用のＥＳＤ保護ネットワークに関する。
【０００２】より詳細には本発明は、電気的に相互に分
離された基板部分にそれぞれ形成され、１次接地をそれ
ぞれ有する少なくとも１つの１次電圧源および２次接地
をそれぞれ有する少なくとも１つの２次電源から独立に
電力供給された離散回路ブロックを含む、半導体基板に
集積されたＣＭＯＳ回路構造用のＥＳＤ保護ネットワー
クに関する。
【０００３】
【従来の技術】周知のとおり、多くのＶＬＳＩ電子デバ
イスには、ＥＳＤ（静電放電）保護部品が接続されてい
る。これらの保護部品は、それぞれのデバイスのパッド
に直接に接続される。
【０００４】ＥＳＤ保護部品は、静電放電中に活動状態
となり、結果として生ずる電圧サージを制限し、デバイ
スの接地への低抵抗経路を確立する。
【０００５】静電放電は、どんなパッド対にも関係する
ため、「最小保護ネットワーク」によって電子デバイス
を保護することが必要になる。このようなネットワーク
は、 − 保護構造、 − ガード・リング、 − 基板のバイアス拡散 を含んでいなければならない。
【０００６】こうすることにより、任意の静電放電構成
に対して低インピーダンス経路が保証される。
【０００７】
【発明が解決しようとする課題】バイアス条件が未知の
構成部品を通る放電経路を識別することは非常に困難で
あるため、定量的な見積りを基礎として保護ネットワー
クを定義することは一般にできない。
【０００８】寄生／能動構造のレイアウトに依存した放
電経路の効果を見積もることも困難である。
【０００９】さらに、分離された回路ブロックまたは回
路部分を設ける必要から、レイアウトが、放電経路の形
成に不利なものに制約される可能性があることも考慮し
なければならない。
【００１０】これらの問題は、別個の離散的な電源線を
有するデバイスで顕著である。
【００１１】例えば、いくつかのメモリ・デバイスは、
それらの入力／出力（Ｉ／Ｏ）ポートに連結されたバッ
ファ出力段を含む。これらのメモリ・デバイスは、第１
の電圧供給基準Ｖｃｃおよび第２の電圧供給基準ＧＮＤ
を通常備える１次電源を有する。対照的に、バッファ出
力段は、メモリ・デバイスへの１次電源とは別個で独立
した電圧源Ｖｃｃ＿ＩＯ、ＧＮＤ＿ＩＯを有する。これ
を以下「２次」電源と称する。
【００１２】バッファ段は一般に、ＰＭＯＳプルアップ
・トランジスタおよびＮＭＯＳプルダウン・トランジス
タを含むＣＭＯＳインバータから成る。
【００１３】このバッファ出力段のＮＭＯＳトランジス
タは、ＧＮＤ＿ＩＯで示される２次入力／出力接地にバ
イアスされたＰ型ドープの基板中に形成される。ＰＭＯ
Ｓトランジスタは、２次電源Ｖｃｃ＿ＩＯにバイアスさ
れたＮウェル中に形成される。
【００１４】一方バッファ入力段は、接地にバイアスさ
れたネイティブＰ型基板中に形成される。
【００１５】次に、ＣＭＯＳ回路に両電源のＥＳＤ保護
を設けるには、２つの接地ＧＮＤ、ＧＮＤ＿ＩＯによっ
てバイアスされた同じ基板中のそれぞれの保護部品の使
用が必要になる。しかしこれによってノイズ伝搬線が生
じる。
【００１６】ＣＭＯＳデバイスにノイズが存在すると、
入力／出力ポートのバッファ出力段の高速切換えによっ
て起こるオーバシュートが電源線Ｖｃｃ、ＧＮＤで起こ
る可能性がある。
【００１７】さらに、ノイズに対する不感性（immunit
y）の要件をも満たさなければならないため、従来の保
護ネットワークを前述のデバイスに使用するのは不適当
である。
【００１８】内部回路の接地ＧＮＤのみを介して基板と
の接続を維持することを試みても、入力／出力回路の２
次接地ＧＮＤ＿ＩＯへの保護部品は、ノイズを通過させ
てしまうダイオードを形成してしまうだろう。実際、ノ
イズの強さは、順方向バイアスのダイオードのしきい値
よりも十分に大きい。
【００１９】本発明の根底にある技術的課題は、相互に
分離されたそれぞれの基板部分に離散的に形成され、独
立に電力供給された回路ブロックが組み込まれたＶＬＳ
Ｉ電子デバイス用のＥＳＤ保護ネットワークを提供する
ことである。
【００２０】さらに本発明は、基板のノイズに対する不
感性の要件を満たすような構造的および機能的特徴を有
し、したがってさまざまな回路ブロックを、ノイズまた
は外乱から分離することができるＥＳＤ保護ネットワー
クを提供することを目的とする。
【００２１】
【課題を解決するための手段】請求項１の発明に係るＥ
ＳＤ静電放電保護ネットワークは、電気的に相互に分離
された基板部分にそれぞれ形成され、１次接地（ＧＮ
Ｄ）をそれぞれ有する少なくとも１つの１次電圧源（Ｖ
ｃｃ）および２次接地（ＧＮＤ＿ＩＯ）をそれぞれ有す
る少なくとも１つの２次電圧源（Ｖｃｃ＿ＩＯ）から独
立に電力供給された離散回路ブロックを含む、半導体基
板（２）に集積されたＣＭＯＳ回路構造用のＥＳＤ（静
電放電）保護ネットワークにおいて、前記回路構造の入
力段用の第１のＥＳＤ保護部品（１５）、前記回路構造
の出力段用の第２のＥＳＤ保護部品（５）、１次電源
（Ｖｃｃ）と１次接地（ＧＮＤ）の間の少なくとも１つ
のＥＳＤ保護部品（Ｂ０）、および２次電源（Ｖｃｃ＿
ＩＯ）と２次接地（ＧＮＤ＿ＩＯ）の間の少なくとも１
つのＥＳＤ保護部品（Ｂ）を含み、前記第１の保護部品
（１５）および前記第２の保護部品（５）が、前記集積
回路構造の入力／出力端子（２０）を共通に有するもの
である。
【００２２】請求項２の発明に係るＥＳＤ保護ネットワ
ークは、前記集積回路構造の各一対のパッド対に１つの
保護部品（１５、５）を備えたものである。
【００２３】請求項３の発明に係るＥＳＤ保護ネットワ
ークは、保護部品が、横方向ｎｐｎバイポーラ・トラン
ジスタである。
【００２４】請求項４の発明に係るＥＳＤ保護ネットワ
ークは、前記第２の保護部品（５）が、ベース領域
（６）、コレクタ領域（７）およびエミッタ領域（８）
を有する横方向ｎｐｎバイポーラ・トランジスタであ
り、コレクタ領域（７）が、前記入力／出力端子（２
０）に接続され、ベース領域（６）およびエミッタ領域
（８）が２次接地（ＧＮＤ＿ＩＯ）にバイアスされる。
【００２５】請求項５の発明に係るＥＳＤ保護ネットワ
ークは、前記第２の保護部品（５）が、基板（２）内の
埋込みウェル（４）、および基板表面から下方に延び埋
込みウェル（４）と接触した対向するウェル（１０、１
１）を含む分離集積構造によって基板（２）から完全に
分離されたバイポーラ・トランジスタである。
【００２６】請求項６の発明に係るＥＳＤ保護ネットワ
ークは、前記埋込みウェル（４）が、前記２次電源（Ｖ
ｃｃ＿ＩＯ）にバイアスされる。
【００２７】請求項７の発明に係るＥＳＤ保護ネットワ
ークは、１次電源（Ｖｃｃ）と２次接地（ＧＮＤ＿Ｉ
Ｏ）の間に接続された追加の保護部品（ＢＡ）を含む。
【００２８】請求項８の発明に係るＥＳＤ保護ネットワ
ークは、２次電源（Ｖｃｃ＿ＩＯ）と１次接地（ＧＮ
Ｄ）の間に接続された追加の保護部品（Ｂ２）を含む。
【００２９】請求項９の発明に係るＥＳＤ保護ネットワ
ークは、前記追加の保護部品（ＢＡ）が、基板（２）内
の埋込みウェル（４）、および基板表面から下方に延び
埋込みウェル（４）と接触した対向するウェル（１０、
１１）を含む分離集積構造によって基板（２）から完全
に分離されたバイポーラ・トランジスタである。
【００３０】請求項１０の発明に係るＥＳＤ保護ネット
ワークは、２次電源（Ｖｃｃ＿ＩＯ）と２次接地（ＧＮ
Ｄ＿ＩＯ）の間の前記保護部品（Ｂ）が、基板（２）内
の埋込みウェル（４）、および基板表面から下方に延び
埋込みウェル（４）と接触した対向するウェル（１０、
１１）を含む分離集積構造によって基板（２）から完全
に分離されたバイポーラ・トランジスタである。
【００３１】
【発明の実施の形態】本発明の背景原理は、ＥＳＤ放電
の発生時に、集積回路構造の任意のパッド対間に低イン
ピーダンス経路を提供することにある。この原理に基づ
き、先に示し、請求項１の特徴部分に定義した保護ネッ
トワークによって前記の技術的課題を解決する。
【００３２】本発明に基づく保護ネットワークの特徴お
よび利点は、添付図面に関して以下に記載した本発明の
実施の形態の説明から明白となろう。ただしこれは本発
明を限定するものではない。図面、特に図１の例を参照
して、ＢｉＣＭＯＳ技術を用いて集積された電子デバイ
ス３を対象とした本発明に基づくＥＳＤ保護ネットワー
クを符号１に全般的かつ概略的に示す。
【００３３】デバイス３は、半導体集積メモリ回路用の
ＣＭＯＳバッファ入力／出力段であることが好ましい。
ただし必ずしもそうである必要はない。
【００３４】それぞれの集積回路は、第１の電圧基準Ｖ
ｃｃおよび第２の電圧基準ＧＮＤを含む１次電源を備え
る。バッファ出力段３は、メモリ回路への１次電源とは
別個で独立した２次電圧源Ｖｃｃ＿ＩＯ、ＧＮＤ＿ＩＯ
を有する。
【００３５】デバイス３およびネットワーク１は、ネイ
ティブ半導体基板２に形成される。基板２は、選択され
た量の第１のドーパント種、例えばＰ型ドーパントでド
ープされており、１センチメートルあたり数十オームと
いう高い抵抗率を有する。
【００３６】１対の相補的ＭＯＳトランジスタを含むＣ
ＭＯＳバッファ入力段が基板２の一部分に形成される。
【００３７】本発明によれば、集積回路構造のバッファ
入力段に第１のローカルＥＳＤ保護部品が置かれる。こ
の保護部品は、基板表面に形成された横方向ｎｐｎバイ
ポーラ・トランジスタ１５を含む。
【００３８】トランジスタ１５はベース領域１６、コレ
クタ領域１７およびエミッタ領域１８を有する。ベース
１６領域およびエミッタ領域１８は１次接地ＧＮＤにバ
イアスされ、コレクタ領域は入力／出力パッド２０に接
続される。
【００３９】１対の相補的ＭＯＳトランジスタを含むＣ
ＭＯＳバッファ出力段が基板２の第２の部分に形成され
る。
【００４０】本発明では、基板２の第２の部分に埋込み
Ｎウェル４を形成すると有利である。ウェル４は、リン
の高エネルギー注入によって形成することが好ましい。
【００４１】このときの注入エネルギーはメガ電子ボル
トの範囲となろう。
【００４２】従来型のＮＭＯＳトランジスタ２２を埋込
みウェル４の上方に形成する。このトランジスタが、Ｃ
ＭＯＳバッファ出力段のプルダウン・トランジスタを構
成する。バッファ出力段のもう１つのトランジスタは、
Ｎウェル２１の内部に形成されるＰＭＯＳプルアップ・
トランジスタ２３である。
【００４３】ＮＭＯＳトランジスタ２２は、ソースおよ
びボディ端子が２次接地ＧＮＤ＿ＩＯにバイアスされ、
ドレイン端子が入力／出力パッド２０に接続される。
【００４４】本発明によれば、ＥＳＤ保護用の横方向ｎ
ｐｎバイポーラ・トランジスタ５を含む第２のローカル
ＥＳＤ保護部品が設置される。このトランジスタは、基
板２の表面、プルダウンＮＭＯＳトランジスタの側方に
形成される。
【００４５】横方向トランジスタ５はベース領域６、コ
レクタ領域７およびエミッタ領域８を有する。
【００４６】ベース領域６は、Ｐ＋にドープされた表面
領域である。領域７および８は、Ｎ＋にドープされた表
面領域である。コレクタ７は入力／出力パッド２０に接
続され、ベース領域６およびエミッタ領域８は２次接地
ＧＮＤ＿ＩＯにバイアスされる。
【００４７】基板表面から下方に延び埋込みウェル４に
接触したＮウェル１０を図１に示すように設けると有利
である。ウェル１０は、ＮＭＯＳトランジスタの側面に
形成される。
【００４８】さらに第２のＮウェル１１が、基板表面か
ら下方に延び埋込みウェル４に接触する。ウェル１１
は、バイポーラ・トランジスタ５の側面に形成される。
【００４９】このようにして、ＮＭＯＳトランジスタお
よびバイポ―ラ・トランジスタ５を収容する基板領域が
ネイティブ基板２から完全に分離される。
【００５０】ウェル１０、４および１１の相互侵入によ
って生じる構造は、ｉｐウェル分離集積構造、すなわち
ＣＭＯＳプロセスで形成されたダミーのトリプル・ウェ
ルである。
【００５１】これによってもたらされる分離は、横方向
および底部の分離である。実際、図１に明らかに示され
ているように、横方向ＥＳＤ保護バイポーラ・トランジ
スタ５は、埋込みウェル４と接触したＮウェル障壁１０
および１１によってネイティブ基板２から完全に分離さ
れる。
【００５２】埋込みウェル４は、ウェル１０および１１
の表面にそれぞれ形成された接触領域１２および１３を
介して２次電圧供給基準Ｖｃｃと連絡している。
【００５３】代替実施の形態では、トランジスタ５の構
造を並列に接続されたいくつかの分岐に分割し、複数の
減結合直列抵抗器のＮ＋拡散を導入できるようにするこ
とによってこのトランジスタの構造を最適化することが
できる。その結果、パッド２０から２次接地ＧＮＤ＿Ｉ
Ｏへの保護部品が得られる。
【００５４】第２の保護部品５は、ＮＭＯＳトランジス
タに連結した寄生バイポーラ・トランジスタを伴う「ス
ナップバック」現象のために、バッファ出力段のＮＭＯ
Ｓトランジスタを介してＥＳＤ放電が吸い込まれること
を防ぐ。
【００５５】図２は、図１の構造と等価の回路を示す図
である。図２から、第１のＥＳＤ保護部品１５と第２の
ＥＳＤ保護部品が入力／出力パッド２０を介して接続さ
れていることが分かる。
【００５６】このように本発明によれば、それぞれのパ
ッド対に保護トランジスタが提供される。
【００５７】本質的には、ＥＳＤ放電の発生時に、集積
回路の任意のピン対の間に低インピーダンス経路が確立
される。
【００５８】接地への放電経路は、異なるパッドのロー
カル保護部品によって画定される。
【００５９】本発明のネットワーク１はさらに、異なる
電源間の保護部品を使用したその他のＥＳＤ構成を防ぐ
放電経路を含む。
【００６０】実際、それぞれの電源はＥＳＤ保護部品に
よって、その対応する接地の方向へ保護される。
【００６１】具体的に図３の例を参照すると、１次電源
Ｖｃｃと１次接地ＧＮＤの間に横方向ｎｐｎバイポーラ
・トランジスタＢ０が設けられる。
【００６２】この種のトランジスタは、経路ＥＳＤへの
金属相互接続からの抵抗の寄与を減らす目的で集積回路
のコーナーに置かれる。
【００６３】Ｂタイプの横方向ｎｐｎバイポーラ・トラ
ンジスタが、２次電源Ｖｃｃ＿ＩＯと２次接地ＧＮＤ＿
ＩＯの間に設置される。このトランジスタは、図１のウ
ェル１０、４および１１との関連で説明した構造と同一
のｉｐウェル分離集積構造２４中に形成される。
【００６４】メモリ回路では、入力／出力ポートは通常
２つの別個のセットに分割されるので、Ｂタイプのバイ
ポーラ・トランジスタはそれぞれのセットに提供されな
ければならない。
【００６５】次に、本発明の他の実施の形態を、１次電
源と２次電源の間の交差保護に関して図４の例を参照し
て説明する。
【００６６】１次電源Ｖｃｃと２次接地ＧＮＤ＿ＩＯの
間に横方向バイポーラＢＡが提供される。このトランジ
スタＢＡは、図１のウェル１０、４および１１との関連
で説明した構造と同一のｉｐウェル分離集積構造２６中
に形成される。
【００６７】追加のバイポーラ・トランジスタＢ２が基
板２に形成され、２次電源Ｖｃｃ＿ＩＯと１次接地ＧＮ
Ｄの間に接続される。
【００６８】図４に示したＥＳＤ保護ネットワークも、
図３に関して説明した、１つの電源とその対応する接地
との間の保護を目的とする保護トランジスタＢおよびＢ
０を含む。
【００６９】トランジスタＢおよびＢ０が提供する導電
経路は、ネットワーク１に存在する寄生トランジスタと
協力することによって他のトランジスタＢＡおよびＢ２
が提供することもできるので、トランジスタＢおよびＢ
０を任意選択のトランジスタであるとみなすことができ
ることに留意されたい。したがって、回路領域が一杯に
なる問題が生じた場合にはトランジスタＢおよびＢ０を
省略することができる。
【００７０】本発明の保護ネットワークはノイズに対す
る有効な不感性を保証する。これは、異なる電源間の接
続が逆バイアス・ダイオードを介して常に維持されるた
めである。このようなダイオードのブレークダウンしき
い値は高く、電源の値およびノイズ・レベルよりもはる
かに高い。
【００７１】本発明の交差保護部品によって有効な放電
経路が確立され、ＥＳＤ放電中であってもこの回路に電
力供給することができるようになる。
【００７２】ＥＳＤ放電中に活動状態になる導電経路、
具体的には電源間の経路、ならびに入力パッドおよび入
力／出力パッドからそれぞれの接地へのローカル経路に
ついて論じた。
【００７３】入力パッドおよび／または入力／出力パッ
ドから電源へ、また入力パッドおよび／または入力／出
力パッドからその他の入力および／または入力／出力へ
の静電放電の可能な発生に対する本発明のネットワーク
１の効果を確かめることが残っている。
【００７４】図５に、入力パッドから２次電源Ｖｃｃ＿
ＩＯに向かって正放電が起こっている保護経路が通る半
導体断面の概略図を示す。この経路が、先に論じた保護
部品Ｂ２、Ｂ０を含むことを理解されたい。
【００７５】
【発明の効果】出願人が実際に実施した試験によれば本
発明の保護ネットワークは、集積回路のピンに関係する
可能性のある任意の種類の静電放電に対して完全で有効
である。
【００７６】これによって実際に、ＥＳＤパルスの間だ
け活動状態にある低インピーダンス経路が任意のピン対
の間に存在する。このようにネットワーク１は、静電エ
ネルギーがＣＭＯＳ回路を介してシンクされることを防
ぐことができる。
【００７７】本発明のＥＳＤ保護ネットワークは、別個
の電源を有するデバイスで特に有効である。
【図面の簡単な説明】
【図１】本発明に基づくＥＳＤ保護ネットワークを備え
たＣＭＯＳ集積回路構造が形成された半導体の概略拡大
縦断面図である。
【図２】図１の構造の等価回路を示す図である。
【図３】本発明に基づくＥＳＤ保護部品が形成された半
導体の部分の概略拡大縦断面図である。
【図４】本発明に基づく追加のＥＳＤ保護部品が形成さ
れた半導体の部分の概略拡大縦断面図である。
【図５】集積回路構造の入力パッドから２次電圧源への
正放電が起こる保護経路を含む半導体の概略断面図であ
る。
【符号の説明】
１ ＥＳＤ保護ネットワーク ２ 半導体基板 ３ バッファ出力段 ４ Ｎウェル ５ ＥＳＤ保護横方向ｎｐｎバイポーラ・トランジスタ ６ ベース領域 ７ コレクタ領域 ８ エミッタ領域 １０ Ｎウェル １１ Ｎウェル １２ 接触領域 １３ 接触領域 １５ ＥＳＤ保護横方向ｎｐｎバイポーラ・トランジス
タ １６ ベース １７ コレクタ １８ エミッタ ２０ 入力／出力パッド ２１ Ｎウェル ２２ ＮＭＯＳプルダウン・トランジスタ ２３ ＰＭＯＳプルアップ・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 ジャコポ・ムラッティ イタリア国、33053 ラティサーナ、ヴィ ア・チ・ペルコト 29 (72)発明者 ジョヴァンニ・カンパルド イタリア国、24100 ベルガモ、ヴィア・ ジ・セガンティーニ ５ (72)発明者 マルコ・マッカッローネ イタリア国、27030 パレストロ、ヴィ ア・フォルナーチェ ８ (72)発明者 ロベルト・アッヌンツィアータ イタリア国、20052 モンツァ、ヴィア・ トッマソ・グロッシ 12

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電気的に相互に分離された基板部分にそ
    れぞれ形成され、１次接地（ＧＮＤ）をそれぞれ有する
    少なくとも１つの１次電圧源（Ｖｃｃ）および２次接地
    （ＧＮＤ＿ＩＯ）をそれぞれ有する少なくとも１つの２
    次電圧源（Ｖｃｃ＿ＩＯ）から独立に電力供給された離
    散回路ブロックを含む、半導体基板（２）に集積された
    ＣＭＯＳ回路構造用のＥＳＤ（静電放電）保護ネットワ
    ークにおいて、 前記回路構造の入力段用の第１のＥＳＤ保護部品（１
    ５）、 前記回路構造の出力段用の第２のＥＳＤ保護部品
    （５）、 １次電源（Ｖｃｃ）と１次接地（ＧＮＤ）の間の少なく
    とも１つのＥＳＤ保護部品（Ｂ０）、および２次電源
    （Ｖｃｃ＿ＩＯ）と２次接地（ＧＮＤ＿ＩＯ）の間の少
    なくとも１つのＥＳＤ保護部品（Ｂ）を含み、前記第１
    の保護部品（１５）および前記第２の保護部品（５）
    が、前記集積回路構造の入力／出力端子（２０）を共通
    に有することを特徴とするＥＳＤ保護ネットワーク。
  2. 【請求項２】 前記集積回路構造の各一対のパッド対に
    １つの保護部品（１５、５）を備えたことを特徴とす
    る、請求項１に記載のＥＳＤ保護ネットワーク。
  3. 【請求項３】 保護部品が、横方向ｎｐｎバイポーラ・
    トランジスタであることを特徴とする、請求項１に記載
    のＥＳＤ保護ネットワーク。
  4. 【請求項４】 前記第２の保護部品（５）が、ベース領
    域（６）、コレクタ領域（７）およびエミッタ領域
    （８）を有する横方向ｎｐｎバイポーラ・トランジスタ
    であり、コレクタ領域（７）が、前記入力／出力端子
    （２０）に接続され、ベース領域（６）およびエミッタ
    領域（８）が２次接地（ＧＮＤ＿ＩＯ）にバイアスされ
    ることを特徴とする、請求項１に記載のＥＳＤ保護ネッ
    トワーク。
  5. 【請求項５】 前記第２の保護部品（５）が、基板
    （２）内の埋込みウェル（４）、および基板表面から下
    方に延び埋込みウェル（４）と接触した対向するウェル
    （１０、１１）を含む分離集積構造によって基板（２）
    から完全に分離されたバイポーラ・トランジスタである
    ことを特徴とする、請求項１に記載のＥＳＤ保護ネット
    ワーク。
  6. 【請求項６】 前記埋込みウェル（４）が、前記２次電
    源（Ｖｃｃ＿ＩＯ）にバイアスされることを特徴とす
    る、請求項５に記載のＥＳＤ保護ネットワーク。
  7. 【請求項７】 １次電源（Ｖｃｃ）と２次接地（ＧＮＤ
    ＿ＩＯ）の間に接続された追加の保護部品（ＢＡ）を含
    むことを特徴とする、請求項１に記載のＥＳＤ保護ネッ
    トワーク。
  8. 【請求項８】 ２次電源（Ｖｃｃ＿ＩＯ）と１次接地
    （ＧＮＤ）の間に接続された追加の保護部品（Ｂ２）を
    含むことを特徴とする、請求項１に記載のＥＳＤ保護ネ
    ットワーク。
  9. 【請求項９】 前記追加の保護部品（ＢＡ）が、基板
    （２）内の埋込みウェル（４）、および基板表面から下
    方に延び埋込みウェル（４）と接触した対向するウェル
    （１０、１１）を含む分離集積構造によって基板（２）
    から完全に分離されたバイポーラ・トランジスタである
    ことを特徴とする、請求項７に記載のＥＳＤ保護ネット
    ワーク。
  10. 【請求項１０】 ２次電源（Ｖｃｃ＿ＩＯ）と２次接地
    （ＧＮＤ＿ＩＯ）の間の前記保護部品（Ｂ）が、基板
    （２）内の埋込みウェル（４）、および基板表面から下
    方に延び埋込みウェル（４）と接触した対向するウェル
    （１０、１１）を含む分離集積構造によって基板（２）
    から完全に分離されたバイポーラ・トランジスタである
    ことを特徴とする、請求項１に記載のＥＳＤ保護ネット
    ワーク。
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