JPH025466A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポー
ラトランジスタとＭＩＳＦＥＴとを有する半導体集積回
路装置（バイポーラ−ＣＭＯ８ＬＳＩ）の入力保護素子
に適用して有効な技術に関するものである。

〔従来技術〕

近年、バイポーラトランジスタと相補型ＭＩＳＦＥＴと
を同一基板上に形成したバイポーラ−６ＭＯ３ＬＳＩの
研究開発が盛んに行われている（例えば、■アイ・イー
・デイ−・エム、　　１９８５年、テクニカル　ダイジ
ェスト　第４２３頁から第４２６頁（ＩＥＤＭ１９８５
．　　ＴｅｃｈｎｉｃａｌＤｉｇｅ＋ｓｔ　ｐｐ・４２
３−４２６　）−■特開昭６１−６５７２８号公報）。

また、本出願人により出願された特願昭６１−６５７３
０号においては、このバイポーラ−６ＭＯ３ＬＳＩにお
ける入力保護素子について論じられている。この入力保
護素子においてに、ソース及びゲートが接地電位に接続
されたｎチャネルＭＩＳＦＥＴが電圧クランプ用に用い
られている。

このｎチャネルＭＩＳＦＥＴは、ｐ型のシリコン基板上
にｐ＋型の分離拡散領域Ｐ−ｉｓｏ　を介して設けられ
たｐウェル中に設けられている。そして、このｎチャネ
ルＭＩＳＦＥＴのドレイン・ソース間耐圧ＢＶＤｓ以上
の正の異常電圧（例えば＋１５Ｖ程度）が入力に印加さ
れた時にはおもにドレイン・ソース間のバンチスルー現
象により電流を接地側に流すようになっている。また、
前記ｎチャネルＭＩＳＦＥＴのドレイン領域と前記ｐウ
ェルとから成る寄生ＰＮ接合ダイオードの順方向立上が
り電圧Ｖ、以上の負の異常電圧が入力に印加された時に
はこの畜生ダイオードを通して入力側に電流を流すこと
により、内部ゲート回路（ｌｎｐｕｔ　ｂｕｆｆｅｒ　
）に異常電圧が印加されるのを防止するようになってい
る。上記ｎチャネルＭＩＳＦＥＴと寄生ＰＭ接合ダイオ
ードによって内部ゲート回路の静電破壊を防止している
。また、この入力保護素子においては、入力信号波形の
アンダーシェードによって負電圧が入力に印加された時
の基板電流を制限するため、前記ｎチャネルＭＩＳＦＥ
Ｔのドレインと入力ｐａｄとの間に多結晶シリコン抵抗
が設けられている。

〔発明が解決しようとする課題〕

しかしながら素子の微細化が進むにつれて、例えば前記
′電圧クランプ用ｎチャネルＭＩＳＦＥＴのような入力
保護素子もスケールダウンする。この結果、入力保護素
子自体が異常電圧の入力により破壊されてしまい、静電
破壊強度が低（なるという問題が生じる。また、電流制
限用の前記多結晶シリコン抵抗は絶縁膜により取り囲ま
れており、通電時に生じる熱の放散を十分に行うことが
できないため、配線のコンタクト部で焼き切れ不良が多
発するという問題もある。

また、上記通電時に生じる熱の放散を十分に行うために
、半導体基板表面上に、ｐ型又はＮ型の不純物を導入す
ることによって、形成されるｐ型又はＮ型の拡散抵抗を
多結晶シリコン抵抗のかわりに使用することも考えられ
るが、この場合、以下の問題が生じることが、本発明者
の検討により明らかになった。

第１４図は、本発明者が検討したバイポーラ−６ＭＯ３
ＬＳＩによるスタチックＲＡＭの入力部の一部を示す断
面図であり、例えば、ｐ型シリコン基板のような半導体
基板１中に、ｎ　型の埋め込み層２を介して形成された
ｎウェル５（エピタキシャル層）中に、入力保護用のｐ
＋型拡散抵抗Ｒ（ｐ”）が形成されている。前記ｎウェ
ル５には、例えば、バイポーラトランジスタのｎ＋型コ
レクタ引き出し拡散層と同一の工程で形成されるｎ＋型
の半導体領域１５によって、電源電位ＶＣＣ（５Ｖ）が
供給され、これによって前記ｎウェル５と、前記ｐ＋型
拡散抵抗により形成されるＰ−Ｎ接合は、逆バイアスさ
れている。また、ｐ＋型の分離拡散領域３及びその上に
形成されたｐウエル６（エビ２キシャル層）は、前記電
圧クランプ用ｎチャネルＭＩＳＦＥＴ、などが形成され
る領域である。また、フィールド絶縁膜７及び絶縁膜３
２は、ＳｉＯ＊Ｍからなっている。

上記のよ５な構造の入力保護用の拡散抵抗Ｒ（ｐ＋）に
、例えばＶｃｃ（５Ｖ）以上の正の入力電圧Ｖｉｎがア
ルミ電極ＡＬを介して、印加された場合、前記Ｐ−Ｎ接
合は、順バイアスされ、ＩＪ　−り電流が、前記ｎウェ
ル６及びｎ＋型の埋込み層２に流れてしまい、電源電位
ＶＣＣを変動させる。

前記電源電位ＶＣＣは、周辺回路及びメモリセルの電源
と共通になっているので５．結果的に、回路機能の誤動
作を引きおこす問題が生じる。−１：た、前記拡１枚抵
抗Ｒ（ｐ”）と、前記ｎ＋型の埋込み層２と、ｐ型半導
体基板１かもなる寄生Ｐ　Ｎ’　Ｐバイポーラトランジ
スタが、前記リーク電流により。

動作し、前記ｐ型半導体基板１に大きな電流が流れ、基
板電位が上昇してしまうという問題も生じる。

た場合の問題点 第１５図は、本発明者が検討したバイポーラ＝ＣＭＯ３
ＬＳＩによるスタチックＲＡＭの入力部の一部を示す断
面図であり、前述した問題点１で説明したのと同様に、
ｐ型半導体基板１中に　ｐ＋型の分離拡散領域３を介し
て形成されたｐウェル６中に、入力保護用のｎ＋型拡散
抵抗Ｒ（ｎ”）が形成されている。前記ｐウェル６には
、接地電位ＧＮＤ（ＯＶ）がｐ＋型半導体領域６Ａを介
して、給電され、前記ｐウェル６と、前記ｎ＋型拡散抵
抗Ｒ（ｎ”）により形成されるＰ−Ｎ接合は、逆バイア
スされている。

上記のような構造の入力保護用の拡散抵抗Ｒ（ｎ＋）に
、例えば、接地電位ＧＮＤ（ＯＶ）以上の負の入力電圧
Ｖｉｎが印加された場合、前記Ｐ−Ｎ接合は順バイアス
され、ｐウェル６及びｐ＋型分離拡散領域３を介して、
ｎ＋型拡散抵抗Ｒ（ｎ”）から少数キャリアが半導体基
板１に注入され、前記少数キャリアがメモリセル領域ま
で達して、情報の破壊を引きおこす問題が生じる。また
、前Ｂｅｐクエル６中には、リーク電流が多く流れるの
で、前記接地電位ＧＮＤを変動させ、回路機能の誤動作
を引きおこすという問題も生じる。

本発明は、上述した問題点を解決するために、なされた
ものである。

本発明の目的は、半導体集積回路装置の信頼性を向上す
ることができる技術を提供することにある。

本発明の他の目的は、静電破壊強度の向上を図ることが
できる技術を提供することにある。

本発明の他の目的は、電流制限抵抗の焼き切れ不良の防
止を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細畳の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、第１４電型の第１半導体領域により電気的に
分離された第２導を型の第２半導体領域中に、第１導電
型の拡散抵抗である入力保護素子の電流制限抵抗を構成
し、かつ前記第２４亀壓の半導体領域を電気的にフロー
ティング状態とする。

〔作用〕

上記した手段によれば、第１纏′ε型の拡散抵抗と、第
２４′＆型の第２半導体領域とで形成されるＰ−Ｎ接合
が異常電圧の入力によって頌バイアスされた場合でも、
前記第２導電型の第２半導体領域が電気的にフローティ
ング状態であるため、前記第１導電型の拡散抵抗と、第
２導′【攬型の第２半導体領域と、第１２ｓ電型の第１
半導体領域からなる寄生バイポーラトランジスタのベー
ス電流が供給されないので、ＭｉＪ記を化バイポーラト
ランジスタが動作せずリーク電流が流れるのを防止する
ことができる。従って、前記リーク（社）流による電源
電位”ＣＣｐ接地寛位ＧＮＤ（ＶＳＳ）及び基板電位の
変動を防止することができる。これにより、半導体集積
回路装置の信頼性を向上できる。

また、上記手段により、拡散抵抗が熱伝導の良好な半導
体中に直接設けることが可能なので、入力保護用の抵抗
を多結晶シリコン映で形成した場合に比べて、通電時に
生じる熱の放散を良好に行うことができる。従って電流
制限抵抗の焼き切れ不良の防止を図ることができ、静電
破壊強度を向上することが可能である。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返し７の説
明は省略する。

第１区は、本発明の一実施例によるバイポーラ−Ｃｋ！
Ｏ８Ｌ　Ｓ　Ｉを示す断面図であり、スタチックＲＡ　
Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｓｉｅｍｏｒｙ　
）　ヘの適用例を示す。

第１図に示すように、本実施例によるバイポーラ−ＣＭ
Ｏ８ＬＳＩによるスタチックＲＡ　Ｍは、入力部、周辺
回路部及びメモリセル部を有する。

コノバイポーラ−ＣＭＯ８ＬＳＩにおいては、例えばｐ
型シリコン基板のような半導体基板１中に例えばｎ中型
の埋め込み層２及び例えばｐ中型の分離拡散領域３が多
数設けられている。また、前記半導体基板１上には例え
ばシリコン層のようなエピタキシャル層４が設けられて
いる。なお、このエピタキシャル層４を成長する前の半
導体基板１の表面を一点鎖線で示す、このエピタキシャ
ルノｄ４中Ｋ　（ｒｌ　、例えばｎウェル５及びｐウェ
ル６がそれぞれ前記埋め込み層２及び分離拡散領域３に
対応して設けられている。前記エピタキシャル層４の表
面には例えば５ｉ０２嘆のよう會フィールド絶縁膜７が
選択的に設けられ、これにより素子分離が行われている
。また、このフィールド絶縁膜７で囲まれた部分におけ
る前記ｎウェル５及びｐウェル６の表面には、例えば５
ｉｆｔ摸のような絶縁膜８が設けられている。

前記人力部においては、１気的に７０−テイング状戒に
あるｐウェル６中に例えばｎ中型の半導体領域から成る
ｎ＋型の拡散抵抗Ｒが設けられ、この拡散抵抗Ｒによっ
て後述の入力保護素子の電流制限抵抗が構成されている
。この拡散抵抗Ｒは、熱伝導が良好な半導体中に直接設
げられているため、通電時に発生する熱を半導体基板１
側に迅速に逃すことにより熱放散を良好に行うことがで
きる。従ワてこの拡散抵抗Ｒに対するアルミニウム配〜
ＡＬのコンタクト部（：７ンタクトホールを符号Ｃで示
す）で焼き切れ不良が生じるのを防止することができる
。この拡散抵抗Ｒは、例えば２００〜６００Ωの抵抗値
を有する。なお、この拡Ｔ！ｉ抵抗凡の平面形状を第２
図に示す、この第２図のＡ−Ａｍに浴りての断面が第１
図に示されている。

一方、符号９は、例えば多結晶シリコン膜上に例えばタ
ングステンシリサイド（ＷＳｉｔ）Ｍのような高融点金
属シリサイド膜を設けたポリサイド族から成るゲート電
極である。なお、このゲート電極９は、例えば多結晶シ
リコン膜のみにより構成することも可能である。入力部
の前記ｐウェル６中には、このゲート電極９及び、後述
する側壁１２に対して自己整合的に例えばｎ中型のソー
ス領域１０及びドレイン領域１１が設けられている。

これらのゲート電極９、ソース領域１０及びドレイン領
域１１によりｎチャネルＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）
Ｑｌが構成されている。このゲート電極９の仰向にげ、
例えばＳｉｎ、のような絶縁物から成る倶（壁１２が設
げられている。そして、前記ソース領域１０及びドレイ
ン領域１１のうちの前記側壁１２の下方の部分には、例
えばｎ−型の低不純物濃度部１０ａ、ｌｌａが設けられ
ている。すなわち、前記ｎチャネルＭＯ８ＦＥＴＱ＋は
、この低不純物濃度部１１ａによりドレイン領域１］の
近傍の電界を緩和１−だ、いわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　Ｎｉ４ｍを有する。ま
た、前記ゲート電極９及びソース領域１０は接地されて
いる。さらに、このｎチャネルＭ、０８ＦＥＴＱ。

が設けられている＠記ｐウェル６中には、例えば２士型
の半導体領域１３がこのｎチャネルＭＯ８ＦＥＴＱ、　
を取り囲むように設けられている。この半導体領域１３
は接地電位（例えば、ＯＶ）されており、従って前記ｐ
ウェル６も接地されているＯなお１このｎチャネルＭＯ
８ＦＥＴＱ、の平面形状を第３図に示す、この第３図の
Ｂ−Ｂ線に宿っての断面が第１図に示されている・不実
施例においては、前記拡散抵抗Ｒの下方における半導体
基板１中に例えばｎ−型の半導体領域１４が設けられて
いる。このため、この拡散抵抗Ｒが設けられているｐウ
ェル６及び分離拡散領域３は、この半導体領域１４、埋
め込み層２及びｎウェル５によって半導体基板１かも完
全に分離されている。これによって、入力１ｄ号波形の
アンダーシュートにより拡散抵抗Ｒから半導体基板１に
少数キャリアが注入されるのを防止することができる。

従って、この入力信号波形のアンダーシュートに起因す
るラッチアップやソフトエラーの発生を防止することが
できる。また、拡散抵抗Ｒと、ｐウェル６及び分離拡散
領域３と、半導体領域１４とにより寄生バイポーラトラ
ンジスタＱ。

が形成されている。この寄生バイポーラトランジスタＱ
、のベース領域を構成する前記ｐウェル６及び分離拡散
領域３は既述のようにフローティング状態にあるため、
この寄生バイポーラトランジスタＱ、のベースは常時オ
ープン状態にある。このため、接地電位（ＯＶ）以上の
負の入力電圧が入力に印加された場合、前記拡散抵抗Ｒ
とｐウェル６が形成するＰ−Ｎ接合は、順バイアスされ
るが、前記寄生バイポーラトランジスタＱ！のベース電
流が供給されないので、バイポーラ動作せず、前記拡散
抵抗Ｒから前記半導体領域へのリーク電流パスをカット
することができる。このため電源電位ＶＣＣの変動を防
止できる。この寄生バイポーラトランジスタＱ、のコレ
クタを構成する前記半導体領域１４は、埋め込み層２と
、ｎウェル５中に設けられた例えばｎ中型の半導体領域
１５とを通じて電源電位ＶＣＣに接続されている。なお
、この半導体領域工４は必ずしも電源電位Ｖｃｃ　Ｉｃ
接続する必要はなく、例えば接地電位と電源電位ＶＣＣ
との間の所定のバイアス電位に接続してもよい。

第４図に示すように、本実施例においては、前記拡散抵
抗Ｒ１前記ｎチャネルＭｏ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｔ　。

前記ドレイン領域１１とｐウェル６とから成る寄生ダイ
オードＤ及び寄生バイポーラトランジスタＱ１により入
力保護素子が構成されている。この入力保護素子におい
ては、ｎチャネルＭＩＳＦＥＴＱｓのドレイン・ソース
間耐圧ＢＶＤ、以上の正の異常電圧が入力に印加された
時にはドレイン・ソース間を通して電流を接地側に流し
、また、前記寄生ダイオードＤの順方向立上がり電圧Ｖ
、以上の負の異常電圧が入力に印加された時にはこの寄
生ダイオードを通して入力側に電流を流すことにより、
内部ゲート回路（入力バッファ）に異常電圧が印加され
るのを防止し、これによって静電破壊を防止することが
できる。さらに、本実施例においては、ベースオープン
の寄生バイポーラトランジスタＱ２も電圧フラング素子
として機能する場合もある。すなわち、ベースオープン
時のコレクタ・エミッタ間耐圧ＢＶＣＩＯ以上の正の異
常電圧が入力に印加された時にはこのコレクタ・エミッ
タ間を通して電源′亀位ＶＣＣ側に電流を流す。

この場合、電源電位Ｖｃｃは、変動するが、内部ゲート
回路に異常電圧が印加されるのを防止することができる
。従って、静電破壊強度の向上を図ることができる。

次に、前記周辺回路部においては、ｎウェル５中に例え
ばＰ型のベース領域１６が設けられ、さらにこのベース
領域１６中に例えばｎ＋型のエミッタ領域１７が設けら
れている。そして、このエミッタ領域１７と、ベース領
域１６と、このベース領域１６の下方のｎウェル５及び
埋め込み層２とにより、ｎ　ｐ　ｎ型バイポーラトラン
ジスタＱ。

が構成されている。なお、このｎｐｌ型バイポーラトラ
ンジスタＱ、の平面形状を第５図に示す。

この第５図のＤ−Ｄ線に浴りての断面が第１図に示され
ている。また、ｐウェル６中には、絶縁膜８上に設けら
れたゲート電極９及び側壁１２に対して自己整合的に例
えばｎ＋型のソース領域１８及びドレイン領域１９が設
けられている。これらのゲート電極９、ソース領域１８
及びドレイン領域１９によりｎチャネルＭＯ８ＦＥＴ（
ＭＩ　５ＦＥＴ）Ｑ、が構成されている。これらのソー
ス領域１８及びドレイン領域１９のうちの側壁１２の下
方の部分には、例えばｎ−型の低不純物濃度部１８　ａ
、　　１９　ａが設けられている。従って、このｎチャ
ネルＭＯ８ＦＥＴＱ４は、前記ｎチャネルＭＯ８ＦＥＴ
ＱＩ　と同様に、この低不純物濃度部１９ａによりドレ
イン領域１９の近傍の電界を緩和したＬＤＤ構造を有す
る。なお、このｎチャネルＭＯ３ＦＥＴＱ４の平面形状
を第６図に示す。

この第６図のＥ−Ｅ線に沿っての断面が第１図に示され
ている。さらに、このｎチャネルＭＯ８ＦＥ　Ｔ　Ｑ、
が設けられているｐウェル６に隣接するｎウェル５中に
は、ゲート電極９及び側壁１２に対して自己整合的に例
えばｐ＋型のソース領域２０及びドレイン領域２１が設
けられている。これらのゲート電極９、ソース領域２０
及びドレイン領域２１によりｐチャネルＭＯ８ＦＥＴ（
ＭＩＳＦＥＴ）Ｑｓが構成されている。これらのソース
領域２０及びドレイン領域２１のうちの側壁１２の下方
の部分には、例えばｐ−型の低不純物濃度部２０ａ、２
１ａが設けられている。従って、とのｐチャネルＭＯ３
ＦＥＴＱ、も、この低不純物濃度部２１ａによりドレイ
ン領域２１の近傍の電界を緩和したＬＤＤ構造を有する
。なお、このｐチャネルＭＯ３ＦＥＴＱｓの平面形状を
第７図に示す。この第７図のＦ−Ｆ＃に沿ってのＩＴ′
ｒ面が第１図に示されている。このｐチャネルＭＯ８Ｆ
ＥＴＱ、と前記ｎチャネルＭＯ８ＦＥＴＱ４とによりＣ
ＭＯ８（相補型ＭＯ８ＦＥＴ）が構成されている。そし
て、第８図に、前記ＣＭＯ８と、２個の前記ｎｐｎ型バ
イポーラトランジスタＱｓ　ｙＱｓ’と、ｎチャネ／ｋ
ＭＯ３ＦＥＴＱｓ　、Ｑｙ　　（第１図においては図示
せず）とによりインバータ回路を構成した例を示す、こ
のよ５なバイポーラトランジスタとＣＭＯ８を複合した
論理回路及びＣＭＯ８論理回路等によって周辺回路が構
成されている。

次に、第９図は、メモリセル部の要部を示す拡大平面図
である。なお、この第９図のＧ−Ｇｍに沿っての断面が
第１図に図示されている。第１０図に示すように、この
メモリセルは高抵抗多結晶シリコン抵抗Ｒ，，Ｒ，及び
ｎチャネルＭＯ３ＦＥＴＱａ〜Ｑ１１から成り、７リツ
プフロツプ構成を有している。なお、第１０図において
、Ｗはワード線であり、Ｄ、Ｄはデータ線である。

第９図に示すよ５に、前記ｎチャネルＭＯ８ＦＥＴＱ♂
は、ゲート電極９と同様にポリサイド膜から成るワード
ｄＷと、ｐウェル６中においてこのワード線Ｗに対して
自己整合的に設けられた例えばｎ＋型のソース領域２２
及びドレイン領域２３とから成る。同様に、前記ｎチャ
ネルＭＯ８ＦＥＴＱ、は、前記ワード迦Ｗと、ｐウェル
６中においてこのワード線Ｗに対して自己整合的に設け
られた例えばｎ＋型のソース領域２４及びドレイン領域
２５とから成る。また、前記ｎチャネルＭＯ８ＦＥＴＱ
、。は、ゲート電極９と、ｐウェル６中においてこのゲ
ート電極９及び側壁１２に対して自己整合的に設けられ
た例えばｎ＋型のソース領域２６及びドレイン領域２７
とから成る。同様に、前記ｎチャネルＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑｒｔ　ｎ、ゲート電極９と、ｐウェル６中にお
いてこのゲート電極９と１ｌｌＩｌ壁に対して自己整合
的に設けられた例えばｎ中型のソース領域２８及びドレ
イン領域２９とから成る。第１図に示すように、これら
のソース領域２６，２８及びドレイン領域２７，２９は
低不純物濃度部２６　ａ、　　２８　ａ、　　２７　ａ
、　　２９　ａを有し、従って前記ｎチャネルＭＯ８Ｆ
ＥＴＱ、。。

ＱＩｌは、これらの低不純物濃度部２７　ａ、　　２９
　ａによりドレイン領域２７．２９の近傍の電界を緩和
したＬＤＤ構造を有する。なお、第１図においては図示
されていないが、前記ｎチャネルＭＯ８Ｆ　Ｅ　Ｔ　Ｑ
ａ　、Ｑｅ　も同様にＬＤＤ構造を有している。

第１図に示すように、このメモリセル部の下方における
半導体基板１中にも半導体領域１４が設けられ、従って
この半導体領域１４と、埋め込み層２と、ｎウェル５と
によりメモリセル部が取り囲まれた構造となっている。

これによって、仮に何らかの原因で半導体基板１中に少
数キャリアが注入され、この少数キャリアがメモリセル
部側に移動しても、メモリセル部に少数キャリアが到達
するのを防止することができるので、メモリの破壊を防
止することができる。

前記高抵抗多結晶シリコン抵抗Ｒ，、Ｒ，（第１図にお
いては図示せず）は二層目の多結晶シリコン膜により構
成され、電源電位ＶＣＣ供給用の多結晶シリ；ン配線３
０と一体的に設けられている。

また、第９図において、符号３１ｉｒ、例えばポリサイ
ド膜から成る接地配線であり、コンタクトホールＣを通
じて接地電位供給用の配線に接続されている。

なお、第１図において、符号３２はパッジベージ１ン用
の絶縁膜である。

本実施例によるバイポーラ−ＣＭＯ８ＬＳＩによるスタ
チックＲＡＭは、入力信号のＨ１ｇｈレベル（Ｈ）の最
大値が約６Ｖ（電源電位ＶＣＣよりも大きい）であり、
Ｌｏｗ　　レベル（Ｌ）の最小値が約−３ＶであるＭＯ
ＳスタチックＲＡＭと入出力をコンパチブルにすること
ができる。

次に、上述のように構成されたバイポーラ−６ＭＯ８Ｌ
ＳＩの製造方法の一例について説明する。

第１１図に示すように、まず半導体基板１の表面に例え
ばＳ１０！膜のような絶縁膜３３を形成し、この絶縁膜
３３をエツチングにより所定形状にパターンニングした
後、このパターンニングされた絶縁膜３３をマスクとし
て半導体基板ｌ中に例えばドーズ量１０”／ｃｒｌ程度
の条件で例えばリンのようなｎ型不純物をイオン打ち込
みすることにより、半導体領域１４を形成する。この後
、前記絶縁膜３３をエツチング除去する。

次に第１２図に示すように、イオン打ち込み、拡散等に
より半導体基板１中にｎ＋型の埋め込み層２及びｐ＋型
の分離拡散領域３を形成した後、この半導体基板１上に
例えばエピタキシャル成長によりエピタキシャル層４を
形成する０次に、このエピタキシャル層４中に例えばそ
れぞれｎ型不純物及びｐ型不純物を選択的にイオン打ち
込みすることによりｎウェル５及びｐフェル６を形成す
る０次に、例えば選択酸化法により前記エピタキシャル
層４０表面にフィールド絶縁膜７を形成する０次に、前
記フィールド絶縁膜７で囲まれたｎウェル５及びｐフェ
ル６の表面に例えば熱酸化により絶縁膜８を形成する０
次に、例えばＣＶＤ（Ｃｈｅｍｉｃ゛ａｌ　Ｖａｐｏｒ
　Ｄｅｐｏａｉｔｉｏｎ）法により全面に多結晶シリコ
ン膜を形成し、この多結晶シリコン膜に例えばリンのよ
うなｎ型不純物を拡散等によりドープして低抵抗化した
後、例えばＣＶＤ法により全面に高融点金属シリサイド
膜を形成する。

次に、これらの高融点金属シリサイド膜及び前記多結晶
シリコン膜を例えば反応性イオンエツチング（ＲＩＥ）
のような異方性エツチングにより順次パターンニングし
て、ゲート電極９を形成する。

このとき、第９図で示したワード線Ｗも、同時に形成さ
れる０次に、例えばリンのようなｎ型不純物を前記ｎウ
ェル５中に選択的にイオン打ち込みすることによりバ、
イボーラトランジスタのコレクタ引出し用及び、電源電
位ＶＣＣ供給用の半導体領域１５を形成する。

次に第１３図に示すように、グー）を極９及びワードＭ
Ｗをマスクとしてｐウェル６中に例えばリンのようなｎ
型不純物を例えばドーズ蓋１０１１／ｄ程度の条件で選
択的にイオン打ち込みすることにより低不純物濃度部１
０　ａ、　　１１　ａ、　　１８　ａ。

１９　ａ、　　２６　ａ、　　２７　ａ、　　２８　ａ
、　　２９　ａ等を形成する０次に、同様にしてゲート
電極９をマスクとしてｎウェル５中に例えばホウ素のよ
うなｐ型不純物を例えばドーズ量１ｏ／ｃｒｄ程度の条
件で選択的にイオン打ち込みすることにより低不純物濃
度部２０ａ、２１ａを形成する０次に、例えばＣＶＤ法
により全面に例えばＳｔＯ，膜のような絶縁膜を形成し
た後、例えばＲＩＥによりこの絶縁膜を基板表面と垂直
方向に異方性エツチングすることによりて、前記ゲート
電極９及びワード線Ｗの側面に側壁１２を形成する。

次に第１図に示すように、前記ｎウェル５中に例えばホ
ウ素のようなｐ型不純物を選択的にイオン打ち込みする
ことによりベース領域１６を形成する０次に、前記側壁
１２をマスクとしてｐウェル６中に例えばヒ素のような
ｎ型不純物を例えばドーズｉｌＯ／ｃｄ程度の条件で選
択的にイオン打ち込みすることにより、この側壁１２に
対して自己整合的にソース領域１０，１８，２６，２８
及びドレイン領域１１，１９，２７，２９を形成する０
例えば、このイオン打ち込みの際に拡散抵抗Ｒも同時に
形成する。

また、前記拡散抵抗Ｒは、所望の抵抗値を得るために前
記ソース・ドレイン領域とは、別工程で形成してもよい
０次に、この側壁１２をマスクとしてｎウェル５中に例
えばホウ素のようなｐ型不純物を例えばドーズ量１０７
−程度の条件で選択的にイオン打ち込みすることにより
、この側壁１２に対して自己整合的にソース領域２０及
びドレイン領域２１を形成する０例えば、このイオン打
ち込みの際に半導体領域１３も同時に形成する。

この後、例えばヒ素のようなｎ型不純物のイオン打ち込
みにより、エミッタ領域１７を形成する。

次に、全面に例えばＳｉｎ、膜のような絶縁族（図示せ
ず）を形成した後、この絶縁膜上に多結晶シリコン膜を
形成する０次に、この多結晶シリコン膜のうち、後に抵
抗Ｒ，、Ｒ，となるべき部分を含む領域の表面を例えば
Ｓｌｙ、膜のような絶Ｓべ換から成るマスクにより覆い
、この状態でこのマスクを用いて前記多結晶シリコン膜
中に例えばヒ素のようなｎ型不純物をイオン打ち込みす
ることにより低抵抗化する。仄に、前記マスクをエツチ
ング除去した後、前記多結晶シリコン膜をエツチングに
よりパターンニングして、多結晶シリコン配線３０及び
抵抗Ｒ，、Ｒ，を形成する。この後、全面にパッジベー
ジ璽ン用の絶縁ｊ戻３２を形成した後、この絶縁膜３２
にコンタクトホールＣを形成する０次に、全面に例えば
アルミニウム膜を形成し、このアルミニウム膜をエツチ
ングによりパターンニングして所定の配線ＡＬ及びデー
タ巌り、Ｄを形成し、これによって目的とするバイポー
ラ−ＣＭＯ８ＬＳＩを完成させる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発Ｆ！Ａは、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。

例えば、拡散抵抗Ｒの平面形状に第２図と異なる形状と
することも可能である。また、前記ＭＯ３ＦＥＴＱＩ　
、Ｑ４〜Ｑｌｌは必ずしもＬＤＤ構造とする必要はなく
、例えば、前記ＭＯ８ＦＥＴＱ。

は、ｎ−層１０ａ、ｌｌａを有さないいわゆるシングル
ドレイン構造にし前記ＭＯ８ＦＥＴＱＩのみのブレーグ
ダウン電圧を低め、前記ＭＩＳＦＥＴＱ４〜ＱＩＩはブ
レークダウン電圧が高いＩ、ＤＤ溝構造することも可能
である。

さらに、前記ｎｐｎ型バイポーラトランジスタＱ。

の代わりに、ｐｎｐ型バイポーラトランジスタを用いる
ことも勿論可能である。さらにまた、上述の実施例にお
いては、本発明をバイポーラ−０ＭＯ８によるスタチッ
クＲＡＭに適用した場合について説明したが、本発明は
、バイポーラ−０ＭＯ８によるゲートアレイ等の各種Ｌ
ＳＩに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、半導体集積回路装置の信頼性の向上光制限抵
抗の焼き切れ不良を防止することができ、これにより、
静電破壊強度を向上できる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるバイポーラ−０ＭＯ
８ＬＳＩを示す断面図、 第２図は、第１図に示すバイボー５−　ＣＭ　Ｏ５ＬＳ
Ｉにおける入力保護素子の電流制限抵抗の平面図、 第３図は、第１図に示すバイポーラ−ｃ　ｂｉ　ｏ　５
ＬＳＩにおける入力保護素子のｎチャネルＭＯ８ＦＥＴ
の平面図、 第４図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子の等価回路を示す回路図、 第５図は、第１図に示すバイポーラ−ＣＭ　Ｏ５ＬＳＩ
における周辺回路部のｎｐｎ型バイポーラトランジスタ
の平面図、 第６図に、第１図に示すバイポーラ−ＣＭＯ８ＬＳＩに
おける周辺回路部のｎチャネルＭＯ３Ｆ第７図は、第１
図に示すバイポーラ−ＣＭＯ８ＬＳＩにおける周辺回路
部のｐチャネルＭ　ＯＳ　ＦＥＴの平面図、 第８図は、第１図に示すバイポーラ−ＣＭＯ８ＬＳＩに
おける周辺回路を構成するインバータ回路の等価回路を
示す回路図、 第９図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おけるメモリセル部の要部を示す拡大平面図、 第１０図は、第１図に示すバイポーラ−ＣＭＯ８ＬＳＩ
におけるメモリセルの等価回路を示す回路図、 第１１図〜第１３図は、第１図に示すバイポーラ−ＣＭ
Ｏ８ＬＳＩの製造方法の一例を工程順に説明するための
断面図、 第１４図は、本発明を完成する前に、本発明者が検討を
行ったバイポーラ−ＣＭＯ８によるスタティックＲＡＭ
の入力部の要部断面図、第１５図は、本発明を完成する
前に、本発明者が検討を行ったバイポーラ−ＣＭＯ８に
よるスタティックＲＡＭの入力部の要部断面図である。 図中、１・・・半導体基板、２・・・埋め込み層、３・
・・分離拡散領域、４・・・エピタキシャル層、５・・
・ｎウェル、６・・・ｐウェル、７・・・フィールド絶
＆を膜、９・・・ゲート電極、１０．　１８．　２０．
　２２．　２４゜２６．２８・・・ソース領域、１１，
１９，２１゜２３．２５，２７，２９・・・ドレイン領
域、１２・・・側壁、１４・・・半導体領域、１６・・
・ペース領域、１７・・・エミッタ領域、Ｒ・・・拡散
抵抗（電流制限抵抗）　％　Ｑｔ　ｐ　Ｑａ　〜Ｑ＋ｔ
−ｎチャネ＃ＭＯ８ＦＥ’ｒ−Ｑｔ・・・ｎｐｎ型バイ
ポーラトランジスタ、Ｑ、・・・寄生ｎｐｎ型バイポー
ラトランジスタ、Ｑｓ・・・ｐチャネルＭＯ３ＦＥＴで
ある。 第 図 第 第 図 第 図 第 図 第 図 第 図 Ａし

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
   半導体集積回路装置であって、第１導電型の第１の半導
   体領域により電気的に分離された第２導電型の第２の半
   導体領域中に設けられた第１導電型の拡散抵抗により入
   力保護素子の電流制限抵抗を構成し、かつ前記第２導電
   型の半導体領域をフローティング状態としたことを特徴
   とする半導体集積回路装置。 ２、前記拡散抵抗の一端が入力に接続され、他端が電圧
   クランプ用のＭＩＳＦＥＴのドレインに接続されている
   ことを特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置。 ３、前記第１導電型の第１の半導体領域がｎ型の半導体
   領域であり、前記第１導電型の拡散抵抗がｐウェル中に
   設けられたｎ型の拡散抵抗であることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ４、前記ＭＩＳＦＥＴがｐウェル中に設けられたｎチャ
   ネルＭＩＳＦＥＴであることを特徴とする特許請求の範
   囲第２項記載の半導体集積回路装置。 ５、前記ｎ型の半導体領域が電源電位Ｖｃｃに接続され
   ていることを特徴とする特許請求の範囲第３項記載の半
   導体集積回路装置。 ６、前記半導体集積回路装置がスタチックＲＡＭである
   ことを特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置。 ７、前記スタチックＲＡＭのメモリセル部が前記第１導
   電型の第１の半導体領域により分離されていることを特
   徴とする特許請求の範囲第６項記載の半導体集積回路装
   置。 ８、前記第１導電型の第１の半導体領域がｎ型の半導体
   領域であることを特徴とする特許請求の範囲第７項記載
   の半導体集積回路装置。 ９、前記スタチックＲＡＭがＭＯＳスタチックＲＡＭと
   入出力がコンパチブルであることを特徴とする特許請求
   の範囲第８項記載の半導体集積回路装置。