JPH06326259A - ＢｉＣＭＯＳ装置の製造方法 - Google Patents

ＢｉＣＭＯＳ装置の製造方法

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JPH06326259A
JPH06326259A JP3133318A JP13331891A JPH06326259A JP H06326259 A JPH06326259 A JP H06326259A JP 3133318 A JP3133318 A JP 3133318A JP 13331891 A JP13331891 A JP 13331891A JP H06326259 A JPH06326259 A JP H06326259A
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forming
region
oxide film
silicon layer
polycrystalline silicon
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JP3133318A
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English (en)
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Jong M Youn
ジョン ミル ユン、
Gyu C Kim
ギュー チュル キム、
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H10B10/00—Static random access memory [SRAM] devices

Abstract

(57)【要約】 （修正有） 【目的】 バイポーラトランジスタのエミッタ抵抗が低
いので動作速度が速く、ＣＭＯＳトランジスタの負荷抵
抗が高いので待機電流を減少して消費電力を最小化す
る。 【構成】 ＢＩＣＭＯＳ装置の製造方法に関し、バイポ
ーラトランジスタのエミッタ領域６２とＣＭＯＳトラン
ジスタの負荷抵抗６３は露出されたベース領域５６の上
部へ酸化膜が形成されることを防止するように低温で非
晶質シリコン層を形成した後、ＣＭＯＳトランジスタの
負荷抵抗が形成される部分を除外した部分へイオン注入
して熱処理する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＢＩＣＭＯＳ装置の製
造方法に関し、特にスタテックラムに利用されるＢＩＣ
ＭＯＳ装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体において論理を構成する
能動素子は、バイポーラトランジスタ（Bipolar Transi
stor）とＣＭＯＳトランジスタ（Complimentary MOS tr
ansistor）との二種で区別される。ＣＭＯＳトランジス
タは消費電力が小さくて集積度が高く、バイポーラトラ
ンジスタは動作速度が速く、高負荷駆動能力が大きな特
性を持っている。従って、システムの高性能化が要求さ
れることによって論理素子において低消費電力及び高集
積度を持ち、高速動作及び高負荷駆動能力を持つ半導体
が要求されている。このような要求を実現するためにＣ
ＭＯＳトランジスタとバイポーラトンジスタとを同一な
チップ（chip）上に集積してＣＭＯＳトランジスタを内
部論理回路で、バイポーラトランジスタを周辺回路とし
て利用するＢＩＣＭＯＳ装置が開発されている。
【０００３】ＢＩＣＭＯＳ装置は主としてスタテックラ
ム（static RAM；以下ＳＲＡＭという）等のメモリやゲ
ートアレー等で製品化されている。このようなＳＲＡＭ
に利用されるＢＩＣＭＯＳはＣＭＯＳトランジスタから
なるセル（cell）内の負荷抵抗を大きくして待機電流
（stand Current）を減少して消費電力を最小化し、バ
イポーラトランジスタのエミッタ抵抗を小さくして動作
速度を速くすることができる。従って、ＢＩＣＭＯＳを
利用したＳＲＡＭはＣＭＯＳトランジスタを利用したＳ
ＲＡＭに比して集積度と消費電力は似るが動作速度が速
い特性を持つので利用度が漸次に増大されている。この
ような従来のＳＲＡＭに利用されるＢＩＣＭＯＳの製造
工程はＣＭＯＳトランジスタからなるセルの内部の負荷
抵抗を不純物がドーピングされない多結晶シリコン層に
形成して抵抗を大きくし、バイポーラトランジスタには
エミッタ接触領域を不純物がドーピングされた多結晶シ
リコン層に形成して抵抗を低くしている。
【０００４】しかし、多結晶シリコン層を高湿で形成す
るので、エミッタ領域と多結晶シリコン層との間に酸化
膜が形成されてバイポーラトランジスタのエミッタ抵抗
が大きくなる問題点があった。また、不純物がドーピン
グされない多結晶シリコン層の抵抗の値は限定されてい
るので、もっと大きな高抵抗を得ることができない問題
点があった。
【０００５】
【課題を解決しようとする課題】解決しようとする問題
点は、バイポーラトランジスタのエミッタ抵抗を小さく
形成することのできるＢＩＣＭＯＳ装置の製造方法を提
供することにある。また、この発明の他の目的はＣＭＯ
Ｓトランジスタの負荷抵抗を大きく形成することのでき
るＢＩＣＭＯＳ装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めのこの発明の特徴は、ＢＩＣＭＯＳ装置の製造方法に
おいて、第１導伝形の半導体基板の所定部分上に第２導
伝形の不純物を高濃度でイオン注入する第１工程と、上
記第２導伝形の不純物が注入された領域の間に第１導伝
形の不純物を高濃度でイオン注入する第２工程と、上記
イオン注入された不純物を活性化させて第１、第２及び
第３領域を形成する第３工程と、上記前述した構造の全
表面へエピタキシャル層を形成する第４工程と、上記第
１、第２及び第３領域の上部へこれらの領域と同一な導
伝形が低濃度でドーピングされた第１、第２、及び第３
ウェルを形成する第５工程と、上述の構造の全表面へパ
ット酸化膜を形成した後、所定部分にフィールド酸化膜
を形成するための領域を限定する第６工程と、上記領域
に素子を限定するフィールド酸化膜を形成した後パット
酸化膜を除去する第７工程と、上述した構造の全表面へ
ゲート酸化膜を形成する第８工程と、上記第１ウェルの
所定部分に第２導伝形の高濃度拡散層を形成する第９工
程と、上記第２ウェル上の所定部分のゲート酸化膜を除
去した後この部分の上部における連結素子で利用され、
第２ウェル及び第３ウェルの所定部分上で第２及び第１
ＭＯＳトランジスタのゲートになる第１多結晶シリコン
層を形成する第１０工程と、上記第１多結晶シリコン層
の側面にスペーサーを形成する第１１工程と、上記第１
及び第３ウェルにベース接触領域と第１ＭＯＳトランジ
スタのソース及びドレーン領域とを形成するための第１
導伝形の不純物を高濃度でイオン注入する第１２工程
と、上記第１ウェルにベース領域を形成するために第１
導伝形の不純物を低濃度で注入する第１３工程と、上記
第２領域の所定部分に第２ＭＯＳトランジスタのソース
及びドレーン領域を形成するための第２導伝形の不純物
を高濃度で注入する第１４工程と、上記注入された不純
物を拡散させる第１５工程と、上述した構造の全表面へ
酸化膜を形成した後、連結素子で利用される第１多結晶
シリコン層とベース領域の所定部分を露出させる第１６
工程と、上記露出された第１結晶シリコン層及びベース
領域の上部に非晶質シリコン層を形成する第１７工程
と、上記第１多結晶シリコン層上の所定部分を除外した
非晶質シリコン層にイオン注入する第１８工程と、上記
非晶質シリコン層を熱処理して第２多結晶シリコン層に
すると共にエミッタ領域を形成する第１９工程と、前述
した構造の全表面へ酸化膜を形成した後、所定領域を露
出させて第１金属電極を形成する第２０工程と、前述し
た構造の全表面へ酸化膜を形成した後、上記第１ＭＯＳ
トランジスタの所定電極を露出させて第２金属電極を形
成する第２１工程と、前述した構造の全表面へ保護膜層
を形成する第２２工程になる。
【０００７】
【実施例】以下、この発明の実施例ついて添付図面を参
照して詳細に説明する。図１〜図１１はこの発明の一実
施例によるＢＩＣＭＯＳ装置の製造工程図である。図１
を参照すると、非抵抗が２−２０Ω・cmである｛１００
方向｝のＰ形半導体基板１の上部へ第１パッド酸化膜
３、第１窒化膜５及び第１感光膜７を順次的に形成した
後、通常の写真工程によりバイポーラトランジスタ領域
ＷとＰＭＯＳトランジスタ領域Ｙとの第１パッド酸化膜
３を露出させる。その次、全表面に砒素（Arsenic)等の
Ｎ形不純物を１００keＶ程度のエネルギーと１×１０15
〜５×１０15 ions/cm2のドーズ（dose）で注入してイ
オン注入領域９を形成する。
【０００８】図２を参照すると、上記第１感光膜７を除
去し、上記第１窒化膜５をマスクとして上記露出される
第１パッド酸化膜３で厚い酸化膜１１を成長させる。そ
の次、上記第１窒化膜５を除去した後全表面に硼素（Bo
ron)等のＰ形不純物６０keＶ程度のエネルギーと１×１
０13〜３×１０13 ions/cm2の程度のドーズで注入し
て、ＮＭＯＳトランジスタ領域Ｙの表面にイオン注入領
域１２を形成する。
【０００９】図３を参照すると、上記イオン注入領域
９，１２の不純物を１０００〜１２００℃の窒素雰囲気
で拡散させて第１、第２及び第３埋没層１３，１４，１
５を形成する。上記第１埋没層１３は以後に形成される
バイポーラトランジスタのコレクタ抵抗を減少するため
のことであり、第２及び第３埋没層１４，１５は以後に
形成されるＮ及びＰＭＯＳトランジスタのラッチアップ
（Latch up）を防止するためのことである。その次、上
記酸化膜３，１１を除去し、半導体基板１の全表面に
１．５〜２μｍ程度の厚さのエピタキシャル層（Epitax
ial layer)１７を形成する。続けて、上記第１、第２及
び第３埋没層１３，１４，１５上部のエピタキシャル層
１７にこれらの層１３，１４，１５と同一な方法により
第１、第２及び第３ウェル１９，２０，２１を形成す
る。上記第１及び第３ウェル１９，２１は燐（phosphor
us）等のＮ形不純物を１００〜１８０keＶ程度のエネル
ギーと１×１０12〜３×１０12 ions/cm2で、第２ウェ
ル２０は硼素等のＰ形不純物を６０〜１００keＶ程のエ
ネルギーと１×１０12〜３×１０12 ions/cm2程でイオ
ン注入した後に活性化する。また、上記第１ウェル１９
はバイポーラトランジスタを形成するためのことであ
り、第２及び第３ウェル２０，２１はＮ及びＰＭＯＳト
ランジスタのウェル領域である。
【００１０】図４を参照すると、前述した構造の全表面
へ第２パッド酸化膜２３及び第２窒化膜２５を形成した
後、通常の写真平板（Photolithography)方法により素
子が形成される領域を除外した領域の第２パッド酸化膜
２３を露出させる。その次、ＮＭＯＳトランジスタが形
成される第２ウェル２０を除外した領域の上部へ第２感
光膜２７を形成した後硼素等のＰ形不純物を３０keＶ程
のエネルギーと１×１０12〜１×１０14 ions/cm2程の
ドーズで注入してチャンネルストッパ（Channelstpper)
を形成するためのイオン注入領域２９を形成する。
【００１１】図５を参照すると、上記第２感光膜２７を
除去した後第２窒化膜２５をマスクとして上記露出され
た第２パッド酸化膜２３を成長させてフィールド酸化膜
３１を形成し、この第２窒化膜２５を除去する。この
時、上記第２ウェル２０の所定部分に形成されたイオン
注入領域２９の不純物が活性化されてチャンネルストッ
パ３２を形成する。その次、上記第１ウェル１９の所定
部分に燐等のＮ形不純物を１００keＶ程のエネルギーと
３×１０15〜５×１０15 ions/cm2程のドーズでイオン
注入し、以後の工程の熱処理により注入された不純物を
活性化させてコレクタ領域の抵抗値を減少させるための
Ｎ+拡散層３５を形成する。続けて、上記第２パッド酸
化膜を除去した後更にゲート酸化膜２４を２００〜３０
０オングストローム程度の厚さに形成した後ＮＭＯＳと
ＰＭＯＳのしきい値電圧(Threshold Voltage）を調節す
るために全面に硼素等のＰ形不純物を３０keＶ程度のエ
ネルギーと１×１０11〜１×１０13 ions/cm2程度のド
ーズでイオン注入する。その次、通常のエッチング方法
により上記ゲート酸化膜２４を除去して上記第２ウェル
２０の所定部分を露出させた後全表面へ通常の低圧ＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition)方法に
より２０００〜３０００オングストローム程度の厚さの
第１多結晶シリコン層３７を形成する。続いて、上記第
１多結晶シリコン層３７の抵抗を 〜２０Ω／ 程度
で低めるためにＰＯＣ１3等を沈積させる。その次、上
記Ｎ及びＰＭＯＳトランジスタのゲートを形成するため
に、第２及び第３ウェル２０，２１上の所定部分を除外
した第１多結晶シリコン層３７を除去する。この時、上
記第２ウェル２０上のゲート酸化膜２４が形成されない
部分上の第１多結晶シリコン層３７も連結素子で利用す
るために除去しない。
【００１２】図６を参照すると、上記第２領域２０の全
表面へ燐等のＮ形不純物を３０keＶ程度のエネルギーと
１×１０12〜１×１０14 ions/cm2程度のドーズでイオ
ン注入してＮＭＯＳトランジスタの低濃度ソース及びド
レーン領域を形成するためのイオン注入領域３９を形成
する。この時、上記第１多結晶シリコン層３７の下部に
はイオン注入されないのに、上記連結素子で利用される
第１多結晶シリコン層３７の下部にはＰＯＣ１3沈積の
時燐等の不純物が高濃度で沈積される。その次、上述し
た全表面にＣＶＤ方法により酸化膜を形成した後通常の
乾式方法によりエッチングして上記第１多結晶シリコン
層３７の側面にスペーサ（spacer）４１を形成する。
【００１３】図７を参照すると、上記第３ウェル２１の
表面へＢＦ2等のＰ形不純物を６０keＶ程度のエネルギ
ーと３×１０15〜５×１０15 ions/cm2程度のドーズで
注入してイオン注入領域４３を形成する。この時、上記
第１ウェル１９の所定部分にバイポーラトランジスタの
ベース接触領域を形成するためのイオン注入領域４４が
形成される。その次、上記第１ウェル１９の所定部分に
バイポーラトランジスタのベース領域を形成するための
硼素等のＰ形不純物を３０ｋｅｖ程度のエネルギーと１
×１０13〜３×１０13 ions/cm2程度のドーズで注入し
てイオン注入領域４５を形成する。続けて、上記第２ウ
ェル２０の全表面に砒素等のＮ形不純物を８０〜１２０
keＶ程度のエネルギーと３×１０15〜６×１０15 ions/
cm2程度のドーズでＮＭＯＳトランジスタの高濃度ソー
ス及びドレーン領域を形成するためのイオン注入領域４
７を形成する。この時、バイポーラトランジスタのＮ+
拡散層３５の表面にもコレクタの接触領域を形成するた
めのイオン注入領域４８が形成される。
【００１４】図８を参照すると、上記イオン注入領域３
９，４３，４４，４５，４７，４８を活性化させてバイ
ポーラトランジスタのベース及びベース接触領域５５，
５６とコレクタ接触領域５７と、ＮＭＯＳトランジスタ
のソースおよひドレーン領域５０，５１と、ＰＭＯＳト
ランジスタのソース及びドレーン領域５２，５３とを形
成する。その次、前述した構造の全表面に通常のＣＶＤ
方法により酸化膜５９を形成した後通常の写真平板工程
によりベース領域５６の所定部分を露出させる。この
時、上記連結素子として利用される第１多結晶シリコン
層３７の一部分も露出させる。
【００１５】図９を参照すると、上記露出されたベース
領域５６と第１多結晶シリコン層３７の上部へ約５００
〜５４０℃程度の低温で非晶質シリコン(AmorphousSili
con)層を形成する。ここで非晶質シリコン層が低温で形
成されるので、上記ベース領域５６の表面へ酸化膜が形
成されることを抑制する。その次、上記第１多結晶シリ
コン層３７の上部の所定部分を除外した第２多結晶シリ
コン層６１に砒素等の不純物を１００keＶ程度のエネル
ギーと１×１０16〜２×１０16 ions/cm2程度のドーズ
でイオン注入する上記非晶質シリコン層を熱処理（Anne
aling)して第２多結晶シリコン層６１を形成する。その
次、上記第２多結晶シリコン層６１の上部に薄い酸化膜
を形成する。この時、上記第２多結晶シリコン層６１に
ドーピングさせていた不純物が上記ベース領域５６で拡
散されてエミッタ接触領域６２が形成される。ここで、
不純物が注入された第２多結晶シリコン層６１はエミッ
タ接触領域に利用されるので、非晶質シリコン層を多結
晶シリコン化するとき多結晶シリコンのグレイン（Grai
n)の大きさが大きくなって不純物をドーピングすれば抵
抗が小さくなる。従って、上記ベース領域５６の上部の
第２多結晶シリコン層６１はエミッタ接触領域になる。
一方、上記第２多結晶シリコン層６１の中でイオンが注
入されない領域は真性多結晶シリコンで高抵抗を持つＳ
ＲＡＭの負荷抵抗６３になる。
【００１６】図１０を参照すると、上述した構造の全表
面へＣＶＤ方法により酸化膜６５を形成し、通常の写真
平板工程によりバイポーラトランジスタ、Ｎ及びＰＭＯ
Ｓトランジスタの所定部分を露出させる。その次、上記
露出された部分にＡl 等の金属で第１金属電極６７を形
成する。
【００１７】図１１を参照すると、上述した構造の全表
面へＣＶＤ方法により酸化膜６９を形成した後通常の写
真平板工程により上記ＰＭＯＳトランジスタの所定の第
１金属電極６７を露出させる。その次、上記第１金属電
極６７と連結する第２金属電極７１を形成した後ＢＰＳ
Ｇ（Boro-Phospho Silicate Glax）等で保護膜層７３を
形成する。
【００１８】
【発明の効果】以上のようにパイポーラトランジスタの
エミッタ接触領域とＣＭＯＳトランジスタの負荷抵抗
は、露出されたベース領域の上部へ酸化膜が形成される
ことを防止するように低温で非晶質シリコン層を形成し
た後ＣＭＯＳトランジスタの負荷抵抗が形成される部分
を除外した部分にイオン注入して熱処理する。そして、
上記エミッタ領域とポリシリコン層との間に酸化膜が形
成されないで非晶質シリコン層にイオン注入した後熱処
理すればドレーンが大きい多結晶シリコン層になって抵
抗が低くなり、不純物イオンか拡散されエミッタ領域を
形成し、また、ＣＭＯＳトランジスタの負荷抵抗で利用
される多結晶シリコン層はグレインが大きくて真性であ
るので、抵抗が高くなる。従って、この発明は、バイポ
ーラトランジスタのエミッタ抵抗が低く、ＣＭＯＳトラ
ンジスタの負荷抵抗が高いので動作速度が速く、待機電
流を減少して消費電力を最小化することのできる利点が
ある。
【図面の簡単な説明】
【図１】この発明の実施例によるＮ型の第１および第３
埋没層を形成するためのイオンを注入する工程を示した
断面図である。
【図２】この発明の実施例によるＰ型の第２埋没層を形
成するためのイオンを注入する工程を示した断面図であ
る。
【図３】この発明の実施例による第１、第２及び第３埋
没層上に第１、第２及び第３ウェルを形成する工程を示
した断面図である。
【図４】この発明の実施例によるチャンネルストッパを
形成するためのイオンを注入する工程を示した断面図で
ある。
【図５】この発明の実施例によるフィルド酸化膜を形成
し第１多結晶シリコン層を形成する工程を示した断面図
である。
【図６】この発明の実施例によるＶＭＯＳトランジスタ
の低濃度ソース及びドレーン領域を形成するための不純
物を注入する工程を示した断面図である。
【図７】この発明の実施例によるＰ型及びＮ型不純物を
注入する工程を示した断面図である。
【図８】この発明の実施例によるイオン注入された不純
物を活性化させる工程を示した断面図である。
【図９】この発明の実施例による第２多結晶シリコン層
を形成する工程を示した断面図である。
【図１０】この発明の実施例による第１金属電極を形成
する工程を示した断面図である。
【図１１】この発明の実施例による第２金属電極を形成
する工程を示した断面図である。
【符号の説明】
１ 半導体基板 １３ 第１埋没層 １４ 第２埋没層 １５ 第３埋没層 １７ エピタキシャル層 １９ 第１ウェル ２０ 第２ウェル ２１ 第３ウェル ２４ ゲート酸化膜 ３５ Ｎ+拡散層 ３７ 第１多結晶シリコン層 ４１ スペーサー ５０〜５３ ソース及びドレーン領域 ５５ ベース接触領域 ５６ ベース領域 ５７ コレクタ接触領域 ５９ 酸化膜 ６１ 第２多結晶シリコン層 ６２ エミッタ領域 ６３ 負荷抵抗 ６５ 酸化膜 ６７ 第１金属電極 ７１ 第１金属 ７３ 保護膜層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＢＩＣＭＯＳ装置の製造方法において、
    第１導伝形の半導体基板の所定部分上に第２導伝形の不
    純物を高濃度でイオン注入する工程と、 上記第２導伝形の不純物が注入された領域の間に第１導
    伝形の不純物を高濃度でイオン注入する工程と、 上記イオン注入された不純物を活性化させて第１、第２
    及び第３領域を形成する工程と、 上記前述した構造の全表面へエピタキシャル層を形成す
    る工程と、 第３領域の上部にこれらの領域と同一な導伝形が低濃度
    でドーピングされた第１、第２及び第３ウェルを形成す
    る工程と、 上述の構造の全表面へパット酸化膜を形成した後所定部
    分にフィールド酸化膜を形成するための領域を限定する
    第６工程と、 上記領域に素子を限定するフィールド酸化膜を形成した
    後パッド酸化膜を除去する工程と、 上述した構造の全表面へゲート酸化膜を形成する工程
    と、 上記第１ウェルの所定部分に第２導伝形の高濃度拡散層
    を形成する工程と、 上記第２ウェル上の所定部分のゲート酸化膜を除去した
    後この部分の上部における連結素子で利用され、第２ウ
    ェル及び第３ウェルの所定部分上で第２及び第１ＭＯＳ
    トランジスタのゲートになる第１多結晶シリコン層を形
    成する工程と、 上記第１多結晶シリコン層の側面にスペーサを形成する
    工程と、 上記第１及び第３ウェルにベース接触領域と第１ＭＯＳ
    トランジスタのソース及びドレーン領域を形成するため
    の第１導伝形の不純物を高濃度でイオン注入する工程
    と、 上記第１ウェルのベース領域を形成するために第１導伝
    形の不純物を低濃度で注入する工程と、 上記第２領域の所定部分に第２ＭＯＳトランジスタのソ
    ース及びドレーン領域を形成するための第２導伝形の不
    純物を高濃度で注入する工程と、 上記注入された不純物を拡散させる工程と、 上述した構造の全表面へ酸化膜を形成した後連結素子で
    利用される第１多結晶シリコン層とベース領域の所定部
    分を露出させる工程と、 上記露出された第１多結晶シリコン層及びベース領域の
    上部に非晶質シリコン層を形成する工程と、 上記第１多結晶シリコン層上の所定部分を除外した非晶
    質シリコン層にイオン注入する工程と、 上記非結晶シリコン層を熱処理して第２多結晶シリコン
    層にすると共にエミッタ領域を形成する工程と、 前述した構造の全表面へ酸化膜を形成した後所定領域を
    露出させて第１金属電極を形成する工程と、 上述した構造の全表面へ酸化膜を形成した後上記第１Ｍ
    ＯＳトランジスタの所定電極を露出させて第２金属電極
    を形成する工程と、前述した構造の全表面へ保護膜層を
    形成する工程とからなることを特徴とするＢＩＣＭＯＳ
    装置の製造方法。
  2. 【請求項２】 第１０工程は、上記第１多結晶シリコン
    層を第１導伝形の不純物でドーピングすることを特徴と
    する請求項１記載のＢＩＣＭＯＳ装置の製造方法。
  3. 【請求項３】 上記第１導伝形の不純物をドーピングす
    る時ゲート酸化膜が形成されない領域が高濃度でドーピ
    ングされることを特徴とする請求項２記載のＢＩＣＭＯ
    Ｓ装置の製造方法。
  4. 【請求項４】 第１１工程は、上記スペーサを形成する
    前に第１導伝形の不純物を低濃度でドーピング注入する
    ことを特徴とする請求項１記載のＢＩＣＭＯＳ装置の製
    造方法。
  5. 【請求項５】 第１４工程は、上記第２ＭＯＳトランジ
    スタのソース及びドレーン領域を形成するための第２導
    伝形の不純物を高濃度でイオン注入する時第１ウェルに
    形成された第２導伝形の高濃度拡散層にも同時にイオン
    注入されることを特徴とする請求項１記載のＢＩＣＭＯ
    Ｓ装置の製造方法。
  6. 【請求項６】 上記ベース領域の上部へ形成された第２
    多結晶シリコン層はエミッタ接触領域であることを特徴
    とする請求項１記載のＢＩＣＭＯＳ装置の製造方法。
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