KR910008945B1 - 바이씨모오스 반도체 장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

바이씨모오스 반도체 장치의 제조방법
제1a-o도는 본 발명에 따른 한 실시예의 제조 공정의 단면도.
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히 단결정 실리콘 반도체 기판상에 바이폴라 트랜지스터와 씨모오스 트랜지스터들을 구비하는 반도체 장치의 제조방법에 관한 것이다.
반도체 기판상에 바이폴라 트랜지스터와 씨모오스 트랜지스터가 제조된 반도체 장치를 일반적으로 바이씨모오스(BiCMOS)라 부른다.
종래 바이씨모오스 반도체 장치로는 Electrochemical Society에서 발행된 ″Extended Abstracts″ volume 87-1의 399-422면에 개시된 바와 같은 여러 종류들이 있었다.
상기에 개시된 바와 같은 여러 바이씨모오스 반도체 장치는 특히 바이폴라 트랜지스터의 특성을 제어하기가 어려울뿐 아니라 제조공정이 복잡했다.
바이폴라 트랜지스터에서 소자 특성에 직접적인 영향을 주는 제1베이스(Intrinsic Base)영역은 적정두께와 적정농도를 유지해야 하므로 동작속도를 향상시키기 위하여 전체적인 베이스 저항을 감소시키기 위해서는 제2베이스(Extrinsic Base)영역을 불순물농도를 높여 저항을 줄여주는데, 이때 서로 반대 도전형인 고농도 에미터 영역과는 가장 근접하면서 접하지 않는것이 유리하다.
상기와 같이 형성하기 위해서는 자기정합구조가 가장 효율적이며 다른 경우에 있어서는 고도의 기술을 요하게 된다.
그러나 종래 바이씨모오스 반도체 장치에 있어서 바이폴라 트랜지스터의 에미터와 베이스를 자기정합시킬 수가 없었으므로 이로 인한 베이스 내부저항이 증가되고 소자의 크기도 증가되어 소자의 동작속도와 소자 특성에 불리한 점이 있었다.
또한 상기 제시된 종래의 바이폴라 트랜지스터를 제작하기 위해서는 최소한 13-14층의 마스크층이 요구되는 복잡한 공정을 거쳐야 했다.
한편 자기정합 구조의 바이폴라 트랜지스터를 만들기 위해 씨모오스 트랜지스터의 게이트를 형성할 도핑된 다결정 실리콘을 이용하는 경우에 있어서, 씨모오스 트랜지스터의 P+소오스 및 드레인 영역 형성을 위한 이온주입시 게이트영역의 이온주입 마스크를 위해 게이트 다결정 실리콘 즉 에미터 다결정 실리콘은 일정 이상의 두께를 가져야 하며 더이상 낮출수가 없다. 이로 인해 상기 다결정 실리콘에 불순물을 도핑하고 에미터 확산원(Emitter Diffusion Source)으로 사용할 경우 다결정 실리콘 두께로 인해 도핑된 불순물이 에미터에 충분히 확산되지 못하여 에미터 저항이 증가되고, 전류 이득 β의 제어가 어려운 문제점이 있었다.
따라서 본 발명의 목적은 바이씨모오스 반도체 장치의 제조방법에 있어서 바이폴라 트랜지스터의 에미터와 베이스를 다결정 실리콘을 이용하여 자기정합시키고, 에미터 확산원인 다결정 실리콘 두께를 낮추어 β제어를 용이하게 하고 에미터 저항을 감소시킬 수 있는 바이씨모오스 반도체 장치의 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 단지 12개의 마스크층만으로 바이씨모오스 트랜지스터를 제조할 수 있느 바이씨모오스 반도체 장치의 제조방법을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제1a-p도는 본 발명에 따른 한 실시예의 제조공정도이다.
출발 물질은 비저항이 10-20Ωㆍ㎝이고 결정면은 ＜100＞인 P형 단결정 실리콘 반도체기판이다.
제1a도에 나타난 바와 같이 상기 P형 단결정 실리콘 기판(1)을 통상의 산화처리 공정에 의해 상기 기판(1)전면에 마스킹을 위한 제1산화막층(2)을 5000-8000Å형성한 후 상기 산화막층 상부에 포토레지스트를 도포한다.
그 다음 NPN 트랜지스터가 형성될 제1기판영역(100) 하부의 제1매몰층과 P모스 트랜지스터가 형성될 제3기판영역(110) 하부의 제2매몰층을 형성하기 위한 창(window)(3)(4)을 통상의 사진 식각 방법(Photolithographic Process)으로 형성한 후 상기 포토레지스트를 제거하고 비소(Arsenic)을 이온주입한 뒤 활성화하여 제1 및 제2매몰층 영역(5)(6)을 형성한다.
그 다음 상기 기판 전면에 모든 산화막층을 제거한 후 기판 상부 전면에 N형 에피택셜층(Epitaxial Layer)(7)을 제1b도와 같이 형성한다.
상기 에피택셜층(7)의 성장시 상기 제1 및 제2매몰층 영역(5)(6)이 활성화하여 기판(1)과 에피택셜층(7)에 걸친 고농도 N형인 제1 및 제2매몰층(5a)(6a)를 형성하게 된다.
그 다음 상기 에피택셜층 상부 전면에 통상의 열산화 방법으로 제2산화막층(8)을 300-600Å정도 형성하고 소자 분리 영역을 형성하기 위해 통상의 사진 방법으로 포토마스크(9)를 형성한 후 붕소(Boron)을 이온주입하여 P형 이온주입 영역(10a)(10b)을 제1c도와 같이 형성한다.
그 다음 NPN 트랜지스터의 콜렉터 전극과 제1매몰층 영역을 잇는 N+싱크(SINK) 영역을 형성하기 위해 기판 전면에 포토레지스트(11)를 도포한 뒤 통상의 사진 방법으로 N+싱크(SINK) 이온주입을 위한 창(12)을 형성하고 인(phosphorous)을 이온주입하여 제1d도와 같이 N형 이온주입 영역(13)을 형성한다.
그 다음 상기 포토레지스트(11)를 제거하고 N모스트랜지스터를 위한 제2기판영역(120)에 P웰(WELL) 영역을 형성하기 위해 기판 전면에 포토레지스트(14)를 도포한 뒤 통상의 사진 방법으로 P웰 영역 이온주입을 위한 창(window)(15)을 형성하고 붕소(Boron)를 이온주입하여 P형 이온주입 영역(16)을 제1e도와 같이 형성한다.
그 다음 상기 포토마스크를 제거하고 상기 제2산화막층(8) 전면에 질화막층(17)을 통상의 CVD방법으로 1000-2000Å 형성한 뒤 1000-1100℃의 열처리를 하여 상기 이온주입 영역들(10a)(10b)(13)(16)을 활성화시켜 소자분리 영역(19), N+싱크영역(20) 및 P웰영역(21)들을 형성한다(제2f도).
그 다음 상기 질화막층(17) 상부에 포토레지스트(18)을 도포하고 제2f도에 나타난 바와 같이 소자의 액티브 영역(Active Region)이 형성될 부분을 제외한 나머지 부분의 질화막층(17)을 통상의 사진 식각 방법으로 제거한다.
그 다음 상기 포토레지스트(18)를 제거하고 상기 질화막을 산화마스크로 하여 통상의 습식 열산화 방법으로 6000-10000Å정도의 필드 산화막층(22)을 제2g도와 같이 형성한 후 상기 기판상에 남아 있는 상기 질화막층(17)을 모두 제거한다.
그 다음 상기 질화막층(17) 하부의 패드 산화막층(PAD OXIDE)(10)을 제거한 뒤 모오스 트랜지스터의 게이트 영역을 위한 게이트 산화막(23)을 성장시키고 NPN 트랜지스터의 활성 베이스 영역 형성을 위하여 상기 기판 전면에 포토레지스트(24)를 도포하고 통상의 사진 식각 방법으로 활성 베이스 영역을 위한 창(25)(window)을 형성한다.
그 다음 제1베이스(Intrinsic Base)를 형성하기 위하여 상기 창(25)영역을 통하여 붕소(Boron)를 30-60KeV정도의 에너지로 이온 도우즈는 5×1013-1×1014ions/㎠로 이온주입하여 제1베이스 이온주입 영역(26a)을 제1h도와 같이 형성한 후 상기 포토레지스트(24)을 제거한다.
그 다음 씨모오스 트랜지스터의 문턱 전압(Threshold Voltage)를 조절하기 위해 상기 기판 전면에 붕소를 30-50KeV에너지, 1×1012-1×1013ions/㎠의 이온 도우즈로 이온주입한 뒤 900℃ 정도에서 열처리하여 제1베이스 영역(26)과 문턱 전압(threshold voltage)을 맞추기 위해 이온주입된 붕소(Boron)이온을 활성화시킨다[그림2i도].
그 다음 제1j도를 참조하면, 먼저 통상의 사진 식각 방법으로 에미터 영역(27)과 콜렉터 영역(28)에 접속창을 형성한 후, NPN 트랜지스터의 에미터, 콜렉터, 모오스 트랜지스터의 게이트형성을 위하여 다결정 실리콘층(30)을 기판 상부 전면에 통상의 방법으로 2000-3000Å정도의 두께로 형성하고, 상기 다결정 실리콘층 전면에 에너지는 120-160KeV, 도우즈는 5×1015-9×1015ions/㎠으로 비소(Arsenic)를 이온주입한다. 이 공정에서 그 다음 NPN 트랜지스터의 에미터 전극(31), 콜렉터 전극(32) 피모오스 트랜지스터의 게이트(33)을 형성하기 위해 상기 다결정 실리콘층 상부에 포토레지스트(34)를 도포하고 통상의 사진 식각 공정으로 다결정 실리콘을 에칭한다.
이때 엔모오스 트랜지스터의 활성 영역의 다결정 실리콘층(35)은 에칭되지 않고 남게 된다.
그 다음 NPN 트랜지스터의 제2베이스(Extrinsic Base) 영역과 피모오스 트랜지스터의 소오스 및 드레인 영역을 형성하기 위해 에너지는 30-60KeV, 도우즈는 1×1015-3×1015ions/㎠정도로 붕소를 이온주입하여 제2베이스 영역(36), 피모오스 트랜지스터의 소오스 및 드레인 영역(37)(38)을 제1k도와 같이 형성한 후 기판 상부의 포토레지스트(34)를 제거한다.
이때 NPN 트랜지스터의 다결정 실리콘 에미터 접속부(31)와 상부의 포토레지스트(34)는 제2베이스(Extrinisic Base)의 자기 정렬 마스크(Self-Align Mask)로, 피모오스 트랜지스터의 다결정 실리콘 게이트(33)는 소오스-드레인의 자기 정렬 마스크(Self-Align Mask)로 작용하게 된다.
그 다음 엔모오스 트랜지스터의 게이트 영역을 형성하기 위하여 기판 상부에 포토레지스트(40)를 도포한 뒤 통상의 사진 식각 공정으로 엔모오스 트랜지스터의 다결정 실리콘 게이트(39)를 형성하고, 엔모오스 트랜지스터의 소오스 및 드레인 영역을 형성하기 위해 에너지는 50-70KeV, 도우즈는 4×1015-7×1015ions/㎠정도로 비소(Arsenic)을 이온주입하여 엔모오스 트랜지스터의 소오스 및 드레인 영역(41)(42)을 형성한 뒤 상기 포토레지스트(40)를 제거한다.
그 다음 저온 산화막(Low Temperuture Oxide)(43)을 통상의 방법으로 3000-5000Å정도로 형성시킨 뒤 900-1000℃ 정도의 온도에서 20-60분 동안 열처리하여 상기 이온주입된 영역들(36)(41)(42)(37)(38)을 활성화하여 NPN 트랜지스터의 제2베이스 영역(44), 엔모오스 트랜지스터의 소오스 및 드레인영역(45)(46), 피모오스 트랜지스터의 소오스 및 드레인 영역(47)(48)들을 형성시킨다.
이때 NPN 트랜지스터의 에미터 접속부 다결정 실리콘내의 불순물 이온들의 활성화로 인해 다결정 실리콘과 맞닿는 제1베이스 영역 상부의 고농도 N+에미터 영역(49)이 제1m도와 같이 형성된다.
그 다음 상기 저온 산화막층(43)을 이방성에칭(Anisotropic Etching)하여 제1n도와 같이 NPN 트랜지스터의 다결정 실리콘 에미터(31) 및 콜렉터 접속부(32)와 씨모오스 트랜지스터의 다결정 실리콘 게이트(33)(39)의 측벽에 산화막 스페이서(Spacer)들을 (50a)(50b)(50c)(50d)형성시킨다.
그 다음 기판 상부 전면에 백금 실리사이드(Pt silicide)(51)를 형성한 후 NPN 트랜지스터의 다결정 실리콘 에미터 영역(31), 콜렉터 접속영역(32) 및 씨모오스 트랜지스터의 다결정 실리콘 게이트 전극(33)(39)들의 상부와 NPN 트랜지스터의 베이스(44), 씨모오스 트랜지스터의 드레인 및 소오스(45)(46)(47)(48) 접속영역을 제외한 나머지 영역의 실리사이드를 시각처리한다.
그 다음 저온 산화막(52)을 통상의 방법으로 3000-5000Å정도 형성시킨 다음 도시되지 않은 각 트랜지스터의 전극들을 형성한다.
먼저 NPN 트랜지스터의 에미터, 베이스 및 콜렉터 전극접속부와 씨모오스 트랜지스터의 소오스, 드레인 및 게이트전극 접속부를 형성하기 위해 포토레지스트를 도포하고 통상의 사진 식각 공정으로 접속창을 형성한 후 포토레지스트를 제거한다.
그 다음 기판 전면에 전극 형성을 위한 금속층을 형성한 후 포토레지스트를 도포하고 통상의 사진 식각 방법으로 상기 금속층을 에칭하여 NPN 트랜지스터의 에미터 베이스 콜렉터 전극과 씨모오스 트랜지스터의 소스.드레인 게이트전극을 형성한다.
상기에서는 본 발명의 일실시예를 들어 설명하였으나 본 발명의 사상을 벗어남이 없이 상기와 다르게 실시할 수 있음은 이 분야의 통상의 지식을 가진자는 쉽게 이해할 것이다.
상술한 바와 같이 본 발명은 NPN 트랜지스터의 에미터와 베이스를 다결정 실리콘을 이용하여 자기 정합시킴으로서 소자의 특성 향상 및 집적도를 증가시킬 수 있다.
또한 본 발명은 에미터 다결정 실리콘과 게이트 다결정 실리콘의 두께를 낮출수 있어서 β의 제어가 용이하고 에미터 저항을 감소시킬 수 있다.
또한 본 발명은 단지 12층의 마스크층을 사용하여 바이씨모오스를 제조할 수 있으므로 제조공정이 간단해 진다.
또한 본 발명은 다결정 실리콘 게이트내에 도핑된 불순물은 비소뿐이어서 일반적인 씨모오스나, 바이씨모오스 공정에서의 P+드레인 및 소오스 이온주입시 다결정 실리콘 게이트내 이온주입되는 붕소에 의한 문턱 전압 쉬프트(Thershald voltage shift)영향이 전혀없다.
또한 본 발명은 씨모오스 트랜지스터는 물론 NPN 트랜지스터에서도 실리사이드를 이용한 자기정합 실리사이드 콘택을 용이하게 형성시킬 수 있으므로 소자의 고집적, 고성능화를 실현할 수 있으며 게이트 다결정 실리콘의 두께 감소로 인한 게이트의 저항 증가를 방지할 수 있다.

Claims (3)

  1. 실리콘 반도체 기판(1)과, 상기 기판 상부에 제1도전형의 에피택셜층(7)과, 상기 기판상의 바이폴라 트랜지스터가 형성될 제1기판영역(100)과 제2전계효과 트랜지스터가 형성될 제3기판영역(100)의 상기 기판과 에피택셜층 사이에 고농도의 제1도전형의 매몰층(5,6)을 구비한 바이씨모오스 반도체 장치의 제조방법이 하기 공정의 연속으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법. (a) 상기 제1기판 영역둘레에 소자분리를 위한 상기 제1도전형과 반대도전형인 제2도전형의 이온주입을 하는 공정, (b) 상기 제1기판영역(100)소정 부분에 상기 매몰층(5,6)과 접속되는 싱크영역(20)을 형성하기 위하여 제1도전형의 이온주입을 하는 공정, (c) 상기 기판에 제2기판영역(120)을 형성하기 위하여 기판상의 소정부분에 제2도전형의 이온주입을 하는 공정, (d) 상기 기판상에 질화막층(17)을 형성한 후 열처리하여 상기 이온주입된 영역을 활성화하는 공정, (e) 상기 기판상에 상기 소자들간의 분리를 위하여 상기 각 소자형성 영역을 제외한 소정의 상기 영역들사이에 상기 질화막층을 제거하고 소자분리 산화막층(22)을 형성하는 공정, (f) 상기 기판상의 남아있는 질화막층을 제거하고 기판 상부 전면에 상기 제1 및 제2모오스 트랜지스터의 게이트 절연막(23)을 형성하는 공정, (g) 바이폴라 트랜지스터의 제1베이스(26)를 형성하기 위하여 상기 제1기판영역에 제2도전형의 이온주입을 하는 공정, (h) 상기 이온주입된 영역을 활성화하기 위해 열처리하는 공정, (i) 바이폴라 트랜지스터의 에미터 및 콜렉터 접속창(27,28)을 형성하는 공정, (j) 바이폴라 트랜지스터의 에미터 및 콜렉터 접속영역과 제1 및 제2모오스 트랜지스터의 게이트를 형성하기 위하여 기판 전면에 제1도전형으로 도핑된 다결정실리콘층(30)을 형성하는 공정, (k) 바이폴라 트랜지스터의 다결정 실리콘 에미터 및 콜렉터 접속영역(31)(32)과 제2모오스 트랜지스터의 다결정 실리콘 게이트(33)를 형성하는 공정, (l) 바이폴라 트랜지스터의 제2베이스영역(36)과 제2모오스 트랜지스터의 드레인 및 소오스 영역(47)(48)을 형성하기 위하여 상기 다결정 실리콘 게이트(33)를 이온주입 마스크로 하여 제1 및 제3기판영역(100)(110)에 제2도전형의 이온주입을 하는 공정, (m) 제1모오스 트랜지스터의 다결정 실리콘 게이트(39)를 형성하고, 제1모오스 트랜지스터의 드레인 및 소오스 영역(45)(46)을 형성하기 위하여 제2기판영역에 제1도전형의 이온주입을 하는 공정, (n) 기판상부에 저온산화막(43)을 도포하고 열처리하여 상기 이온주입된 영역을 활성화하는 공정, (o) 상기 저온 산화막(43)을 이방성 에칭하여 상기 바이폴라 트랜지스터의 다결정 실리콘 에미터 및 콜렉터 접속영역(31)(32)의 측벽과 상기 제1 및 제2모오스 트랜지스터의 다결정 실리콘 게이트(39)(33)의 측벽에 스페이서(50a)(50b)(50c)(50d)를 형성하는 공정, (p) 바이폴라 트랜지스터의 다결정 실리콘 에미터 및 콜렉터 접속영역과 베이스 영역, 제1 및 제2모오스 트랜지스터의 다결정 실리콘 게이트와 드레인 및 소오스 영역 상부에 실리사이드(51)를 형성하는 공정, (q) 기판상부에 저온 산화막(52)을 형성하고, 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 전극과 제1 및 제2모오스 트랜지스터의 게이트, 드레인 및 소오스 전극을 형성하기 위한 창을 형성하는 공정, (r) 상기 기판상에 금속전극을 형성하는 공정.
  2. 제1항에 있어서, 상기 (g)공정후 제1 및 제2모오스 트랜지스터의 문턱전압을 조절하기 위하여 제2도전형의 이온주입을 하는 공정이 더 구비됨을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 (n) 공정에서 상기 에미터 접속영역(31)내의 불순물들이 활성화되어 상기 바이폴라 트랜지스터의 에미터 영역(49)이 형성됨을 특징으로 하는 반도체 장치의 제조방법.
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