JP2001196480A - フラッシュメモリ素子 - Google Patents

フラッシュメモリ素子

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Abstract

(57)【要約】 【課題】 電荷がセル内に集中することを防止すること
により、セルの過消去を防止してメモリセルアレイのし
きい値電圧分布を均一にすることができるフラッシュメ
モリ素子を提供すること。 【解決手段】 本発明に係るフラッシュメモリ素子は、
セルアレイ地域及び外部回路地域が定義された基板の前
記セルアレイ地域に形成されたフラッシュメモリセル、
ソース及びドレイン領域と、前記外部回路地域に形成さ
れた接合領域と、前記ソース領域上に形成された第１金
属コンタクトと、前記接合領域上に形成された第２及び
第３金属コンタクトと、前記第１金属コンタクトと第２
金属コンタクトとを連結する第１金属線と、前記第３金
属コンタクトに連結される第２金属線と、前記第２金属
線上に形成されるバイアホールとを含んでなることを特
徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ素
子に係り、特にトンネル酸化膜内に電荷が集中すること
を抑えてセルが過消去されないようにするためのフラッ
シュメモリ素子に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリ素子の消去動
作はセクタ（５１２Ｋのセル）単位で行う。消去動作は
主にＦ−Ｎトンネリングを用いて行うが、特定セルのソ
ース側トンネル酸化膜内に電荷が蓄積されると、障壁の
高さ(Barrier Height)が低くなる。
【０００３】図１ａ及び図１ｂはフラッシュメモリセル
でＦ−Ｎトンネリング現象を説明するための図である。
【０００４】図１ａは一般的なフラッシュメモリセルに
おけるＦ−Ｎトンネリング現象を示すもので、フローテ
ィングゲートＦＧに貯えられた電荷がトンネル酸化膜１
１を通してソースＳ側に通り抜けることを示す。
【０００５】図１ｂはチャージアップ(Charge-up)され
たフラッシュメモリセルにおけるＦ−Ｎトンネリング現
象を示すもので、トンネル酸化膜１１に蓄積されたポジ
ティブ電荷１２によってフローティングゲートＦＧから
ソースＳ側に移動する電荷の速度が速くなる。この結
果、トンネル酸化膜にポジティブ電荷が蓄積されていな
い他のセルに比べて消去速度が速くて、過消去されたセ
ルが発生するという問題点がある。
【０００６】図２はフラッシュメモリセルでチャージア
ップメカニズムを説明するための図であり、ＮＭＯＳ素
子でプラズマによってトンネル酸化膜及びフローティン
グゲートに電荷が集中するメカニズムを説明するための
ものである。
【０００７】まず、一般的なフラッシュメモリセルの構
造を説明する。半導体基板２１に形成されたＰウェル２
２上にゲート酸化膜、フローティングゲート２４、誘電
体膜及びコントロールゲート２５の積層構造を有するゲ
ート電極が形成され、ゲート電極両側のＰウェル２２に
接合領域（ソース領域２３）が形成される。ソース領域
２３と金属線２７は金属コンタクト２６を介して接触
し、金属線２７はバイアホール２８を介して外部（デコ
ーダなど）に接続される。
【０００８】このような構造において、バイアホール２
８のエッチング時、金属線を介してポジティブ電荷及び
ネガティブ電荷が伝導されて接合領域２３に蓄積され
る。図２に示したセルはＮ型なので、ネガティブ電荷は
接合領域２３を介してＰウェル２２及び半導体基板２１
に通り抜ける反面、ポジティブ電荷は接合領域２３に蓄
積される。このように接合領域２３に蓄積されたポジテ
ィブ電荷によってセルの消去速度が速くなって過消去さ
れたセルが発生する。次に、かかる問題について図３を
参照して詳細に説明する。
【０００９】図３ａ及び図３ｂは従来のフラッシュメモ
リセル及びセルアレイのレイアウト図である。図３ａは
単位セルのレイアウト図であり、一つのセルは大きくフ
ィールド酸化膜３１、ゲート電極３２、ソースＳ及びド
レインＤから構成される。
【００１０】図３ｂは図３ａのような単位セルからなる
５×２メモリセルアレイのレイアウト図である。５つの
単位セルからなるセルブロックの第１ソース線Ｓ１は同
じ構造をもつセルブロックの第２ソース線Ｓ２と共通ソ
ースＣＳ線に接続される。図２で説明したように、バイ
アホール３５のエッチング時、共通ソース線ＣＳに金属
コンタクト３４を介して接触する金属線２７を通してポ
ジティブ電荷及びネガティブ電荷が伝導されて共通ソー
ス線ＣＳに蓄積される。一方、セルがＮ型の場合には、
ネガティブ電荷は基板側に通り抜ける反面、ポジティブ
電荷は共通ソース線ＣＳに蓄積される。蓄積されたポジ
ティブ電荷は共通ソース線ＣＳの端部（セクタのエッジ
部分）に集中し、結果としてセルソース側のトンネル酸
化膜及びフローティングゲートにポジティブ電荷が蓄積
される。フローティングゲート内に蓄積されたポジティ
ブ電荷はＵＶ光によって中和(Neutralize)されるが、ト
ンネル酸化膜内のポジティブ電荷は通り抜けるか中和さ
れていない状態で存在し続けてセルの消去速度を加速さ
せる。
【００１１】図４ａ及び図４ｂは従来のフラッシュメモ
リ素子の一セクタで高速消去セルの分布度及びこれによ
るビット線漏洩電流量の関係を説明するためのグラフで
ある。
【００１２】図４ａは一つのセクタ４１内で高速消去ビ
ットセルの分布を説明するための図である。図３で説明
したように、ソース線に伝導されたポジティブ電荷はソ
ース線の端部（セクタのエッジ部分）に集中するため、
セクタ４１の中心部４２以外地域のセル（Ｉ／Ｏ−０、
Ｉ／Ｏ−１５）は高速で消去され、過消去されたセルが
発生する。
【００１３】図４ｂは高速消去されたセルの分布が図４
ａのような時、Ｉ／Ｏ別ビット線漏洩電流量を示す。特
に、図４ｂのグラフは５μｓの間プログラムＰＧＭした
後、１ｍｓ、２ｍｓ、３ｍｓの間消去（era 1m、era 2
m、era 3m）した後、１００μｓの間リカバリした場合
の例である。図４ｂに示すように、セクタのエッジ部分
である０ビット線（Ｉ／Ｏ−０）ＡとＦビット線（Ｉ／
Ｏ−１５）Ｂでビット線漏洩電流量が非常に大きいこと
が分かる。
【００１４】このように、従来ではソース線の端部に電
荷が集中して全体ソース線が不均衡にチャージアップさ
れると、セクタエッジ部分のセルが過消去され、これに
よりビット線漏洩電流が増加して素子の信頼性が低下し
てしまうという問題点がある。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、電荷がセル内に集中することを防止することによ
り、セルの過消去を防止してメモリセルアレイのしきい
値電圧分布を均一にすることができるフラッシュメモリ
素子を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
の本発明に係るフラッシュメモリ素子は、セルアレイ地
域及び外部回路地域が定義された基板の前記セルアレイ
地域に形成されたフラッシュメモリセル、ソース及びド
レイン領域と、前記外部回路地域に形成された接合領域
と、前記ソース領域上に形成された第１金属コンタクト
と、前記接合領域上に形成された第２及び第３金属コン
タクトと、前記第１金属コンタクトと第２金属コンタク
トとを連結する第１金属線と、前記第３金属コンタクト
に連結される第２金属線と、前記第２金属線上に形成さ
れるバイアホールとを含んでなることを特徴とする。
【００１７】本発明は、バイアホール又はパッドエッチ
ング時に発生する電荷が金属線を介して接続領域に蓄積
されることを防止するために、セルアレイ以外の外部回
路地域に接合領域を形成し、バイアホールを介して外部
回路に連結される金属線が外部回路地域に形成された接
合領域を経由してセルと連結されるようにする。
【００１８】
【発明の実施の形態】以下、添付図に基づいて本発明の
実施例を詳細に説明する。
【００１９】図５は本発明の実施例に係るフラッシュメ
モリ素子の構造を説明するための図であり、ＮＭＯＳト
ランジスタの場合を例として説明する。
【００２０】セルアレイ地域及び外部回路地域が定義さ
れた基板５１のセルアレイ地域Ａにはフローティングゲ
ート５２及びコントロールゲート５３からなるＮＭＯＳ
トランジスタ、ソースＳ及びドレインＤ領域が形成され
ている。一方、外部回路地域ＢにはＮウェル５４及びＰ
ウェル５５が形成され、Ｎウェル５４内にはＰ+接合領
域５６が形成され、Ｐウェル５５内にはＮ+接合領域５
７が形成されている。
【００２１】そして、セルソースＳ上に第１金属コンタ
クト５８、Ｐ+接合領域５６上に第２及び第３金属コン
タクト５９、６１、Ｎ+接合領域５７上に第４金属コン
タクト６２がそれぞれ形成される。セルソースＳとＰ+
接合領域５６は第１金属コンタクト５８と第２金属コン
タクト５９とを連結する第１金属線６０によって連結さ
れ、Ｐ+接合領域５６とＮ+接合領域５７は第３金属コン
タクト６１と第４金属コンタクト６２とを連結する第２
金属線６３によって連結される。結局、セルソースＳは
Ｐ+接合領域５６を経由して第２金属線６３と電気的に
連結される。外部回路とセルを連結するためのバイアホ
ール６４は第２金属線６３を露出させることにより形成
される。
【００２２】バイアホール６４のエッチング時に発生し
たポジティブ電荷及びネガティブ電荷は、セルの消去動
作時にＮＭＯＳトランジスタのコントロールゲート５３
に印加される強いネガティブ電圧によってセル側に移動
するが、第２金属線がＰ+接合領域５６を経由してセル
と連結されるので、ポジティブ電荷はセル側に移動する
前に、Ｐ+接合領域５６とＮウェル５４に集中すること
になる。これにより、ＮＭＯＳトランジスタのトンネル
酸化膜にネガティブ電荷が集中する現象を抑えることが
できる。この際、ネガティブ電荷はＮ+接合領域５７及
びＰウェル５５に集中する。このような構造で、外部回
路地域ＢにはＰ+接合領域５６のみ形成しても、セルに
ポジティブ電荷が集中する現象を十分抑えることができ
る。
【００２３】一方、ＰＭＯＳトランジスタの場合にはセ
ルソースを第１金属線を介して外部回路地域ＢのＮ+接
合領域５７に連結し、Ｎ+接合領域５７は第２金属線を
介して外部回路地域Ｂに形成されたＰ+接合領域５６と
連結し、バイアホール６４は第２金属線を露出させて形
成する。セル消去動作時、ＰＭＯＳトランジスタのコン
トロールゲートに強いポジティブ電圧が印加されると、
バイアホールのエッチング時に発生した電荷のうち、ネ
ガティブ電荷はセル側に移動するが、この際、第２金属
線がＮ+接合領域５７を経由してセルと連結されるの
で、ネガティブ電荷はセル側に移動する前に、Ｎ+接合
領域５７とＰウェル５５に集中することになる。これに
より、ＰＭＯＳトランジスタのトンネル酸化膜にネガテ
ィブ電荷が集中する現象を抑えることができる。この
際、ポジティブ電荷はＰ+接合領域５６及びＮウェル５
４に集中する。このような構造で、外部回路地域Ｂには
Ｎ+接合領域５７のみ形成しても、セルにネガティブ電
荷が集中する現象を十分抑えることができる。
【００２４】
【発明の効果】上述したように、本発明は接合領域にチ
ャージされた電荷がセルアレイに集中しないようにする
ことで、セルの過消去を防止することができ、これによ
りセルのしきい値電圧分布を均一にすることができる。
【図面の簡単な説明】
【図１】図１ａ及び図１ｂはフラッシュメモリセルでＦ
−Ｎトンネリング現象を説明するための図である。
【図２】フラッシュメモリセルでチャージアップメカニ
ズムを説明するための図である。
【図３】図３ａ及び図３ｂは従来のフラッシュメモリセ
ル及びセルアレイのレイアウト図である。
【図４】図４ａ及び図４ｂは従来のフラッシュメモリ素
子の一セクタで高速消去セルの分布度及びこれによるビ
ット線漏洩電流量の関係を示すグラフである。
【図５】本発明に係るフラッシュメモリ素子の構造を説
明するための図である。
【符号の説明】
２１ 基板 ２２ Ｐウェル ２３ 接合領域 ２４ フローティングゲート ２５ コントロールゲート ２６ 金属コンタクト ２７ 金属線 ２８ バイアホール ３０ ポジティブ電荷 ３１ フィールド酸化膜 ３２ ゲート電極 ３３ 金属線 ３４ 金属コンタクト ３５ バイアホール ５１ 基板 ５２ フローティングゲート ５３ コントロールゲート ５４ Ｎウェル ５５ Ｐウェル ５６ Ｐ+接合領域 ５７ Ｎ+接合領域 ５８ 第１金属コンタクト ５９ 第２金属コンタクト ６０ 第１金属線 ６１ 第３金属コンタクト ６２ 第４金属コンタクト ６３ 第２金属線 ６４ バイアホール Ｓ ソース Ｄ ドレイン Ａ セルアレイ地域 Ｂ 外部回路地域

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 セルアレイ地域及び外部回路地域が定義
    された基板の前記セルアレイ地域に形成されたフラッシ
    ュメモリセル、ソース及びドレイン領域と、 前記外部回路地域に形成された接合領域と、 前記ソース領域上に形成された第１金属コンタクトと、 前記接合領域上に形成された第２及び第３金属コンタク
    トと、 前記第１金属コンタクトと第２金属コンタクトとを連結
    する第１金属線と、 前記第３金属コンタクトに連結される第２金属線と、 前記第２金属線上に形成されるバイアホールとを含んで
    なることを特徴とするフラッシュメモリ素子。
  2. 【請求項２】 前記接合領域は、前記フラッシュメモリ
    セルがＮ型の場合にはＰ+接合構造を有し、前記フラッ
    シュメモリセルがＰ型の場合にはＮ+接合構造を有する
    ことを特徴とする請求項１記載のフラッシュメモリ素
    子。
  3. 【請求項３】 前記接合領域はウェルによって取り囲ま
    れることを特徴とする請求項１記載のフラッシュメモリ
    素子。
  4. 【請求項４】 セルアレイ地域及び外部回路地域が定義
    された基板の前記セルアレイ地域に形成されたフラッシ
    ュメモリセル、ソース及びドレイン領域と、 前記外部回路地域に形成された第１及び第２接合領域
    と、 前記ソース領域上に形成された第１金属コンタクトと、 前記第１接合領域上に形成された第２及び第３金属コン
    タクトと前記第２接合領域上に形成された第４金属コン
    タクトと、 前記第１金属コンタクトと第２金属コンタクトとを連結
    する第１金属線と、 前記第３金属コンタクトと第４金属コンタクトとを連結
    する第２金属線と、 前記第２金属線上に形成されるバイアホールとを含んで
    構成されることを特徴とするフラッシュメモリ素子。
  5. 【請求項５】 前記第１接合領域と第２接合領域は互い
    に異なる導電型を有することを特徴とする請求項４記載
    のフラッシュメモリ素子。
  6. 【請求項６】 前記第１及び第２接合領域はウェルによ
    って取り囲まれることを特徴とする請求項４記載のフラ
    ッシュメモリ素子。
  7. 【請求項７】 前記メモリセルがＮ型の場合、前記第１
    接合領域はＰ+接合構造を有し、前記第２接合領域はＮ+
    接合構造を有することを特徴とする請求項４記載のフラ
    ッシュメモリ素子。
  8. 【請求項８】 前記メモリセルがＰ型の場合、前記第１
    接合領域はＮ+接合構造を有し、前記第２接合領域はＰ+
    接合構造を有することを特徴とする請求項４記載のフラ
    ッシュメモリ素子。
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