KR100274344B1 - 플래쉬메모리셀의소거방법 - Google Patents
플래쉬메모리셀의소거방법 Download PDFInfo
- Publication number
- KR100274344B1 KR100274344B1 KR1019970043845A KR19970043845A KR100274344B1 KR 100274344 B1 KR100274344 B1 KR 100274344B1 KR 1019970043845 A KR1019970043845 A KR 1019970043845A KR 19970043845 A KR19970043845 A KR 19970043845A KR 100274344 B1 KR100274344 B1 KR 100274344B1
- Authority
- KR
- South Korea
- Prior art keywords
- well
- memory cell
- flash memory
- voltage
- source
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 230000001351 cycling effect Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 셀의 소거 방법에 관한 것으로, 제 1 웰내에 제 2 웰이 포함된 실리콘 기판의 상기 제 2 웰상에 플래쉬 메모리 셀을 형성하고 소거 동작시 상기 제 2 웰에 인가되는 바이어스 전압을 단계적으로 증가시킴으로써 과도 소거 현상의 발생 및 사이클링 특성 저하가 방지될 수 있도록 한 플래쉬 메모리 셀의 소거 방법에 관한 것이다.
Description
본 발명은 플래쉬 메모리 셀의 소거 방법에 관한 것으로, 특히 메모리 셀의 소거 특성을 향상시킬 수 있도록 한 플래쉬 메모리 셀의 소거 방법에 관한 것이다.
일반적으로 플래쉬(Flash) 이이피롬(Electrically Erasable and Programable Read Only Memory; EEPROM)과 같은 메모리 소자는 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가진다. 또한 플래쉬 메모리 소자의 메모리 셀은 게이트 전극의 형태에 따라 적층형(Stack type)과 스플리트형(Split type)으로 나누어지는데, 적층형의 게이트 전극을 갖는 종래의 플래쉬 메모리 셀을 설명하면 다음과 같다.
도 1은 종래 플래쉬 메모리 셀의 단면도로서,
웰(Well; 2)이 형성된 실리콘 기판(1)상에 터널 산화막(3), 플로팅 게이트(4), 유전체막(5) 및 콘트롤 게이트(6)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극 양측부의 상기 실리콘 기판(1)에 불순물 이온이 주입된 소오스(7) 및 드레인(8)이 각각 형성된다. 그러면 이와 같이 이루어지는 플래쉬 메모리 셀의 프로그램 및 소거 동작을 도 2 내지 도 4를 통해 설명하기로 한다.
상기 플래쉬 메모리 셀에 정보를 프로그램 즉, 상기 플로팅 게이트(4)에 전하를 저장(Charge)하기 위해서는 상기 콘트롤 게이트(6)에 9V 정도의 고전위 전압(VG)을 인가하며 상기 드레인(8)에 5V 정도의 전원전압(VD)을 인가하고 상기 소오스(7) 및 웰(2)에 각각 접지전압를 인가한다. 그러면 상기 콘트롤 게이트(6)에 인가된 고전위 전압(VG)에 의해 상기 플로팅 게이트(4) 하부의 상기 실리콘 기판(1)에는 채널(Channel)이 형성되고 상기 드레인(8)에 인가된 전압(VD)에 의해 상기 드레인(8) 측부의 상기 실리콘 기판(1)에는 고전계 영역이 형성된다. 이때 상기 채널에 존재하는 전자중의 일부가 상기 고전계 영역으로부터 에너지(Energy)를 받아 핫 일렉트론(Hot electron)이 되고, 이 핫 일렉트론중 일부가 상기 콘트롤 게이트(6)에 인가된 고전위 전압(VG)에 의해 수직 방향으로 형성되는 전계(Electric Field)의 도움을 받아 도 2에 도시된 바와 같이 상기 터널 산화막(3)을 통해 상기 플로팅 게이트(4)로 주입(Injection)된다. 따라서 이와 같은 핫 일렉트론의 주입에 의해 상기 플래쉬 메모리 셀의 문턱전압(Threshold Voltage; VT)이 상승된다.
상기 플래쉬 메모리 셀에 프로그램된 정보를 소거 즉, 상기 플로팅 게이트(4)에 저장된 전하를 소실(Discharge)시키기 위해서는 도 4에 도시된 바와 같이 상기 콘트롤 게이트(6)에 -9V 정도의 음전위 전압(VG)을 인가하며 상기 소오스(7)에는 5V 정도의 전원전압(VS)을 인가한다. 그리고 상기 드레인(8)은 플로트(Float)시키며 상기 웰(2)에는 접지전압를 인가한다. 그러면 상기 플로팅 게이트(4)에 주입된 전자는 F-N 터널링(Fowler-Nordheim Tunneling) 현상에 의해 도 3에 도시된 바와 같이 상기 소오스(7)로 이동하게 되고, 그로인해 상기 메모리 셀의 문턱전압(VT)이 강하된다.
그런데 상기 소거 동작시 상기 플로팅 게이트(4)와 상기 소오스(7) 사이에 형성되는 전기장에 의해 밴드 대 밴드 누설전류(Band to Band Leakage Current)가 발생되고, 발생된 밴드 대 밴드 누설전류는 상기 소오스(7)와 상기 웰(2) 사이의 전압에 의해 가속되어 전류의 증가가 발생된다. 또한, 이때 생성된 정공(Hole)이 상기 터널 산화막(3)을 통과하여 상기 플로팅 게이트(4)로 주입되거나, 상기 소오스(7) 부분의 상기 터널 산화막(3)에 트랩(Trap)되는데, 이에 의해 과도 소거 현상이 발생되거나, 사이클링(Cycling) 특성이 저하된다. 그래서 이러한 현상의 발생을 방지하기 위하여 상기 소오스(7)를 DDD(Double Diffused Drain) 구조로 형성하는데, 이 경우 불순물 이온의 측면 확산에 의해 소자의 고집적화가 어려워진다.
따라서, 본 발명은 실리콘 기판에 삼중 구조의 웰을 형성하고 소거 동작시 상기 웰에 인가되는 바이어스 전압을 단계적으로 증가시킴으로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 소거 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 소거 방법은 제 1 웰내에 제 2 웰이 포함되도록 형성된 실리콘 기판과, 상기 제 2 웰의 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층되어 형성된 게이트 전극과, 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온이 주입된 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 상기 콘트롤 게이트에 음전위 전압을 인가하고 상기 소오스 및 드레인은 플로트시키며 상기 제 2 웰에는 단계적으로 상승되는 양전위 전압이 인가되도록 하고 상기 제 1 웰에는 상기 제 2 웰에 인가되는 전압보다 높거나 같은 양전압이 인가되도록 하는 것을 특징으로 하고, 상기 제 2 웰에 인가되는 양전위 전압은 3V로부터 8V까지 단계적으로 상승되고, 각 단계 전압이 유지되는 시간은 5 내지 10ms인 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 셀의 단면도.
도 2는 종래 플래쉬 메모리 셀의 프로그램 동작 설명하기 위한 상태도.
도 3은 종래 플래쉬 메모리 셀의 소거 동작을 설명하기 위한 상태도.
도 4는 도 3을 설명하기 위한 타이밍도.
도 5는 본 발명에 따른 플래쉬 메모리 셀의 단면도.
도 6은 본 발명에 따른 플래쉬 메모리 셀의 소거 동작을 설명하기 위한 상태도.
도 7 및 도 8은 도 6을 설명하기 위한 타이밍도.
〈도면의 주요부분에 대한 기호설명〉
1 및 11 : 실리콘 기판 2 : 웰
3 및 14 : 터널 산화막 4 및 15 : 플로팅 게이트
5 및 16 : 유전체막 6 및 17 : 콘트롤 게이트
7 및 18 : 소오스 8 및 19 : 드레인
12 : 제 1 웰 13 : 제 2 웰
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 5는 본 발명에 따른 플래쉬 메모리 셀의 단면도로서,
제 1 웰(12)내에 제 2 웰(13)이 포함되도록 형성된 실리콘 기판(11)의 상기 제 2 웰(13)상에 터널 산화막(14), 플로팅 게이트(15), 유전체막(16) 및 콘트롤 게이트(17)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극 양측부의 상기 실리콘 기판(11)에 불순물 이온이 주입된 소오스(18) 및 드레인(19)이 각각 형성된다. 그러면 이와 같이 이루어지는 플래쉬 메모리 셀의 소거 동작을 도 6 내지 도 8를 통해 설명하기로 한다.
본 발명은 상기 플래쉬 메모리 셀에 프로그램된 정보를 소거 즉, 상기 플로팅 게이트(15)에 저장된 전하를 소실시키기 위한 두가지의 실시예를 제공한다.
첫 번째 실시예로서, 도 7에 도시된 바와 같이 소거시간(Etime)동안 상기 콘트롤 게이트(17)에 -8V 정도의 음전위 전압(VG)을 인가하고 상기 소오스(18) 및 드레인(19)은 플로트시킨다. 그리고 상기 제 2 웰(13)에는 단계적으로 상승되는 양전위 전압(V2W)이 인가되도록 하는데, 상기 양전위 전압은 예를들어 +3V, 3.5V, 4.0V ··· 7.5V, 8.0V와 같이 단계적으로 증가되도록 하고, 각 단계 전압이 유지되는 시간(T)은 5 내지 10 ms 정도가 되도록 한다. 또한 상기 제 1 웰(12)에는 상기 제 2 웰(13)에 인가되는 전압(V2W)보다 높거나 같은 전압(V1W)이 인가되도록 한다.
두 번째 실시예로서, 도 8에 도시된 바와 같이 소거 시간(Etime)동안 상기 콘트롤 게이트(17)에 -8V 정도의 음전위 전압(VG)을 인가하고 상기 소오스(18) 및 드레인(19)은 플로트시킨다. 그리고 상기 제 2 웰(13)에는 +8V 정도의 양전위 전압(V2W)이 인가되도록 하며 상기 제 1 웰(12)에는 상기 제 2 웰(13)에 인가되는 전압(V2W)보다 높거나 같은 전압(V1W)이 인가되도록 한다.
상기 플래쉬 메모리 셀에 상기와 같은 소거 바이어스 전압이 인가되면 상기 플로팅 게이트(15)에 주입된 전자는 터널링 현상에 의해 도 6에 도시된 바와 같이 상기 제 2 웰(13)로 이동하게 되고, 그로인해 상기 메모리 셀의 문턱전압(VT)이 강하된다. 상기와 같은 소거 동작시 상기 소오스(18)는 플로팅 상태를 유지한다. 그러므로 상기 플로팅 게이트(15)와 상기 소오스(18)가 중첩되는 지역에서 상기 플로팅 게이트(15)와 상기 소오스(18) 사이에 형성되는 전기장에 의해 발생되는 밴드 대 밴드 누설전류가 감소하게 되고, 따라서 상기 소오스(18)와 상기 제 2 웰(13) 사이의 전압에 의해 발생되는 전류의 증가도 방지된다. 또한 정공의 생성도 감소되어 과도 소거 현상의 발생 및 사이클링 특성 저하가 방지된다.
상술한 바와 같이 본 발명은 제 1 웰내에 제 2 웰이 포함된 실리콘 기판의 상기 제 2 웰상에 플래쉬 메모리 셀을 형성한다. 그리고 소거 동작시 상기 제 2 웰에 인가되는 바이어스 전압을 단계적으로 증가시킨다. 그러므로 과도 소거 현상의 발생 및 사이클링 특성 저하가 방지된다. 또한, 본 발명을 이용하면 소오스와 제 2 웰 사이의 전압을 고려하거나 소오스를 DDD 구조로 형성하지 않아도 되므로 소자의 집적도를 효율적으로 증가시킬 수 있다.
Claims (2)
- 플래쉬 메모리 셀의 소거 방법에 있어서,제 1 웰내에 제 2 웰이 포함되도록 형성된 실리콘 기판과, 상기 제 2 웰의 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층되어 형성된 게이트 전극과, 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온이 주입된 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 상기 콘트롤 게이트에 음전위 전압을 인가하고 상기 소오스 및 드레인은 플로트시키며 상기 제 2 웰에는 단계적으로 상승되는 양전위 전압이 인가되도록 하고 상기 제 1 웰에는 상기 제 2 웰에 인가되는 전압보다 높거나 같은 양전압이 인가되도록 하는 것을 특징으로 하는 플래쉬 메모리 셀의 소거 방법.
- 제 1 항에 있어서, 상기 제 2 웰에 인가되는 양전위 전압은 3V로부터 8V까지 단계적으로 상승되고, 각 단계 전압이 유지되는 시간은 5 내지 10ms인 것을 특징으로 하는 플래쉬 메모리 셀의 소거 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970043845A KR100274344B1 (ko) | 1997-08-30 | 1997-08-30 | 플래쉬메모리셀의소거방법 |
| TW087114242A TW406423B (en) | 1997-08-30 | 1998-08-28 | Flash memory device |
| US09/143,409 US6052305A (en) | 1997-08-30 | 1998-08-28 | Erasing circuit for a flash memory device having a triple well structure |
| JP24271598A JP3914340B2 (ja) | 1997-08-30 | 1998-08-28 | フラッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970043845A KR100274344B1 (ko) | 1997-08-30 | 1997-08-30 | 플래쉬메모리셀의소거방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990020385A KR19990020385A (ko) | 1999-03-25 |
| KR100274344B1 true KR100274344B1 (ko) | 2000-12-15 |
Family
ID=19519908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970043845A KR100274344B1 (ko) | 1997-08-30 | 1997-08-30 | 플래쉬메모리셀의소거방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100274344B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555606A (ja) * | 1990-12-12 | 1993-03-05 | Nippon Steel Corp | 半導体記憶装置 |
| JPH06151785A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| JPH0878546A (ja) * | 1994-08-31 | 1996-03-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1997
- 1997-08-30 KR KR1019970043845A patent/KR100274344B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555606A (ja) * | 1990-12-12 | 1993-03-05 | Nippon Steel Corp | 半導体記憶装置 |
| JPH06151785A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| JPH0878546A (ja) * | 1994-08-31 | 1996-03-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990020385A (ko) | 1999-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6034896A (en) | Method of fabricating a fast programmable flash E2 PROM cell | |
| US6580630B1 (en) | Initialization method of P-type silicon nitride read only memory | |
| US6580135B2 (en) | Silicon nitride read only memory structure and method of programming and erasure | |
| GB2292008A (en) | A split gate type flash eeprom cell | |
| KR100418718B1 (ko) | 플래쉬 메모리 셀의 소거 방법 | |
| KR100558004B1 (ko) | 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법 | |
| KR100270577B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100731076B1 (ko) | 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법 | |
| JPH04105368A (ja) | 不揮発性半導体記憶装置及びその書き込み・消去方法 | |
| US6347053B1 (en) | Nonviolatile memory device having improved threshold voltages in erasing and programming operations | |
| US8659952B2 (en) | Method of operating non-volatile memory | |
| KR100217900B1 (ko) | 플래쉬 메모리 셀의 프로그램 방법 | |
| KR100241524B1 (ko) | 플래쉬 메모리 셀 | |
| KR100274344B1 (ko) | 플래쉬메모리셀의소거방법 | |
| US7436707B2 (en) | Flash memory cell structure and operating method thereof | |
| US6274418B1 (en) | Method of manufacturing flash memory cell | |
| JPH1065029A (ja) | 不揮発性メモリセルの電気的消去方法 | |
| KR100399920B1 (ko) | 플래쉬메모리장치 | |
| KR100323876B1 (ko) | 플래쉬메모리셀의구동방법 | |
| KR100347550B1 (ko) | 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법 | |
| KR20040063331A (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR100806776B1 (ko) | 1-폴리 구조의 플래시 메모리 소자 및 그 제조 방법 | |
| KR19990059069A (ko) | 플래쉬 메모리 셀 및 그 제조 방법 | |
| KR20000043884A (ko) | 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법 | |
| GB2342228A (en) | Method of programming an EEPROM having two floating gates |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110825 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20120824 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |