JPH05299665A - 半導体集積回路装置およびその書き込みまたは消去方法 - Google Patents

Abstract

(57)【要約】 【目的】 電気的に情報の書き込みと消去が可能な不揮
発性メモリ素子の、メモリサイズの縮小化と信頼性の向
上を図る。 【構成】 ゲート絶縁膜４を介して設けられたコントロ
ールゲート電極５と、それを覆うように設けられたゲー
ト絶縁膜７と、その上部に設けられたフローティングゲ
ート電極９とからなり、ソース６はコントロールゲート
電極の下部に延在され、ドレイン１０はフローティング
ゲート電極の端部に配置される。 【効果】 過消去によるリーク電流の発生の防止と、消
去時のトンネル電流の発生によるトンネル絶縁膜の膜質
の劣化防止が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、電気的に情報の書き込みまたは消去可能な
不揮発性記憶素子を搭載した半導体集積回路装置に適用
して特に有効な技術に関するものである。

【０００２】

【従来の技術】電荷を蓄積するフローティングゲート電
極とコントロールゲート電極からなる不揮発性記憶素子
は、情報の書き込みまたは消去が電気的に行えることか
ら、広く使用されている。特に情報の書き込みをホット
キャリア現象で行い、消去をトンネル現象で行うフラッ
シュ型ＥＥＰＲＯＭは、従来のトンネル現象のみで情報
の書き込みまたは消去を行うフロトックス型ＥＥＰＲＯ
Ｍに比べて集積度が高いので広く使われてきている。こ
れは、フラッシュ型ＥＥＰＲＯＭがＥＰＲＯＭと同じ１
ＭＩＳ構造（Metal Insulator Semiconductor構造）で
あるのに対し、フロトックス型ＥＥＰＲＯＭが２ＭＩＳ
構造であるためである。

【０００３】従来のフラッシュ型ＥＥＰＲＯＭは大きく
分けて２種類に分かれる。第１は、図５に示すように、
ＥＰＲＯＭと同じスタックドゲート型のものである。

【０００４】図５に示す従来のスタックドゲート型のフ
ラッシュ型ＥＥＰＲＯＭは、ｐ型半導体基板１００の一
主面に、第１絶縁膜１０２、フローティングゲート電極
１０３、第２絶縁膜１０４、コントロールゲート電極１
０５が順次積層された構造となっている。そして、ソー
スとドレインを構成する一対のｎ型半導体領域１０６と
１０７が形成されている。第１絶縁膜１０２は、１０ｎ
ｍ程度に薄く形成され、トンネル現象によりフローティ
ングゲート電極１０３からソースとなるｎ型半導体領域
１０６に電子を放出して、情報の消去を行う。情報の書
き込みは、ドレインとなるｎ型半導体領域１０７の端部
に発生させたホットエレクトロンをフローティングゲー
ト電極１０３に注入することにより行う。

【０００５】この技術に関しては、例えば、IEEE 1991
Symposium on VLSI Technology Digest of Technical P
apers pp.75-76に記載されている。

【０００６】従来例の第２は、図６に示すスプリットゲ
ート型のものである。同図において、（a）は平面図、
（b）（c）は断面図で、平面図（a）におけるｂ−ｂ，
ｃ−ｃの断面を示す。

【０００７】図６に示す従来のスプリットゲート型のフ
ラッシュ型ＥＥＰＲＯＭは、ｐ型半導体基板１００の一
主面に第１絶縁膜１０８を介してフローティングゲート
電極１０３が形成され、第２絶縁膜１０４を介してフロ
ーティングゲート電極１０３の上部およびｐ型半導体基
板１００にまで延在されてコントロールゲート電極１０
５が構成されている。そして、ソースとドレインを構成
する一対のｎ型半導体領域１０６と１０７が形成されて
いる。情報の消去は、フローティングゲート電極１０３
をフィールド絶縁膜１０１の端部に延在した領域に形成
された１０ｎｍ程度の薄い絶縁膜１０２からなるトンネ
ル領域１０９で行う。情報の書き込みは、前記第１の従
来例と同様に行う。

【０００８】この技術に関しては、例えば、IEEE 1991
Custom Integrated Circuits Conference 18.7.1-18.7.
4に記載されている。

【０００９】

【発明が解決しようとする課題】以上の従来技術には以
下の問題があった。

【００１０】図５に示した第１の従来技術ではチャネル
領域はフローティングゲート電極１０３の下部にしかな
いので、過消去によりフローティングゲート電極１０３
中の電荷が負から正になるとディプレッション状態とな
り、リーク電流が流れてしまう。したがって、過消去さ
れないように制御する必要があり、回路設計および消去
状態の制御が困難であるという問題がある。

【００１１】また、消去は、ソースとなるｎ型半導体領
域１０６に高電圧を印加して行う。この際、トンネル現
象を起こさせる第１絶縁膜１０２に接するｎ型半導体領
域１０６端の電界が非常に強くなり、ダイレクト・トン
ネルによりｎ型半導体領域１０６からｐ型半導体基板１
００にリーク電流が流れる。この時にホットキャリアが
発生し、第１絶縁膜１０２の膜質を劣化させて消去時間
が長くなる、あるいは破壊を起こす等の問題が生じる。

【００１２】図６に示した第２の従来技術では、第１の
従来技術の問題は生じない。すなわち、チャネル領域が
フローティングゲート電極１０３とコントロールゲート
電極１０５の両方の下部にあるので、過消去によりフロ
ーティングゲート電極１０３がディプレッション状態と
なってもコントロールゲート電極１０５はエンハンスメ
ント状態であるので、リーク電流が流れることはない。

【００１３】また、消去時に高電圧を印加するｎ型半導
体領域１０６の端部は厚い第２絶縁膜１０４に接してい
るので、ダイレクト・トンネルによるリーク電流は発生
しにくい。したがって、リーク電流によるホットキャリ
アの発生がないので、膜質の劣化あるいは破壊の問題は
ない。しかし、消去を行うトンネル領域とソース領域が
分離された構成となっているので、メモリサイズが大き
く、高集積化しにくいという問題がある。

【００１４】本発明の目的は、過消去およびダイレクト
・トンネルを防止し、かつメモリサイズの小さいフラッ
シュ型ＥＥＰＲＯＭを搭載した半導体集積回路装置を提
供することにある。

【００１５】本発明の前記ならびに他の目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１７】すなわち、第１導電型の第１半導体領域の
一主面に第１絶縁膜を介して第１導体層からなるコント
ロールゲート電極を構成し、コントロールゲート電極を
覆う第２絶縁膜を介して、コントロールゲート電極上部
を覆い、第１半導体領域に延在して各々隔離されたフロ
ーティングゲート電極を設ける。そして、ソースとなる
第２導電型の半導体領域が第１導体層からなるコントロ
ールゲート電極の下部にまで延在され、ドレインとなる
ｎ型半導体領域はコントロールゲート電極に達しない構
成とする。以上のように構成された不揮発性記憶素子を
半導体集積回路装置に搭載する。

【００１８】

【作用】上記した手段によれば、チャネル領域が第１導
体層からなるコントロールゲート電極の下部に形成され
るので、たとえ過消去により第２導体層からなるフロー
ティングゲート電極中の電荷が負から正になったとして
もディプレッション状態になることはない。この結果、
リーク電流の発生はない。

【００１９】トンネル現象を起こさせるために薄くする
必要のある絶縁膜はフローティングゲート電極下部の第
２絶縁膜であり、コントロールゲート電極下部の第１絶
縁膜は厚くすることが可能となる。これにより、消去時
に高電圧が印加されるソースとなるｎ型半導体領域の端
部は厚い第１絶縁膜下部に形成されるので、ダイレクト
・トンネルによるリーク電流の発生がないので、絶縁膜
の膜質の劣化および破壊もない。

【００２０】消去は、ソースとなるｎ型半導体領域に高
電圧を印加して行うので、消去用のトンネル領域とソー
スが共用できる。この結果、メモリサイズが小さくな
り、高集積化ができる。

【００２１】以下、本願発明の構成について、実施例と
共に説明する。なお、実施例を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。

【００２２】

【実施例】（実施例１）本発明の実施例１を図１および
図２に示す。図１は、メモリセルと周辺回路を構成する
他の素子とを示した要部断面図で、図２のＡ−Ａ線の断
面を示したものであり、図２は、メモリセルの平面図で
ある。

【００２３】図１において、Ｑｍはメモリ素子、Ｑ１は
メモリの書き込みまたは消去に使用する高耐圧素子、Ｑ
２はＣＰＵ等のロジックを形成する素子である。本実施
例は、ＣＭＯＳに適用したものであるが、ＰＭＯＳは図
示を省略している。

【００２４】メモリ素子Ｑｍはｐ型半導体基板１の一主
面に形成され、第１ゲート絶縁膜４、コントロールゲー
ト電極５、第２ゲート絶縁膜７、フローティングゲート
電極９とソースを形成するｎ型半導体領域６、ドレイン
を形成するｎ型半導体領域１０とから構成されている。

【００２５】第１ゲート絶縁膜４は２５〜３５ｎｍの厚
い膜厚である。第２ゲート絶縁膜７は、１０ｎｍ程度の
膜厚であり、コントロールゲート電極５とフローティン
グゲート電極９の間の層間絶縁膜と一体に構成されてい
る。ソースとなるｎ型半導体領域６は、コントロールゲ
ート電極５の下部にまで延在されて形成されている。そ
して、フローティングゲート電極９は第２ゲート絶縁膜
７を介してソースとなるｎ型半導体領域６の上部とｐ型
半導体基板１の上部にまで延在されている。そして、ド
レインとなるｎ型半導体領域１０とコントロールゲート
電極５との間にはフローティングゲート電極９が配置さ
れている。

【００２６】２は厚いフィールド絶縁膜、３はｐ形チャ
ンネルストッパー層、１２はサイドウォール、１５はコ
ンタクトホール、１６は配線層である。

【００２７】高耐圧素子Ｑ１はゲート絶縁膜４、ゲート
電極５、ソースとドレインを構成する一対のｎ型半導体
領域１１と１３とから構成されている。素子Ｑ２は、ゲ
ート絶縁膜８、ゲート電極９、ソースとドレインを構成
する一対のｎ型半導体領域１１と１３から構成されてい
る。高耐圧素子Ｑ１と素子Ｑ２は低濃度のｎ型半導体領
域１１と高濃度のｎ型半導体領域１３によるＬＤＤ構造
となっている。

【００２８】次に、メモリ素子Ｑｍの書き込みと消去に
ついて説明する。書き込み動作を行うには、コントロー
ルゲート電極５に１０〜１２Ｖ程度の高電圧、ドレイン
となるｎ型半導体領域１０に５〜７Ｖ程度の電圧を印加
して、発生した高エネルギー状態の電子をフローティン
グゲート電極９に注入することにより行う。

【００２９】消去を行うには、コントロールゲート電極
５を０Ｖ、ドレインとなるｎ型半導体領域１０をフロー
ティング状態、ソースとなるｎ型半導体領域６に１２〜
１５Ｖの高電圧を印加して、トンネル効果によりフロー
ティングゲート電極９から電子を放出させて行う。

【００３０】本実施例１の製造方法を図３（ａ）〜
（ｄ）を用いて説明する。 （ａ）ｐ型半導体基板１の一主面に図示しないｎ型ウエ
ル、ｐ型ウエルを形成する。そして、公知の手段によ
り、厚いフィールド絶縁膜２とｐ型チャンネルストッパ
ー層３を形成する。次に、清浄な第１ゲート絶縁膜４を
形成する。第１ゲート絶縁膜４は熱酸化により２５〜３
０ｎｍの厚さで形成する。

【００３１】（ｂ）メモリ素子Ｑｍのコントロールゲー
ト電極、高耐圧素子Ｑ１のゲート電極となる第１導体層
５を形成する。第１導体層５は多結晶シリコンで構成さ
れ、多結晶シリコンのデポジット中またはデポジット後
に不純物がドープされて低抵抗化されている。そして、
ソースとなるｎ型半導体領域６を形成する。ｎ型半導体
領域６はイオン注入法により、リンまたはリンとヒ素を
１０¹⁵〜１０¹⁶ｃｍ-²程度注入して形成される。

【００３２】（ｃ）メモリ素子Ｑｍ形成領域の第１ゲー
ト絶縁膜４を選択的に除去する。そして、新たに第２ゲ
ート絶縁膜７を形成する。第２ゲート絶縁膜７は酸化シ
リコン膜と窒化シリコン膜の２層あるいは酸化シリコン
膜と窒化シリコン膜を順次積層した４層からなり、その
膜厚は、酸化シリコン膜換算で１０〜１５ｎｍである。
また、その最上部は窒化シリコン膜で形成する。

【００３３】第２ゲート絶縁膜７をマスクとして第１ゲ
ート絶縁膜４を選択的に除去して、ｐ型半導体基板１を
露出させる。そして、新たに清浄な第３ゲート絶縁膜８
を熱酸化法により形成する。第２ゲート絶縁膜７の最上
部は、上述のように窒化シリコン膜で構成されているの
で、第１ゲート絶縁膜４の除去時、あるいは第３ゲート
絶縁膜８の形成時に、その膜厚が変化することはない。

【００３４】（ｄ）メモリ素子Ｑｍのフローティングゲ
ート電極および素子Ｑ２のゲート電極となる第２導体層
９を形成する。第２導体層９は不純物を注入して低抵抗
化された多結晶シリコン、またはその上部に高融点金属
のシリサイド膜を積層したボリサイド膜で形成する。

【００３５】そして、メモリ素子Ｑｍのドレインとなる
ｎ型半導体領域１０を形成する。ｎ型半導体領域１０は
イオン注入法により、ヒ素を１０¹⁵〜１０¹⁶ｃｍ-²程度
注入して形成する。次に高耐圧素子Ｑ１と素子Ｑ２の低
濃度のｎ型半導体領域１１と図示しないＰＭＯＳの低濃
度のｐ型半導体領域を形成する。ｎ型半導体領域１１と
ｐ型半導体領域はイオン注入法により、各々リンとボロ
ンを１０¹³ｃｍ-²程度注入して形成する。

【００３６】その後、図１に示すように、ＣＶＤ法によ
る酸化シリコン膜からなるサイドウォール１２の形成後
に、高耐圧素子Ｑ１と素子Ｑ２の高濃度のｎ形半導体領
域１３と、図示しないＰＭＯＳの高濃度のｐ型半導体領
域を形成する。ｎ型半導体領域１３とｐ型半導体領域は
イオン注入法により各々リンとボロンを１０¹³ｃｍ-²程
度注入して形成する。

【００３７】次に、酸化シリコン膜またはＰＳＧ膜等か
らなる絶縁膜１４を形成する。そして、コンタクトホー
ル１５を介して配線層１６を接続する。配線層１６はア
ルミニウムまたはアルミニウムとシリサイドとの積層膜
で形成される。

【００３８】本実施例には、以下の効果がある。 （１）メモリ素子のチャネル領域は、コントロールゲー
ト電極５により構成される領域と、フローティングゲー
ト電極９により構成される領域とからなる。この結果、
過消去によってフローティングゲート電極９の領域がデ
ィプレッション状態になっても、コントロールゲート電
極５の領域は、エンハンスメント状態になっているの
で、リーク電流の発生はない。

【００３９】（２）消去時に高電圧を印加するソースと
なるｎ型半導体領域６の端部はコントロールゲート電極
５下部の厚いゲート絶縁膜４に接しているので、端部で
の電界が強くならず、これによるリーク電流の発生がな
く、ゲート絶縁膜の膜質の劣化がない。

【００４０】（３）ソース領域と消去領域が一体となっ
て構成されているので、メモリサイズが小さくなる。

【００４１】（実施例２）本発明の実施例２を図４に示
す。図において、（ａ）はメモリセルの断面図で、
（ｂ）のａ−ａ線で切った断面を示すものであり、
（ｂ）はメモリセルの平面図である。

【００４２】本例においては、前記実施例１の図１に示
したメモリ素子Ｑｍの上部に、プラズマＣＶＤ法によっ
て形成された酸化シリコン膜等からなる絶縁膜１７が形
成され、その上にアルミニウムまたは、アルミニウムと
シリサイドとの積層膜からなる第２配線層１８が形成さ
れる。第２配線層１８は、フローティングゲート電極９
を覆うように構成され、図示されない領域において所定
間隔毎に、ワード線となるコントロールゲート電極５に
接続される。

【００４３】本例には、前記実施例１の効果に加えて、
以下の効果がある。 （１）ワード線を低抵抗のアルミニウム等からなる配線
層で接続しているので、寄生抵抗が減少し、高速動作可
能となる。

【００４４】（２）フローティングゲート電極上部を配
線層で覆っているので、データ保持特性が向上する。

【００４５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は、上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００４７】（１）コントロールゲート電極を覆うよう
にフローティングゲート電極が構成されているので、過
消去によるリーク電流が発生しない。

【００４８】（２）消去用のｎ型半導体領域がソースと
兼用して構成され、かつ、その端部が厚いゲート絶縁膜
を備えたコントロールゲート電極の下部に配置されてい
るので、トンネル電流の発生がなく、トンネル絶縁膜の
膜質の劣化がない。

【００４９】（３）上記（１）（２）により、高性能の
不揮発性メモリ素子を搭載した半導体集積回路装置を得
ることができる。

【図面の簡単な説明】

【図１】 本発明の実施例１の断面図。

【図２】 本発明の実施例１の平面図。

【図３】 本発明の実施例１の製造工程を示す断面図。

【図４】 本発明の実施例２の断面図と平面図。

【図５】 第１の従来例の断面図。

【図６】 第２の従来例の平面図と断面図。

【符号の説明】

１…ｐ型半導体基板、２…フィールド絶縁膜、３…チャ
ンネルストッパ、４，７，８…ゲート絶縁膜、５…コン
トロールゲート電極、６，１０，１１，１３…ｎ型半導
体領域、９…フローティングゲート電極、１２…サイド
ウォール、１４，１７…絶縁膜、１５…コンタクトホー
ル、１６，１８…配線層。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１半導体領域に第１絶縁
   膜を介して設けられた第１導体層からなるコントロール
   ゲート電極と、コントロールゲート電極を覆うように設
   けられた第２絶縁膜を介して隔離して設けられた第２導
   体層からなるフローティングゲート電極を備えた不揮発
   性記憶素子を備えた半導体集積回路装置において、第２
   導体層からなるフローティングゲート電極は、前記コン
   トロールゲート電極から前記第１半導体領域まで延在さ
   れ、ソースまたはドレインを構成する一対の第２導電型
   の半導体領域の一方が第１導体層からなるコントロール
   ゲート電極の下部にまで延在された構造の不揮発性記憶
   素子を搭載したことを特徴とする半導体集積回路装置。
2. 【請求項２】 第２絶縁膜は酸化シリコン膜と窒化シリ
   コン膜との２層以上からなる複合膜であることを特徴と
   する請求項１記載の半導体集積回路装置。
3. 【請求項３】 不揮発性記憶素子の情報の書き込みまた
   は消去の少なくとも一方は、コントロールゲート電極ま
   で延在された第２導電型の半導体領域とフローティング
   ゲート電極との間でトンネル効果により行うことを特徴
   とする請求項１または２記載の半導体集積回路装置の書
   き込みまたは消去方法。