JPH1197560A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH1197560A JPH1197560A JP9255697A JP25569797A JPH1197560A JP H1197560 A JPH1197560 A JP H1197560A JP 9255697 A JP9255697 A JP 9255697A JP 25569797 A JP25569797 A JP 25569797A JP H1197560 A JPH1197560 A JP H1197560A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 浮遊ゲートと制御ゲートとを有し、メモリセ
ルの動作時に正・負の両電圧を制御ゲートに印加する不
揮発性半導体記憶装置において、配線層のエッチング時
のチャージアップを防止する。 【解決手段】 第１導電型の半導体基板５１に、第１導
電型と反対導電型である第２導電型の第１ウェル５２が
形成され、第１ウェル５２内に、第１導電型の第２ウェ
ル５３が形成されている。第２ウェル５３の主面上に
は、第１ゲート絶縁膜４、浮遊ゲート５、第２ゲート絶
縁膜６及び制御ゲート７を順次積層してなる複合ゲート
８が形成されている。第２ウェル５３の表面には、第２
導電型のソース、ドレイン及びチャージアップ防止素子
用の拡散層１８がイオン注入で形成されている。
ルの動作時に正・負の両電圧を制御ゲートに印加する不
揮発性半導体記憶装置において、配線層のエッチング時
のチャージアップを防止する。 【解決手段】 第１導電型の半導体基板５１に、第１導
電型と反対導電型である第２導電型の第１ウェル５２が
形成され、第１ウェル５２内に、第１導電型の第２ウェ
ル５３が形成されている。第２ウェル５３の主面上に
は、第１ゲート絶縁膜４、浮遊ゲート５、第２ゲート絶
縁膜６及び制御ゲート７を順次積層してなる複合ゲート
８が形成されている。第２ウェル５３の表面には、第２
導電型のソース、ドレイン及びチャージアップ防止素子
用の拡散層１８がイオン注入で形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲートと制御
ゲートとを有し、メモリセルの動作時に制御ゲートに正
・負の両電圧を印加するフラッシュメモリ等の、不揮発
性半導体記憶装置に関する。
ゲートとを有し、メモリセルの動作時に制御ゲートに正
・負の両電圧を印加するフラッシュメモリ等の、不揮発
性半導体記憶装置に関する。
【０００２】
【従来の技術】図１５乃至図１７は従来のこの種の不揮
発性半導体記憶装置を概略的に示し、図１５は図１７に
おけるＡ−Ａ’線縦断面図、図１６は図１７におけるＢ
−Ｂ’線縦断面図、図１７は平面図である。以下、これ
らの図面に基づき説明する。
発性半導体記憶装置を概略的に示し、図１５は図１７に
おけるＡ−Ａ’線縦断面図、図１６は図１７におけるＢ
−Ｂ’線縦断面図、図１７は平面図である。以下、これ
らの図面に基づき説明する。
【０００３】Ｐ型半導体基板１に、Ｐ型半導体基板１と
反対導電型のＮウェル２が形成され、Ｎウェル２内に、
Ｎウェル２と反対導電型のＰウェル３が形成されてい
る。そして、Ｐウェル３の主面上に、第１ゲート絶縁膜
４、浮遊ゲート５、第２ゲート絶縁膜６及び制御ゲート
７を順次積層してなる複合ゲート８が形成されている。
複合ゲート８の端に隣接したＰウェル３表面には、Ｎ+
拡散層でソース１０及びドレイン１１が形成されてい
る。これらの上の一部には、第１層間絶縁膜１２及びコ
ンタクト１３が形成され、さらにその上に第１メタル配
線１４、第２層間絶縁膜１５、第２メタル配線１６及び
カバー膜１７が形成されている。
反対導電型のＮウェル２が形成され、Ｎウェル２内に、
Ｎウェル２と反対導電型のＰウェル３が形成されてい
る。そして、Ｐウェル３の主面上に、第１ゲート絶縁膜
４、浮遊ゲート５、第２ゲート絶縁膜６及び制御ゲート
７を順次積層してなる複合ゲート８が形成されている。
複合ゲート８の端に隣接したＰウェル３表面には、Ｎ+
拡散層でソース１０及びドレイン１１が形成されてい
る。これらの上の一部には、第１層間絶縁膜１２及びコ
ンタクト１３が形成され、さらにその上に第１メタル配
線１４、第２層間絶縁膜１５、第２メタル配線１６及び
カバー膜１７が形成されている。
【０００４】また、制御ゲート７とダイオードとを配線
層で接続することにより、配線層のエッチング時のチャ
ージアップを防止できることが知られている。しかし、
この種の不揮発性半導体記憶装置では、メモリセル動作
時に正・負の両電圧を制御ゲート７に印加するため、制
御ゲート７にチャージアップ防止ダイオードを接続する
ことはできない。したがって、浮遊ゲート５を有するメ
モリセルのチャージアップは避けられない。
層で接続することにより、配線層のエッチング時のチャ
ージアップを防止できることが知られている。しかし、
この種の不揮発性半導体記憶装置では、メモリセル動作
時に正・負の両電圧を制御ゲート７に印加するため、制
御ゲート７にチャージアップ防止ダイオードを接続する
ことはできない。したがって、浮遊ゲート５を有するメ
モリセルのチャージアップは避けられない。
【０００５】
【発明が解決しようとする課題】従来技術における問題
点は、配線層のエッチング時のチャージアップにより、
メモリセルの浮遊ゲートに電子又は正孔がトラップし、
特性変動や絶縁膜の信頼性低下又は絶縁破壊が起こるこ
とである。その理由は、メモリセル動作時に正・負の両
電圧を制御ゲートに印加する必要があるため、制御ゲー
トにチャージアップ防止用ダイオードを接続することが
できないからである。つまり、チャージアップ防止用ダ
イオードを制御ゲートに接続すると、正・負の両電圧を
印加した場合に、どちらか一方でチャージアップ防止用
ダイオードが順方向バイアスになるため、制御ゲートに
所望の電圧を印加できなくなるからである。
点は、配線層のエッチング時のチャージアップにより、
メモリセルの浮遊ゲートに電子又は正孔がトラップし、
特性変動や絶縁膜の信頼性低下又は絶縁破壊が起こるこ
とである。その理由は、メモリセル動作時に正・負の両
電圧を制御ゲートに印加する必要があるため、制御ゲー
トにチャージアップ防止用ダイオードを接続することが
できないからである。つまり、チャージアップ防止用ダ
イオードを制御ゲートに接続すると、正・負の両電圧を
印加した場合に、どちらか一方でチャージアップ防止用
ダイオードが順方向バイアスになるため、制御ゲートに
所望の電圧を印加できなくなるからである。
【０００６】
【発明の目的】本発明の目的は、浮遊ゲートと制御ゲー
トとを有し、メモリセルの動作時に正・負の両電圧を制
御ゲートに印加する不揮発性半導体記憶装置において、
配線層のエッチング時のチャージアップによる特性変動
や絶縁膜の信頼性低下又は絶縁破壊を防止することであ
る。
トとを有し、メモリセルの動作時に正・負の両電圧を制
御ゲートに印加する不揮発性半導体記憶装置において、
配線層のエッチング時のチャージアップによる特性変動
や絶縁膜の信頼性低下又は絶縁破壊を防止することであ
る。
【０００７】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲー
トとを有する不揮発性半導体記憶装置を改良したもので
ある。本発明の第１の不揮発性半導体記憶装置は、第１
導電型の前記半導体基板に、第１導電型の反対の導電型
である第２導電型の第１ウェルが形成され、この第１ウ
ェル内に、第１導電型の半導体層が形成され、この半導
体層と前記制御ゲートとが電気的に接続されていること
を特徴とするものである。
導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲー
トとを有する不揮発性半導体記憶装置を改良したもので
ある。本発明の第１の不揮発性半導体記憶装置は、第１
導電型の前記半導体基板に、第１導電型の反対の導電型
である第２導電型の第１ウェルが形成され、この第１ウ
ェル内に、第１導電型の半導体層が形成され、この半導
体層と前記制御ゲートとが電気的に接続されていること
を特徴とするものである。
【０００８】本発明の第２の不揮発性半導体記憶装置
は、第１導電型の前記半導体基板に、第１導電型の反対
の導電型である第２導電型の第１ウェルが形成され、こ
の第１ウェル内に、第１導電型の第２ウェルが形成さ
れ、この第２ウェルの内に第２導電型の半導体層が形成
され、この半導体層と前記制御ゲートとが電気的に接続
されていることを特徴とするものである。この第２の不
揮発性半導体記憶装置で説明すれば、半導体基板と反対
導電型の第１ウェルを半導体基板に形成し、第１ウェル
と反対導電型の第２ウェルを第１ウェル内に形成し、第
２ウェルと反対導電型の半導体層を第２ウェル内に形成
し、この半導体層とメモリセルの制御ゲートを接続する
ことにより、チャージアップ防止素子を実現している。
は、第１導電型の前記半導体基板に、第１導電型の反対
の導電型である第２導電型の第１ウェルが形成され、こ
の第１ウェル内に、第１導電型の第２ウェルが形成さ
れ、この第２ウェルの内に第２導電型の半導体層が形成
され、この半導体層と前記制御ゲートとが電気的に接続
されていることを特徴とするものである。この第２の不
揮発性半導体記憶装置で説明すれば、半導体基板と反対
導電型の第１ウェルを半導体基板に形成し、第１ウェル
と反対導電型の第２ウェルを第１ウェル内に形成し、第
２ウェルと反対導電型の半導体層を第２ウェル内に形成
し、この半導体層とメモリセルの制御ゲートを接続する
ことにより、チャージアップ防止素子を実現している。
【０００９】本発明に係る不揮発性半導体記憶装置の製
造方法は、半導体基板上に浮遊ゲートと制御ゲートとを
有する不揮発性半導体記憶装置の製造方法を改良したも
のである。本発明の第１の製造方法は、第１導電型の前
記半導体基板に、第１導電型の反対の導電型である第２
導電型の半導体層を形成し、この半導体層と前記制御ゲ
ートとを電気的に接続し、配線層のエッチング時又はエ
ッチング後に、前記半導体層と前記制御ゲートとを電気
的に絶縁化することを特徴とするものである。
造方法は、半導体基板上に浮遊ゲートと制御ゲートとを
有する不揮発性半導体記憶装置の製造方法を改良したも
のである。本発明の第１の製造方法は、第１導電型の前
記半導体基板に、第１導電型の反対の導電型である第２
導電型の半導体層を形成し、この半導体層と前記制御ゲ
ートとを電気的に接続し、配線層のエッチング時又はエ
ッチング後に、前記半導体層と前記制御ゲートとを電気
的に絶縁化することを特徴とするものである。
【００１０】本発明の第２の製造方法は、第１導電型の
前記半導体基板に、第１導電型の反対の導電型である第
２導電型の半導体層を形成し、この半導体層と前記制御
ゲートとを配線により電気的に接続し、配線層のエッチ
ング時又はエッチング後に、前記半導体層と前記制御ゲ
ートとを電気的に接続する前記配線を切断することを特
徴とするものである。換言すれば、メモリセルの制御ゲ
ートとチャージアップ防止用ダイオードとを接続し、最
終配線層のエッチング時に、制御ゲートとチャージアッ
プ防止用ダイオードとを切り離すものである。
前記半導体基板に、第１導電型の反対の導電型である第
２導電型の半導体層を形成し、この半導体層と前記制御
ゲートとを配線により電気的に接続し、配線層のエッチ
ング時又はエッチング後に、前記半導体層と前記制御ゲ
ートとを電気的に接続する前記配線を切断することを特
徴とするものである。換言すれば、メモリセルの制御ゲ
ートとチャージアップ防止用ダイオードとを接続し、最
終配線層のエッチング時に、制御ゲートとチャージアッ
プ防止用ダイオードとを切り離すものである。
【００１１】本発明によれば、配線層のエッチング時の
チャージアップ防止のためのチャージアップ防止素子に
より、電流経路が確保できるため、チャージアップを防
止でき、メモリセルの特性変動や絶縁膜の信頼性低下又
は絶縁破壊を防止できるとともに、セル動作時に正・負
の両電圧を印加することも可能となる。
チャージアップ防止のためのチャージアップ防止素子に
より、電流経路が確保できるため、チャージアップを防
止でき、メモリセルの特性変動や絶縁膜の信頼性低下又
は絶縁破壊を防止できるとともに、セル動作時に正・負
の両電圧を印加することも可能となる。
【００１２】具体例を述べれば、Ｐ型基板にＮウェルが
形成され、Ｎウェル内にＰウェルが形成され、Ｐウェル
内にＮ+ 拡散層が形成され、このＮ+ 拡散層と制御ゲー
トとが接続され、Ｐ型基板とＮウェルとが接地されてい
る。配線層のエッチング時のチャージアップで正電圧が
前記Ｎ+ 拡散層に加わったときは、ＰウェルからＮウェ
ルは順方向であり、Ｎウェルは接地されているので、Ｐ
ウェル内にＮ+ 拡散層を形成したダイオードが実現で
き、電流経路を確保できる。また、配線層のエッチング
時のチャージアップで負電圧が前記Ｎ+ 拡散層に加わっ
たときは、Ｎ+ 拡散層からＰウェルは順方向バイアスで
あり、Ｎウェル内にＰウェルを形成したダイオードが実
現でき、電流経路を確保できる。
形成され、Ｎウェル内にＰウェルが形成され、Ｐウェル
内にＮ+ 拡散層が形成され、このＮ+ 拡散層と制御ゲー
トとが接続され、Ｐ型基板とＮウェルとが接地されてい
る。配線層のエッチング時のチャージアップで正電圧が
前記Ｎ+ 拡散層に加わったときは、ＰウェルからＮウェ
ルは順方向であり、Ｎウェルは接地されているので、Ｐ
ウェル内にＮ+ 拡散層を形成したダイオードが実現で
き、電流経路を確保できる。また、配線層のエッチング
時のチャージアップで負電圧が前記Ｎ+ 拡散層に加わっ
たときは、Ｎ+ 拡散層からＰウェルは順方向バイアスで
あり、Ｎウェル内にＰウェルを形成したダイオードが実
現でき、電流経路を確保できる。
【００１３】また、チャージアップ防止用ダイオードを
制御ゲートと接続し、最終配線層等のエッチング時に、
制御ゲートとチャージアップ防止用ダイオードとを切り
離す場合は、配線層エッチング時にチャージアップ防止
用ダイオードで電流経路を確保するとともに、最終配線
層等のエッチングによってチャージアップ防止用ダイオ
ードを切り離すことにより、メモリセル動作時に、正・
負の両電圧を印加することも可能となる。
制御ゲートと接続し、最終配線層等のエッチング時に、
制御ゲートとチャージアップ防止用ダイオードとを切り
離す場合は、配線層エッチング時にチャージアップ防止
用ダイオードで電流経路を確保するとともに、最終配線
層等のエッチングによってチャージアップ防止用ダイオ
ードを切り離すことにより、メモリセル動作時に、正・
負の両電圧を印加することも可能となる。
【００１４】
【発明の実施の形態】図１乃至図３は本発明に係る不揮
発性半導体記憶装置の第１実施形態を概略的に示し、図
１は図３におけるＡ−Ａ’線縦断面図、図２は図３にお
けるＢ−Ｂ’線縦断面図、図３は平面図である。以下、
これらの図面に基づき説明する。
発性半導体記憶装置の第１実施形態を概略的に示し、図
１は図３におけるＡ−Ａ’線縦断面図、図２は図３にお
けるＢ−Ｂ’線縦断面図、図３は平面図である。以下、
これらの図面に基づき説明する。
【００１５】第１導電型の半導体基板５１に、第１導電
型と反対導電型である第２導電型の第１ウェル５２が形
成され、第１ウェル５２内に、第１導電型の第２ウェル
５３が形成されている。第２ウェル５３の主面上には、
第１ゲート絶縁膜４、浮遊ゲート５、第２ゲート絶縁膜
６及び制御ゲート７を順次積層してなる複合ゲート８が
形成されている。複合ゲート８の端部に隣接した第２ウ
ェル５３の表面及びチャージアップ防止素子の拡散層と
なるべき部分には、第２導電型のソース１０、ドレイン
１１及びチャージアップ防止素子用の拡散層１８がイオ
ン注入で形成されている。これらの上の一部には、第１
層間絶縁膜１２及びコンタクト１３が形成され、さらに
この上に第１メタル配線１４、第２層間絶縁膜１５、第
２メタル配線１６及びカバー膜１７が順次形成されてい
る。このように、不揮発性半導体記憶装置が形成されて
いる。
型と反対導電型である第２導電型の第１ウェル５２が形
成され、第１ウェル５２内に、第１導電型の第２ウェル
５３が形成されている。第２ウェル５３の主面上には、
第１ゲート絶縁膜４、浮遊ゲート５、第２ゲート絶縁膜
６及び制御ゲート７を順次積層してなる複合ゲート８が
形成されている。複合ゲート８の端部に隣接した第２ウ
ェル５３の表面及びチャージアップ防止素子の拡散層と
なるべき部分には、第２導電型のソース１０、ドレイン
１１及びチャージアップ防止素子用の拡散層１８がイオ
ン注入で形成されている。これらの上の一部には、第１
層間絶縁膜１２及びコンタクト１３が形成され、さらに
この上に第１メタル配線１４、第２層間絶縁膜１５、第
２メタル配線１６及びカバー膜１７が順次形成されてい
る。このように、不揮発性半導体記憶装置が形成されて
いる。
【００１６】また、制御ゲート７とチャージアップ防止
素子用の拡散層１８とは、第１メタル配線１４で接続さ
れている。第１メタル配線１４と第２メタル配線１６と
は互いに接続されている。半導体基板５１及び第１ウェ
ル５２は接地されている。
素子用の拡散層１８とは、第１メタル配線１４で接続さ
れている。第１メタル配線１４と第２メタル配線１６と
は互いに接続されている。半導体基板５１及び第１ウェ
ル５２は接地されている。
【００１７】なお、本実施形態ではメタル配線が２層で
あるが、１層又は３層以上のメタル配線構造としてもよ
い。
あるが、１層又は３層以上のメタル配線構造としてもよ
い。
【００１８】図４乃至図６は本実施形態における配線層
のエッチング時を概略的に示し、図４は図６におけるＡ
−Ａ’線縦断面図、図５は図６におけるＢ−Ｂ’線縦断
面図、図６は平面図である。以下、これらの図面に基づ
き本実施形態の作用について説明する。
のエッチング時を概略的に示し、図４は図６におけるＡ
−Ａ’線縦断面図、図５は図６におけるＢ−Ｂ’線縦断
面図、図６は平面図である。以下、これらの図面に基づ
き本実施形態の作用について説明する。
【００１９】半導体基板５１と第２ウェル５３とは第１
導電型であり、第１ウェル５２とチャージアップ防止素
子用の拡散層１８とは第２導電型であり、半導体基板５
１と第１ウェル５２とは接地されている。そのため、配
線層エッチング時のチャージアップで、拡散層１８から
第２ウェル５３方向へ順方向電圧が印加された場合は、
第２ウェル５３と第１ウェル５２とがチャージアップ防
止ダイオードとして働く（図４）。また、拡散層１８か
ら第２ウェル５３方向へ逆方向電圧がチャージアップに
より印加された場合は、第２ウェル５３から第１ウェル
５２方向へは、順方向電流が流れるので、拡散層１８と
第２ウェル５３とがチャージアップ防止ダイオードとし
て働く（図５）。
導電型であり、第１ウェル５２とチャージアップ防止素
子用の拡散層１８とは第２導電型であり、半導体基板５
１と第１ウェル５２とは接地されている。そのため、配
線層エッチング時のチャージアップで、拡散層１８から
第２ウェル５３方向へ順方向電圧が印加された場合は、
第２ウェル５３と第１ウェル５２とがチャージアップ防
止ダイオードとして働く（図４）。また、拡散層１８か
ら第２ウェル５３方向へ逆方向電圧がチャージアップに
より印加された場合は、第２ウェル５３から第１ウェル
５２方向へは、順方向電流が流れるので、拡散層１８と
第２ウェル５３とがチャージアップ防止ダイオードとし
て働く（図５）。
【００２０】図７乃至図９は本実施形態における一実施
例を概略的に示し、図７は図９におけるＡ−Ａ’線縦断
面図、図８は図９におけるＢ−Ｂ’線縦断面図、図９は
平面図である。以下、これらの図面に基づき説明する。
例を概略的に示し、図７は図９におけるＡ−Ａ’線縦断
面図、図８は図９におけるＢ−Ｂ’線縦断面図、図９は
平面図である。以下、これらの図面に基づき説明する。
【００２１】Ｐ型半導体基板１に、Ｐ型半導体基板１と
反対導電型のＮウェル２が形成され、Ｎウェル２内に、
Ｎウェル２と反対導電型のＰウェル３が形成されてい
る。そして、Ｐウェル３の主面上に、１００オングスト
ローム程度の第１ゲート絶縁膜４、１０００オングスト
ローム程度の浮遊ゲート５、１５０オングストローム程
度の第２ゲート絶縁膜６、２０００オングストローム程
度の制御ゲート７を順次積層してなる複合ゲート８が形
成されている。複合ゲート８の端部に隣接したＰウェル
３表面及びチャージアップ防止素子の拡散層となるべき
部分には、ソース１０、ドレイン１１及びチャージアッ
プ防止素子用の拡散層１８がイオン注入により形成され
ている。これらの上の一部には、７０００オングストロ
ーム程度の第１層間絶縁膜１２及びコンタクト１３が形
成されている。さらにこの上には、５０００オングスト
ローム程度の第１メタル配線１４、６０００オングスト
ローム程度の第２層間絶縁膜１５、７０００オングスト
ローム程度の第２メタル配線１６及び９０００オングス
トローム程度のカバー膜１７が順次形成されている。こ
のように、フラッシュメモリが形成されている。
反対導電型のＮウェル２が形成され、Ｎウェル２内に、
Ｎウェル２と反対導電型のＰウェル３が形成されてい
る。そして、Ｐウェル３の主面上に、１００オングスト
ローム程度の第１ゲート絶縁膜４、１０００オングスト
ローム程度の浮遊ゲート５、１５０オングストローム程
度の第２ゲート絶縁膜６、２０００オングストローム程
度の制御ゲート７を順次積層してなる複合ゲート８が形
成されている。複合ゲート８の端部に隣接したＰウェル
３表面及びチャージアップ防止素子の拡散層となるべき
部分には、ソース１０、ドレイン１１及びチャージアッ
プ防止素子用の拡散層１８がイオン注入により形成され
ている。これらの上の一部には、７０００オングストロ
ーム程度の第１層間絶縁膜１２及びコンタクト１３が形
成されている。さらにこの上には、５０００オングスト
ローム程度の第１メタル配線１４、６０００オングスト
ローム程度の第２層間絶縁膜１５、７０００オングスト
ローム程度の第２メタル配線１６及び９０００オングス
トローム程度のカバー膜１７が順次形成されている。こ
のように、フラッシュメモリが形成されている。
【００２２】また、制御ゲート７とチャージアップ防止
素子用の拡散層１８とは第１メタル配線１４で接続され
ている。第１メタル配線１４と第２メタル配線１６とは
互いに接続されている。また、Ｐ型半導体基板１及びＮ
ウェル２は接地されている。
素子用の拡散層１８とは第１メタル配線１４で接続され
ている。第１メタル配線１４と第２メタル配線１６とは
互いに接続されている。また、Ｐ型半導体基板１及びＮ
ウェル２は接地されている。
【００２３】図１０乃至図１２は本実施例における配線
層のエッチング時を概略的に示し、図１０は図１２にお
けるＡ−Ａ’線縦断面図、図１１は図１２におけるＢ−
Ｂ’線縦断面図、図１２は平面図である。以下、これら
の図面に基づき本実施例の作用について説明する。
層のエッチング時を概略的に示し、図１０は図１２にお
けるＡ−Ａ’線縦断面図、図１１は図１２におけるＢ−
Ｂ’線縦断面図、図１２は平面図である。以下、これら
の図面に基づき本実施例の作用について説明する。
【００２４】Ｐ型半導体基板１とＰウェル３とは同一導
電型であり、Ｎウェル２とチャージアップ防止素子用の
拡散層１８とは同一導電型であり、Ｐ型半導体基板１と
Ｎウェル２とは接地されている。そのため、配線層エッ
チング時のチャージアップで、拡散層１８からＰウェル
３の方向へ順方向電圧が印加された場合は、Ｐウェル３
とＮウェル２とがチャージアップ防止ダイオードとして
働く（図１０）。また、拡散層１８からＰウェル３方向
へ逆方向電圧がチャージアップにより印加された場合
は、Ｐウェル３からＮウェル２の方向へは順方向電流が
流れるので、拡散層１８とＰウェル３とがチャージアッ
プ防止ダイオードとして働く（図１１）。
電型であり、Ｎウェル２とチャージアップ防止素子用の
拡散層１８とは同一導電型であり、Ｐ型半導体基板１と
Ｎウェル２とは接地されている。そのため、配線層エッ
チング時のチャージアップで、拡散層１８からＰウェル
３の方向へ順方向電圧が印加された場合は、Ｐウェル３
とＮウェル２とがチャージアップ防止ダイオードとして
働く（図１０）。また、拡散層１８からＰウェル３方向
へ逆方向電圧がチャージアップにより印加された場合
は、Ｐウェル３からＮウェル２の方向へは順方向電流が
流れるので、拡散層１８とＰウェル３とがチャージアッ
プ防止ダイオードとして働く（図１１）。
【００２５】図１３及び図１４は本発明に係る不揮発性
半導体記憶装置の第２実施形態を概略的に示し、図１３
は図１４におけるＢ−Ｂ’線縦断面図、図１４は平面図
である。以下、これらの図面に基づき説明する。ただ
し、第１実施形態（図１乃至図３）と同一部分は同一符
号を付すことにより重複説明を省略する。
半導体記憶装置の第２実施形態を概略的に示し、図１３
は図１４におけるＢ−Ｂ’線縦断面図、図１４は平面図
である。以下、これらの図面に基づき説明する。ただ
し、第１実施形態（図１乃至図３）と同一部分は同一符
号を付すことにより重複説明を省略する。
【００２６】本実施形態では、配線層のエッチング時の
チャージアップを防止するために、メモリセルの動作時
に制御ゲート７に正又は負の一方のみを印加する場合に
用いるチャージアップ防止用ダイオードを設け、電流経
路を確保してチャージアップを防止し、最終配線層のエ
ッチング時に、メモリセルの制御ゲート７とチャージア
ップ防止用ダイオードとを切り離している。これによ
り、メモリセルの動作時に正・負の両電圧を印加するこ
とが可能であり、かつ、配線層のエッチング時のチャー
ジアップを防止できる。
チャージアップを防止するために、メモリセルの動作時
に制御ゲート７に正又は負の一方のみを印加する場合に
用いるチャージアップ防止用ダイオードを設け、電流経
路を確保してチャージアップを防止し、最終配線層のエ
ッチング時に、メモリセルの制御ゲート７とチャージア
ップ防止用ダイオードとを切り離している。これによ
り、メモリセルの動作時に正・負の両電圧を印加するこ
とが可能であり、かつ、配線層のエッチング時のチャー
ジアップを防止できる。
【００２７】なお、メモリセルの制御ゲート７とチャー
ジアップ防止用ダイオードとを切り離す工程は、最終配
線層のエッチング工程に限るものではなく、切り離し専
用のエッチング工程にて行うことも可能である。
ジアップ防止用ダイオードとを切り離す工程は、最終配
線層のエッチング工程に限るものではなく、切り離し専
用のエッチング工程にて行うことも可能である。
【００２８】
【発明の効果】本発明の効果は、メモリセルの動作時の
制御ゲートに正・負の両電圧を印加するフラッシュメモ
リ等の不揮発性半導体記憶装置において、配線層のエッ
チング時のチャージアップにより、メモリセルの浮遊ゲ
ートに電子又は正孔がトラップすることを防止できるこ
とである。これにより、メモリセルの特性変動や絶縁膜
の信頼性低下又は絶縁破壊を防ぐことができる。
制御ゲートに正・負の両電圧を印加するフラッシュメモ
リ等の不揮発性半導体記憶装置において、配線層のエッ
チング時のチャージアップにより、メモリセルの浮遊ゲ
ートに電子又は正孔がトラップすることを防止できるこ
とである。これにより、メモリセルの特性変動や絶縁膜
の信頼性低下又は絶縁破壊を防ぐことができる。
【００２９】その理由は、メモリセルの制御ゲートに正
・負の両電圧を印加しても動作に支障が起きないチャー
ジアップ防止素子を設け、このチャージアップ防止素子
と制御ゲートとを接続することにより、又は、チャージ
アップ防止ダイオードと制御ゲートとを配線層で接続
し、最終配線層等のエッチング時にこれらを切り離すこ
とにより、配線層のエッチング時におけるメモリセルへ
のチャージアップを防止し、かつ、メモリセルの動作時
において制御ゲートに正・負の両電圧を印加することを
可能にしているからである。
・負の両電圧を印加しても動作に支障が起きないチャー
ジアップ防止素子を設け、このチャージアップ防止素子
と制御ゲートとを接続することにより、又は、チャージ
アップ防止ダイオードと制御ゲートとを配線層で接続
し、最終配線層等のエッチング時にこれらを切り離すこ
とにより、配線層のエッチング時におけるメモリセルへ
のチャージアップを防止し、かつ、メモリセルの動作時
において制御ゲートに正・負の両電圧を印加することを
可能にしているからである。
【図１】本発明に係る不揮発性半導体記憶装置の第１実
施形態を示す、図３におけるＡ−Ａ’線縦断面図であ
る。
施形態を示す、図３におけるＡ−Ａ’線縦断面図であ
る。
【図２】本発明に係る不揮発性半導体記憶装置の第１実
施形態を示す、図３におけるＢ−Ｂ’線縦断面図であ
る。
施形態を示す、図３におけるＢ−Ｂ’線縦断面図であ
る。
【図３】本発明に係る不揮発性半導体記憶装置の第１実
施形態を示す平面図である。
施形態を示す平面図である。
【図４】第１実施形態における配線層のエッチング時を
示す、図６におけるＡ−Ａ’線縦断面図である。
示す、図６におけるＡ−Ａ’線縦断面図である。
【図５】第１実施形態における配線層のエッチング時を
示す、図６におけるＢ−Ｂ’線縦断面図である。
示す、図６におけるＢ−Ｂ’線縦断面図である。
【図６】第１実施形態における配線層のエッチング時を
示す平面図である。
示す平面図である。
【図７】第１実施形態における一実施例を示す、図９に
おけるＡ−Ａ’線縦断面図である。
おけるＡ−Ａ’線縦断面図である。
【図８】第１実施形態における一実施例を示す、図９に
おけるＢ−Ｂ’線縦断面図である。
おけるＢ−Ｂ’線縦断面図である。
【図９】第１実施形態における一実施例を示す平面図で
ある。
ある。
【図１０】一実施例における配線層のエッチング時を示
す、図１２におけるＡ−Ａ’線縦断面図である。
す、図１２におけるＡ−Ａ’線縦断面図である。
【図１１】一実施例における配線層のエッチング時を示
す、図１２におけるＢ−Ｂ’線縦断面図である。
す、図１２におけるＢ−Ｂ’線縦断面図である。
【図１２】一実施例における配線層のエッチング時を示
す平面図である。
す平面図である。
【図１３】本発明に係る不揮発性半導体記憶装置の第２
実施形態を示す、図１４におけるＢ−Ｂ’線縦断面図で
ある。
実施形態を示す、図１４におけるＢ−Ｂ’線縦断面図で
ある。
【図１４】本発明に係る不揮発性半導体記憶装置の第２
実施形態を示す平面図である。
実施形態を示す平面図である。
【図１５】従来の不揮発性半導体記憶装置を示す、図１
７におけるＡ−Ａ’線縦断面図である。
７におけるＡ−Ａ’線縦断面図である。
【図１６】従来の不揮発性半導体記憶装置を示す、図１
７におけるＢ−Ｂ’線縦断面図である。
７におけるＢ−Ｂ’線縦断面図である。
【図１７】従来の不揮発性半導体記憶装置を示す平面図
である。
である。
１ Ｐ型半導体基板 ２ Ｎウェル ３ Ｐウェル ４ 第１ゲート絶縁膜 ５ 浮遊ゲート ６ 第２ゲート絶縁膜 ７ 制御ゲート ８ 複合ゲート １０ ソース １１ ドレイン １２ 第１層間絶縁膜 １３ コンタクト １４ 第１メタル配線 １５ 第２層間絶縁膜 １６ 第２メタル配線 １７ カバー膜 １８ チャージアップ防止素子用の拡散層 ５１ 半導体基板 ５２ 第１ウェル ５３ 第２ウェル
Claims (7)
- 【請求項１】 半導体基板上に浮遊ゲートと制御ゲート
とを有する不揮発性半導体記憶装置において、 第１導電型の前記半導体基板に、第１導電型の反対の導
電型である第２導電型の第１ウェルが形成され、この第
１ウェル内に、第１導電型の半導体層が形成され、この
半導体層と前記制御ゲートとが電気的に接続されている
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 半導体基板上に浮遊ゲートと制御ゲート
とを有する不揮発性半導体記憶装置において、 第１導電型の前記半導体基板に、第１導電型の反対の導
電型である第２導電型の第１ウェルが形成され、この第
１ウェル内に、第１導電型の第２ウェルが形成され、こ
の第２ウェルの内に第２導電型の半導体層が形成され、
この半導体層と前記制御ゲートとが電気的に接続されて
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 前記半導体基板及び前記第１ウェルは接
地され、第２ウェルは浮遊又は接地されている、請求項
２記載の不揮発性半導体記憶装置。 - 【請求項４】 半導体基板上に浮遊ゲートと制御ゲート
とを有する不揮発性半導体記憶装置の製造方法におい
て、 第１導電型の前記半導体基板に、第１導電型の反対の導
電型である第２導電型の半導体層を形成し、この半導体
層と前記制御ゲートとを電気的に接続し、配線層のエッ
チング時に、前記半導体層と前記制御ゲートとを電気的
に絶縁化することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項５】 半導体基板上に浮遊ゲートと制御ゲート
とを有する不揮発性半導体記憶装置の製造方法におい
て、 第１導電型の前記半導体基板に、第１導電型の反対の導
電型である第２導電型の半導体層を形成し、この半導体
層と前記制御ゲートとを電気的に接続し、配線層のエッ
チング後に、前記半導体層と前記制御ゲートとを電気的
に絶縁化することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項６】 半導体基板上に浮遊ゲートと制御ゲート
とを有する不揮発性半導体記憶装置の製造方法におい
て、 第１導電型の前記半導体基板に、第１導電型の反対の導
電型である第２導電型の半導体層を形成し、この半導体
層と前記制御ゲートとを配線により電気的に接続し、配
線層のエッチング時に、前記半導体層と前記制御ゲート
とを電気的に接続する前記配線を切断することを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項７】 半導体基板上に浮遊ゲートと制御ゲート
とを有する不揮発性半導体記憶装置の製造方法におい
て、 第１導電型の前記半導体基板に、第１導電型の反対の導
電型である第２導電型の半導体層を形成し、この半導体
層と前記制御ゲートとを配線により電気的に接続し、配
線層のエッチング後に、前記半導体層と前記制御ゲート
とを電気的に接続する前記配線を切断することを特徴と
する不揮発性半導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569797A JP3221369B2 (ja) | 1997-09-19 | 1997-09-19 | 不揮発性半導体記憶装置及びその製造方法 |
| EP98116737A EP0903789A3 (en) | 1997-09-19 | 1998-09-03 | Nonvolatile semiconductor storage apparatus and production method of the same |
| KR10-1998-0036502A KR100372392B1 (ko) | 1997-09-19 | 1998-09-04 | 비휘발성반도체기억장치및그제조방법 |
| US09/154,982 US6392268B2 (en) | 1997-09-19 | 1998-09-17 | Nonvolatile semiconductor storage apparatus and production method of the same |
| CN98119837A CN1130774C (zh) | 1997-09-19 | 1998-09-18 | 非易失性半导体存储装置及其生产方法 |
| US09/930,950 US6503797B2 (en) | 1997-09-19 | 2001-08-17 | Nonvolatile semiconductor storage apparatus and production method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569797A JP3221369B2 (ja) | 1997-09-19 | 1997-09-19 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197560A true JPH1197560A (ja) | 1999-04-09 |
| JP3221369B2 JP3221369B2 (ja) | 2001-10-22 |
Family
ID=17282390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25569797A Expired - Fee Related JP3221369B2 (ja) | 1997-09-19 | 1997-09-19 | 不揮発性半導体記憶装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6392268B2 (ja) |
| EP (1) | EP0903789A3 (ja) |
| JP (1) | JP3221369B2 (ja) |
| KR (1) | KR100372392B1 (ja) |
| CN (1) | CN1130774C (ja) |
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-
1997
- 1997-09-19 JP JP25569797A patent/JP3221369B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-03 EP EP98116737A patent/EP0903789A3/en not_active Withdrawn
- 1998-09-04 KR KR10-1998-0036502A patent/KR100372392B1/ko not_active IP Right Cessation
- 1998-09-17 US US09/154,982 patent/US6392268B2/en not_active Expired - Fee Related
- 1998-09-18 CN CN98119837A patent/CN1130774C/zh not_active Expired - Fee Related
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2001
- 2001-08-17 US US09/930,950 patent/US6503797B2/en not_active Expired - Fee Related
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