JP3677350B2 - 半導体装置、及び半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体装置,および半導体装置の製造方法に関し、特に、電圧を印加することにより容量を制御する可変容量素子を備えた半導体装置に関するものである。
【0002】
【従来の技術】
従来から半導体ダイオードの電圧印加に対してその容量及び抵抗値の変化する性質が利用されてきた。マイクロ波やミリ波帯で動作させる回路においてはこのダイオードを電圧印加に対する可変容量素子として用いてきており、特に容量に対する変化を利用して回路の動作周波数を変化させるために利用されてきた。
【0003】
このような従来のダイオードとしては、縦積み構造に代表される立体型の構造のものが主流であったが、近年、マイクロ波・ミリ波帯で動作する回路は、半導体製造技術を用いることで平面回路上にトランジスタやダイオード等を集積するようになっている。これらの能動素子に加えて、さらにキャパシタや伝送線路などの回路を集積したモノリシックマイクロ波集積回路(Monolithic Microwave IC:以下MMICと略す)の開発が盛んになり、携帯電話などに代表される装置に用いられるようにマイクロ波回路の主流になってきている。
【0004】
一方、MMICでは、特にミリ波に代表されるように超高周波で動作するトランジスタとしてHEMT(High Electron Mobility Transistor :高電子移動度トランジスタ)が良く用いられるようになってきた。そして、このHEMT等のトランジスタとダイオードを同一基板上に作ることはマイクロ波およびミリ波回路を半導体基板上に製作する上で必須となりつつある。例えば、発振器などの場合、発振素子としてトランジスタを用い、周波数を変化するための同調回路部にダイオードが用いられる。
【0005】
図12は従来のダイオードとHEMTとを同一基板上の同一の半導体積層構造に集積した半導体装置の構造を示す断面図であり、図において、100はダイオード部、200はHEMT部,5は半絶縁性GaAs基板、4はバッファ層、3はアンドープInGaAsからなる電子走行層、2はn型のAlGaAsからなる電子供給層、1はキャップ層で、このキャップ層1にオーミック接触するソース電極と,ドレイン電極との抵抗を下げるために、n型不純物が上記電子供給層2よりも高濃度にドープされている。バッファ層4,電子走行層3,電子供給層2,キャップ層1は基板5上に順次積層されて、半導体積層構造を形成している。7,9は、それぞれAuGe/Ni/Au等が順次積層されてなるソース電極,ドレイン電極、8aはゲートリセスで、その底面には電子供給層2が露出している。8はTi/Al/Mo等からなり、上記チャネル層2とショットキ接触するゲート電極、38aはその底面に電子供給層2が露出しているリセス、38はTi/Al/Mo等からなり、上記電子供給層2とショットキ接触するアノード電極で、上記リセス38a及びアノード電極38は、上記ゲートリセス8a及びゲート電極8と同時に形成される。10はキャップ層1とオーミック接触するAuGe/Ni/Au等からなるカソード電極で、この従来例においてはアノード電極38の両側に設けられており、図示されていないが互いに短絡されている。11はSiOx等の絶縁膜からなる保護膜(パッシベーション膜)、11はTi/Au等からなる配線用金属、6はプロトン注入等により絶縁化されてなる,ダイオード部100とHEMT部200とを素子分離するためのアイソレーション領域である。
【0006】
次に製造方法について説明する。まず、基板5上にバッファ層4,電子走行層3,電子供給層2,キャップ層1をMOCVD(Metal-Organic Chemical Vapor Deposition:有機金属気相成長) 法等により順次エピタキシャル成長させて半導体積層構造を形成する。次に、該半導体積層構造のHEMTを形成する領域,およびダイオードを形成する領域の間にプロトン注入等を行い、アイソレーション領域6を形成する。続いて、キャップ層1上に、ソース電極,ドレイン電極,カソード電極を形成するためにAuGe/Ni/Auを形成した後、熱処理を行い、キャップ層1にオーミック接触するソース電極7,ドレイン電極9,カソード電極10を形成する。次に、半導体積層構造の全面にレジスト(図示せず)を形成した後、このレジストのゲートリセス8a,リセス38aを形成する部分にフォトリソグラフィー技術を用いて開口部を設け、このレジストをマスクとしてキャップ層1をウエットエッチングして、ゲートリセス8a,リセス38aを形成し、さらに、上記レジストをマスクとしてTi/Al/Moを蒸着し、レジスト上の上記Ti/Al/Moを上記レジストとともにリフトオフしてゲート電極8,アノード電極38を形成し、半導体積層構造全面に保護膜12を形成した後、上記保護膜12の各電極上の部分に開口部を設け、該開口部上に金属配線を形成することにより、図12に示すような半導体装置を得る。
【0007】
次に動作について説明する。まず、HEMT部200においては、アンドープの電子走行層3上にn型不純物を有する電子供給層2が配置されているため、この電子供給層2の電子走行層3との界面側に2次元電子ガス層が形成され、この2次元電子ガス層を電子が走行する。そして、この2次元電子ガス層には電子走行の障害となるドナーイオンが存在しないため、電子は高電子移動度を持つことができる。
【0008】
ダイオード部100においては、アノード電極38にマイナスの電位をかけると、該アノード電極38直下に形成される空乏層が印加される電位に応じて広がり、この空乏層が広がることによってダイオード部100の容量が変化する。このような電圧印加に対して容量変化するダイオードは、一般にバラクタダイオードといわれる。
【0009】
ここで、ダイオード部100の容量はアノード電極38直下の、不純物がドーピングされた能動層に形成される空乏層の大きさに依存しており、アノード電極38にかかる電位によって空乏層の大きさを変えることで、その容量を制御することができるが、ダイオード部100の容量は、電圧の印加によって無限に広がるわけではなく、半導体基板5上に形成された能動層、つまり不純物を有する層の厚みでその制御範囲が決まり、電圧の印加によって空乏層が広がり、この空乏層は能動層と絶縁層との界面まで広がる。
【0010】
【発明が解決しようとする課題】
以上のように従来の半導体装置は構成されていたが、HEMT等のオーミック接触用のキャップ層を備えたトランジスタが形成されている半導体積層構造と同一の半導体積層構造に対してダイオードを形成するようにした半導体装置においては、トランジスタ部を形成する工程においてダイオード部も同時に形成すれば製造工程を簡略化できることから、ダイオード部とトランジスタ部とをほぼ同様の構造として、同時形成できるようにしている。即ち、HEMTなどのトランジスタでは、トランジスタとしての性能を確保するためにリセスと呼ばれる溝が形成されており、ダイオード部にもトランジスタ部と同様のリセスを形成し、このリセス内にアノード電極を配置する構成として、このリセスとアノード電極とを、トランジスタのゲートリセス及びゲート電極と同時に形成するようにしている。例えば、HEMTの場合には、ゲート耐圧の関係などから、このリセスが電子供給層の界面まで掘られているが、ダイオード部にもこのような電子供給層の界面まで掘られたリセスを設けるようにしている。この結果、アノード電極の下の能動層つまりキャリアが存在する層の厚さは、ゲート電極下の能動層の厚さ、つまり電子供給層2の厚さと同じとなっている。しかしながら、通常、HEMTのゲート電極下の電子供給層2の厚さは非常に薄いために、ダイオード部100の能動層つまり電子供給層2の厚さも同様に薄く、アノード電極38下に空乏層の広がる範囲が非常に狭く、容量を調整できる電圧範囲は比較的狭いものとなってしまう。
【0011】
したがって、ダイオードを電圧印加に対して容量変化するものとして利用する場合には、印加電圧に対して大きく容量値が変化するとともに、その変化は電圧に対して線形的に変化するものであることが望まれるにもかかわらず、ダイオードをHEMT等のオーミック接触のためのキャップ層を備えたトランジスタと同一半導体積層構造に形成する場合、ダイオードの容量の制御範囲はトランジスタのゲート電極下の能動層の厚みで決定されるとともに、その厚さが非常に薄いものであるために、印加電圧に対して線形的に容量が変化する範囲が狭くて、発振器の発振周波数の変調範囲が狭くなり、所望の特性を備えた半導体装置が得られないという問題があった。
【0012】
この発明は上記のような問題点を解消するためになされたものであり、オーミック接触のための層を備えたトランジスタとダイオードとを同じ半導体積層構造に集積するとともに、ダイオードの容量の制御範囲を広くすることができる半導体装置及びその製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、該半導体基板上に配置され第1導電型不純物を有する第1の半導体層と、該第1の半導体層上に形成され該第1の半導体層よりも高濃度に第1導電型不純物を有する第2の半導体層を有する、少なくとも2層以上の半導体層からなる半導体積層構造と、上記第2の半導体層上にオーミック接触するよう配置された第1の電極と、上記第2の半導体層上に配置された,上記第2の半導体層に対してショットキ接触可能な第2の電極とからなるダイオード部と、上記第2の半導体層に設けられた上記第1の半導体層に達する深さのリセス内に、該リセス内に露出した上記第1の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第2の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えたものである。
【0015】
また、上記半導体装置において、上記第1の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、上記第2の電極は該金属配線と同一材料よりなるようにしたものである。
【0016】
また、上記半導体装置において、上記第2の電極と第2の半導体層との間に絶縁物からなる保護膜を配置するようにしたものである。
【0017】
また、上記半導体装置において、上記第2の半導体層上の上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の電極との間隔が上記第1の電極と第2の電極との間の間隔と等間隔となるよう配置された,上記第2の半導体層にオーミック接触する第3の電極と、上記第1の電極と第3の電極とにそれぞれ接続された、該2つの電極に互いに異なる電圧を印加する手段とを備えているようにしたものである。
【0018】
また、上記半導体装置において、上記第2の半導体層上の、上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の半導体層にオーミック接触する第3の電極を備え、上記第2の電極は、上記第1の電極と第3の電極との中間位置からオフセットした位置に配置されており、上記第1の電極と第3の電極とは互いに接続されているようにしたものである。
【0019】
また、上記半導体装置において、上記半導体積層構造は、半導体基板上に順次配置された,バッファ層、アンドープ電子走行層、第1導電型不純物を有する電子供給層、及び該電子供給層よりも高濃度に第1導電型不純物を有するキャップ層からなるようにしたものである。
【0020】
また、この発明に係る半導体装置の製造方法は、半導体基板上に、第1導電型不純物を有する第1の半導体層と、該第1の半導体層上に該第1の半導体層よりも高濃度に第1導電型不純物を有する第2の半導体層を有する、少なくとも2層以上の半導体層からなる半導体積層構造を形成する工程と、上記半導体積層構造上に、第1の電極、ソース電極、及びドレイン電極を形成するための材料を堆積し、該材料を熱処理して上記第2の半導体層にオーミック接触する第1の電極、ソース電極、及びドレイン電極を形成する工程と、上記半導体積層構造上にレジストを形成し、該レジストの、上記ソース電極とドレイン電極とに挟まれた領域内に開口部を設け、該レジストをマスクとして上記第2の半導体層を上記第1の半導体層が露出するようエッチングしてゲートリセスを形成する工程と、上記レジストをマスクとして上記半導体積層構造上にゲート電極材料を堆積し、上記レジストを除去して、該ゲートリセス内に露出した上記第1の半導体層上にゲート電極を形成する工程と、上記第1の電極の近傍の上記第2の半導体層上に、上記第2の半導体層にショットキ接触する第2の電極を形成する工程とを備えたものである。
【0021】
また、上記半導体装置の製造方法において、上記第2の電極を形成する工程と同時に、該第2の電極の材料と同じ材料からなる,上記第1の電極、ソース電極、及びドレイン電極と接続された配線を形成する工程を含むようにしたものである。
【0022】
【発明の実施の形態】
実施の形態1.
本発明の実施の形態1に係る半導体装置は、半導体基板と、該半導体基板上に配置された、第1導電型不純物を有する第1の半導体層上に、該第1の半導体層よりも高濃度に第1導電型不純物を有する第2の半導体層を配置してなる層をその表面側に有する、少なくとも2層以上の半導体層からなる半導体積層構造と、上記第2の半導体層上にオーミック接触するよう配置された第1の電極と、上記第2の半導体層上に配置された,上記第2の半導体層に対してショットキ接触可能な第2の電極とからなるダイオード部と、上記第2の半導体層に設けられた上記第1の半導体層に達する深さのリセス内に、該リセス内に露出した上記第1の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第2の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えた構成としたものであり、これにより、オーミック接触のための層を備えたトランジスタ部とダイオード部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の第2の電極の下部に位置するキャリアを有する層の厚さを、従来の第2の半導体層にリセスを形成してダイオード部を形成していた場合と比較して、第2の半導体層の厚さ分だけ厚くして、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量が線形的に変化する範囲を広くして、ダイオード部の容量の制御範囲を広くすることができる作用効果が得られるものである。
【0023】
また、上記半導体装置において、上記第1の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、上記第2の電極は該金属配線と同一材料よりなるようにした構成としたことにより、上記第2の電極を金属配線と同時に形成することができるため、製造工程を簡略化できるとともに、通常の金属配線を備えたトランジスタを形成する工程に新たな工程を加えることなく、ダイオード部を形成することができる作用効果が得られるものである。
【0024】
以下、本発明の実施の形態1について説明する。
図1は本発明の実施の形態1による半導体装置の構造を示す断面図(図1(a)),該半導体装置を基板の上方からみた平面図(図1(b)),及び該半導体装置のダイオード部におけるアノード電圧と接合容量との関係を示す図(図1(c))であり、この半導体装置は、ダイオードと、トランジスタ,特にHEMTとを同一基板上に設けられた同一半導体積層構造に集積したものである。図において、100はダイオード部、200はHEMT部,5は半絶縁性GaAs基板、4はアンドープGaAs等からなるバッファ層、3は厚さが80〜250オングストロームであるアンドープInGaAsからなる電子走行層、2は例えば不純物濃度が1×1017〜2×1019cm-3であり、厚さが300〜500オングストロームであるn型のAlGaAsからなる電子供給層であり、これは、n型のAlGaAsの代わりに、基板5側の所定の高さ位置に、不純物を数原子層の厚さで1×1012〜7×1012cm-2程度の濃度にプレーナドープしてなるプレーナドープ層を備えたアンドープAlGaAsを用いてもよい。1は不純物濃度が1×1018〜2×1019cm-3であり、厚さが300〜2000オングストロームであるn型のキャップ層で、該キャップ層1にオーミック接触するソース電極とドレイン電極との抵抗を下げるために、n型不純物が上記電子供給層2よりも高濃度にドープされている。上記バッファ層4,電子走行層3,電子供給層2,キャップ層1は基板5上に順次積層されて、半導体積層構造を形成している。7,9は、それぞれAuGe/Ni/Au等からなるソース電極,ドレイン電極、8aはゲートリセスで、その底面には電子供給層2が露出している。8はTi/Al/Mo等からなり、上記電子供給層2とショットキ接触するゲート電極、11はTi/Au等からなる金属配線、13は上記キャップ層1とショットキ接触するアノード電極で、キャップ層1とショットキ接触可能な材料であればどのようなものを用いてもよいが、ここでは特に配線金属11と同じ材料を用いており、上記配線金属11と同時に形成することにより、アノード電極13を形成する工程を簡略化している。10はキャップ層1とオーミック接触するAuGe/Ni/Au等からなるカソード電極で、アノード電極13の両側にアノード電極13に対して等間隔に設けられており、図示されていないが、互いに接続されて短絡されている。なお、このカソード電極10は必ずしもアノード電極13の両側に設ける必要はなく、アノード電極13の一方側のみに一つのカソード電極を設けるようにしてもよいが、アノード電極とカソード電極との間の抵抗を減らすためには、アノード電極13の両側に設けることが好ましい。12はSiOx等の絶縁膜からなる保護膜、6はプロトン注入等により絶縁化してなる,ダイオード部100とHEMT部200とを素子分離するためのアイソレーション領域である。
【0025】
図2はこの発明の実施の形態1に係る半導体装置の製造方法を示す断面図であり、図において、図1と同一符号は同一または相当する部分を示しており、14はフォトレジストである。
【0026】
次に製造方法について説明する。半導体装置の製造方法としては、例えばGaAsからなる半絶縁性基板5に所望の特性を備えた電子供給層等をエピタキシャル成長法で形成する方法やイオン注入法で形成する方法があるが、ここでは、特にエピタキシャル成長法を用いた方法について説明する。
【0027】
まず、図2(a) に示すように、半絶縁性基板5上にバッファ層4,電子走行層3,電子供給層2,キャップ層1をMOCVD法等により順次エピタキシャル成長させて半導体積層構造を形成する。次に、該半導体積層構造のHEMTを形成する領域,およびダイオードを形成する領域を除いた、素子形成に不要な領域にプロトン注入等を行い、絶縁化したアイソレーション領域6を形成する。その後、ソース電極,ドレイン電極およびカソード電極を形成するための金属を、キャップ層1に設け、これを熱処理して、キャップ層1にオーミック接触するソース電極7,ゲート電極8およびカソード電極10を形成する(図2(b))。
【0028】
続いて、上記半導体積層構造上の全面にフォトレジスト14を形成し、電子ビーム(Electron Beam :以下EBと略す)露光法や光学露光法を用いて該レジスト14をパターニングし、該レジスト14をマスクとしてキャップ層1を等方性もしくは異方性エッチングすることによりゲートリセス8aを形成する(図2(c))。このゲートリセス8aの深さは電子供給層2に達する深さとなるようにする。さらに、上記レジスト14をマスクとして、Ti等の熱処理等によっても半導体層と混ざりにくいバリアメタルを有するゲート電極材料を蒸着により形成し、上記レジスト14上に設けられたゲート電極材料をレジスト14とともにリフトオフして、電子供給層2にショットキ接触するゲート電極8を形成する(図2(d))。
【0029】
その後、図2(e) に示すように、SiNやSiOx 等の保護膜12を半導体積層構造上の全面に形成し、ゲート電極8,ドレイン電極7,ソース電極9,カソード電極10と金属配線とのコンタクトを取るために、保護膜12の,これら各電極上の範囲をエッチングする。この時、2つのカソード電極10に挟まれた,アノード電極を形成するための領域上の保護膜12もエッチング除去して、キャップ層1を露出させておく。続いて、Tiなどのバリアメタルを有している金属(例えばTi/Auなどの多層金属層)をメタライズして配線金属11を形成する。この時、アノード電極を形成するための領域上の保護膜12もエッチング除去されているため、この領域上にも金属配線11と同じ材料からなる,キャップ層1とショットキ接触するアノード電極13が形成され、図1に示すような半導体装置が形成される。
【0030】
次に動作について説明する。まず、HEMT部200においては、アンドープの電子走行層3上に電子を放出するイオンを不純物としてドープした電子供給層2が配置されており、ゲート電極8が該電子供給層2上に配置されている。電子供給層2の電子走行層3との界面側に2次元電子ガス層が形成され、この2次元電子ガス層を電子が走行するが、この2次元電子ガス層には電子走行の障害となるドナーイオンが存在しないため、電子は高電子移動度を持つことができる。そして、ゲート電極8に印加する電圧を変化させることにより、ゲート電極8下の2次元電子ガスの濃度を変化させてトランジスタとして動作させることができる。
【0031】
ダイオード部100においては、アノード電極13がキャップ層1上にショットキ接触するよう配置されており、アノード電極13下には金属と半導体との接触時に生じるバンドギャップの影響による空乏層が生成されている。そして、アノード電極13にマイナスの電位をかけると、該アノード電極18直下に形成される空乏層が印加される電位に応じて広がる。この空乏層が広がることによってダイオード部100の容量が変化する。
【0032】
この実施の形態1においては、ダイオード部100とオーミック接触のためのキャップ層を備えたHEMT部200とを同一半導体積層構造に集積してなる半導体装置において、ダイオード部100のアノード電極13を、キャップ層1上の保護膜12に形成した開口部内に露出したキャップ層1とショットキ接触するように形成している。このため、図12において示したような従来のダイオード部とHEMT部とを同一半導体積層構造に集積された半導体装置においては、ダイオード部のアノード電極がキャップ層に設けられたリセス内に露出した電子供給層上に設けられているため、空乏層の基板方向に伸びる範囲が、キャリアを有する電子供給層の厚さのみの範囲となって、電圧に対して空乏層が広がる範囲が狭くなってしまっていたが、本発明においては、キャップ層1上にリセスを設けることなくアノード電極13を設けているので、空乏層の基板5方向に伸びる範囲を、キャリアを有するキャップ層1と、電子供給層2とを合わせた厚さの範囲とすることができ、従来の半導体装置よりも、ダイオード部100の空乏層の広がる範囲を広くすることができる。このため、アノード電極13に印加されるアノード電圧と、ダイオードの接合容量との関係は、図1(c) に示すようになり、この実施の形態1のダイオード部100においては、従来のダイオード部に比べて、アノード電圧に対して容量が線形に変化する範囲を広くすることができる。
なお、図1 (c)において、横軸はアノード電圧を示し、縦軸は接合容量を示している。
【0033】
さらに、この実施の形態1においては、アノード電極13は配線金属11と同じ材料を用いて、配線金属11と同時に形成するようにしているため、アノード電極13を形成するための特別の工程を追加する必要はなく、従って、通常のHEMTを形成する工程を利用して、これに新たなプロセスを加えることなく、ダイオード部100を形成できる。このため、HEMT部200を形成する工程と同時にダイオード部100を形成することができるため、製造工程を簡略化することができ、従来の半導体装置に比して、製造工程が複雑化することはない。
【0034】
以上のように、この実施の形態1によれば、半導体基板5上に配置された、バッファ層4、電子走行層3、電子供給層2、キャップ層1からなる半導体積層構造と、キャップ層1上にオーミック接触するよう配置されたカソード電極10と、キャップ層1上に配置された,上記キャップ層1に対してショットキ接触可能なアノード電極とからなるダイオード部100と、上記キャップ層4に設けられた上記電子供給層2に達する深さのゲートリセス8a内に露出した上記電子供給層2上にショットキ接触するよう配置されたゲート電極8、並びに上記キャップ層1上の、上記リセス8aを挟んで互いに対向する領域に、オーミック接触するよう配置されたソース電極7およびドレイン電極9とからなるHEMT部200とを備えるようにしたから、オーミック接触のためのキャップ層を備えたHEMT部とダイオード部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くすることができ、これにより、ダイオード部の容量が線形的に変化する範囲を広くすることができる効果がある。
【0035】
また、上記カソード電極10、ソース電極7,及びドレイン電極9上に配線金属11を設けるとともに、上記アノード電極13を配線金属11と同一の材料により構成するようにしたから、アノード電極13を、配線金属11を形成する工程と同時に形成することができ、HEMT200を製造する工程に新たな工程を加えることなく、HEMT200と同時にダイオード部100を形成することができ、製造工程を簡略化することができる効果がある。
【0036】
ここで、この実施の形態1の半導体装置を使用して構成した回路の例について説明する。
図3はこの実施の形態1に係る半導体装置を用いたマイクロ波回路の構造を摸式的に示す図であり、この回路は、マイクロ波を取り扱う回路のうちの特に発振機能を有する回路である(以下、単に発振器と称する)。このタイプの発振器は一般に直列帰還型と呼ばれている。
【0037】
図において、20はこの実施の形態1に係る半導体装置のダイオード部、21は外部変調用の端子、15は共振回路、16はHEMT等の発振用のトランジスタ、17は直列の帰還回路、18は出力回路、19は出力端子である。そして、上記回路のうちのいずれかに含まれるHEMTが、この実施の形態1に係る半導体装置のHEMT部より構成されており、このHEMTと上記ダイオード部20とが、同一の半導体積層構造に形成されている。
【0038】
この回路では、帰還回路によって信号はループ利得を持ち、ある周波数に応じた条件にデバイスのインピーダンスが達したときに発振現象が起きる。発振周波数を決定するのは主に共振回路15であるため、共振回路15のインピーダンスを変化させるために通常バラクタとして機能するダイオードを接続し、電気的にその容量を変化させて共振器のインピーダンスの位相成分を変える。周波数に変調をかける場合には、その変調電圧に対して線形に発振周波数が変化することが求められ、その変化の範囲も広い範囲が要求される。このような電圧によって発振周波数を変化させる電圧制御発振器の発振周波数の電圧に対する線形変化の範囲は上述したダイオード部20を用いた場合には、従来の技術のようなHEMTのソース電極,ドレイン電極に相当する電極を短絡してなるダイオードを用いるよりも空乏層の広がる範囲が広く確保される分広くなる。
【0039】
また、この実施の形態1の半導体装置を、アナログ移相器に代表されるようにダイオードの接合容量によって通過位相を制御する回路に使用した場合にも、その可変範囲を大きく取ることが可能となるものである。図4は米国特許5,202,649号に開示されている、帯域制御を行うインピーダンス回路の構造を示す摸式図(図4(a))、この図4(a) における位相制御回路の構造を詳細に示す図(図4(b))、及びダイオードの電圧を変化させた場合における利得の周波数特性を示した図(図4(c))である。
【0040】
図において、22はトランジスタ、23は入力端子、24は入力側整合回路、29は出力回路、25は出力端子、26は位相制御回路である。位相制御回路26は、例えば図4(b) に示されるように、 設計周波数の1/4波長の電気長を有するストリップ線路28、制御端子27、ダイオード30よりなるものである。この回路において、ダイオード30として、本実施の形態1に係る半導体装置のダイオード部を使用することにより、帯域制御の範囲をさらに拡張することができる。
【0041】
以上説明したように、この実施の形態1に係る半導体装置のダイオード部は、マイクロ波やミリ波を扱う回路に対して特に有効であり、さらに、このダイオードをハイブリッドMicrowave ICに用いてもよく、また、MMICに用いても同様の効果を奏する。
【0042】
実施の形態2.
この発明の実施の形態2に係る半導体装置は、上記実施の形態1に係る半導体装置において、上記第2の電極と第2の半導体層との間に保護膜を配置する構成としたものであり、これにより、ダイオード部の空乏層の広がる範囲を、保護膜の分だけ更に広くすることができ、ダイオード部の容量の制御範囲を更に広くすることができる作用効果がある。
【0043】
以下、この実施の形態2の詳細について説明する。
図5はこの実施の形態2に係る半導体装置の構造を示す断面図(図5(a)),及びこの半導体装置のダイオード部における接合容量とアノード電圧との関係を示す図(図5(b))であり、図において、図1と同一符号は同一または相当する部分を示している。
【0044】
上記実施の形態1に係る半導体装置においては、ダイオード部のアノード電極13を、保護膜12に形成した開口部内に設け、アノード電極13とキャップ層1とが直接接触するようにしたが、この実施の形態2においては、アノード電極13を保護膜12上に設けるようにしたものであり、上記実施の形態1の製造方法と同様の製造方法により形成される。この場合においては、ダイオード部100のアノード電極13下に保護膜12があるために、上記実施の形態1において示した半導体装置に対して、さらにダイオード部100の空乏層の広がる範囲が増え、図5(b) に示すように、この実施の形態2においては、ダイオード部100の容量が線形的に伸びるアノード電圧の範囲が広がり、アノード電圧に対して容量が線形的に変化する範囲を、上記実施の形態1に対して、さらに広げることができる効果がある。
【0045】
実施の形態3.
図6は本発明の実施の形態3に係る半導体装置の構造を示す断面図であり、図において、図1と同一符号は同一または相当する部分を示しており、300はMESFET(Metal Semiconductor Field Effect Transister )部、52は例えば不純物濃度が1×1017〜3×1018cm-3であるn型のGaAsからなる動作層、53はn型不純物を動作層52よりも高濃度に、例えば10倍程度の濃度に有するGaAsからなるキャップ層である。
【0046】
この実施の形態3に係る半導体装置は、実施の形態1において示した半導体装置において、半導体積層構造をバッファ層4,動作層52,キャップ層53により構成し、この半導体積層構造にトランジスタ部としてHEMTの代わりにMESFET部300を設けるようにしたものである。この半導体装置は、半導体基板5上に、バッファ層4,動作層52,キャップ層53を順次エピタキシャル成長させた後、上記実施の形態1と同様の製造工程を用いて各電極等を形成することにより製造される。
【0047】
次に動作について説明する。MESFET部300においては、ゲート電極8に電圧を印加することにより、ゲート電極8下の動作層52に形成される空乏層の大きさを変化させて、ソース電極7とドレイン電極9との間に流れる電流を制御することができる。また、ダイオード部100においては、アノード電極13の下部に形成される空乏層の大きさをアノード電圧により制御することにより、ダイオードの容量を変化させることができる。
【0048】
従来の、オーミック接触抵抗を下げるためのキャップ層を有するMESFETと,該MESFETと同一の半導体積層構造に集積されたダイオード部とを備えた半導体装置においては、本願の従来の技術において説明したHEMTとダイオードとを同一の半導体積層構造に集積した半導体装置と同様に、製造工程を簡略化するために、ダイオード部のアノード電極が形成される部分も、MESFETのゲート電極近傍と同様のリセスを有する構造とし、キャップ層の下の動作層にアノード電極を直接配置するようにして、ゲート電極とアノード電極とを同時に形成していたが、このような場合においても、上述した従来のHEMTとダイオードとを同一の半導体積層構造に集積した半導体装置と同様に、ダイオード部において空乏層の広がる範囲が動作層内のみに限られてしまい、空乏層の制御範囲が狭くなってしまうという問題があった。
【0049】
しかるに、この実施の形態3に係る半導体装置においては、アノード電極13をキャップ層53上に設けたことにより、アノード電極13の下部の能動層の厚さ、つまりキャリアを有する層の厚さをキャップ層53と動作層52との和として、従来のように、リセス内に露出した動作層上にアノード電極13を設けた場合に比べて厚くすることができ、これにより、ダイオード部100における空乏層の広がる範囲を従来よりも広くして、ダイオード部100の容量の変動幅を広くすることができ、ダイオード部100の容量が線形的に変化するアノード電圧の範囲を広くすることができる。
【0050】
このように、この実施の形態3によれば、半導体基板5上に配置された、バッファ層4、動作層52、キャップ層53からなる半導体積層構造と、キャップ層53上にオーミック接触するよう配置されたカソード電極10と、キャップ層53上に配置された,上記キャップ層53に対してショットキ接触可能なアノード電極とからなるダイオード部100と、上記キャップ層53に設けられた上記キャップ層53に達する深さのゲートリセス8a、及び該リセス8a内の上記動作層52上にショットキ接触するよう配置されたゲート電極8、並びに上記キャップ層53上の、上記リセス8aを挟んで互いに対向する領域に、オーミック接触するよう配置されたソース電極7およびドレイン電極9とからなるMESFET部300とを備えるようにしたから、ダイオード部とMESFET部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くすることができ、これにより、ダイオードの容量が線形的に変化する範囲を広くすることができる効果がある。
【0051】
実施の形態4.
本発明の実施の形態4に係る半導体装置は、上記実施の形態1に係る半導体装置において、上記第2の半導体層上の上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の電極との間隔が上記第1の電極と第2の電極との間の間隔と等間隔となるよう配置された,上記第2の半導体層にオーミック接触する第3の電極と、上記第1の電極と第3の電極とにそれぞれ接続された、該2つの電極に互いに異なる電圧を印加する手段とを備えている構成としたものであり、これにより、上記第1,第3の電極に電位差を発生させ、空乏層を第1の電極または第3の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる作用効果がある。
【0052】
図7はこの発明の実施の形態4に係る半導体装置の構造を示す断面図であり、図において図1と同一符号は同一または相当する部分を示しており、40は電位差の異なる2つの電圧を印加する電圧印加手段で、例えば異なる2つの電圧を出力可能な電源回路等が用いられる。10a,10bは第1,第2のカソード電極である。
【0053】
図8はこの発明の実施の形態4に係る半導体装置の動作を説明するための、半導体装置の主要部の構造を示す断面図(図8(a) 〜(c))、及び2つのカソード電極間電位差を与えた場合のアノード電圧と接合容量との関係を示す図(図8(d))であり、図において、図1と同一符号は同一または相当する部分を示しており、41は空乏層、44,45は接合容量が線形的に変化する領域を示している。
【0054】
この実施の形態4に係る半導体装置は、上記実施の形態1に係る半導体装置において、ダイオード部100のカソード電極を2つ設けるようにし、これらのカソード電極10a,10bをアノード電極13の両側に、アノード電極13に対して等間隔に配置するとともに、互いに短絡させずに、それぞれのカソード電極10a,10bを電圧印加手段と接続してそれぞれに異なる電圧を印加するようにしたものである。
【0055】
通常、ダイオード部100のアノード電極13直下の空乏層41の断面形状はほぼ半楕円状であり、アノード電極13の中心に対してぼほ対称となっている(図8(a))。この時、上記実施の形態1に係る半導体装置のように、2つのカソード電極10に電位差を与えないように、アノード電極13に対して、空乏層41が広がるような電圧を印加していくと、やがて空乏層41は電子供給層2と電子走行層3との界面に達するとともに、横方向に広がる(図8(b))。この時に、ダイオード部100の容量の変化はアノード電圧に対して線形でなくなる。
【0056】
これに対し、この実施の形態4に示すように、カソード電極10a,10b間に小さな電位差を加えるようにして、例えば、カソード電極10b側を高電位とすると、空乏層41はカソード電極10b側に広がり,傾きながら分布する(図8(c))。このため、空乏層41が電子供給層2と電子走行層3との界面に達するまでの距離が、カソード電極10a,10b間に電位差がなく空乏層がアノード電極13の直下方向に伸びる場合に比べて広くなるため、ダイオード部100の容量が線形的に変化するアノード電圧の範囲を、電位差の存在しない場合よりも広くすることができる。図8(d) からも、ダイオード部100の容量が線形的に変化するアノード電圧の範囲が、カソード電極10a,10b間に電位差を与えることにより増加していることがわかる。
【0057】
なお、この実施の形態4においては、実施の形態1に示した構造において、ダイオード部のカソード電極間に電位差を与えるようにした構造について説明したが、本発明は、上記実施の形態3に係る半導体装置においても適用できるものであり、このような場合においても、この実施の形態4と同様の効果を奏する。
【0058】
実施の形態5.
本発明の実施の形態5に係る半導体装置は、上記実施の形態1に係る半導体装置において、上記第2の半導体層上の、上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の半導体層にオーミック接触する第3の電極を備え、上記第2の電極は、上記第1の電極と第3の電極との中間位置からオフセットした位置に配置されており、上記第1の電極と第3の電極とは互いに接続されている構成としたものであり、これにより、空乏層を第1の電極または第3の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる作用効果がある。
【0059】
図9は本発明の実施の形態5に係る半導体装置のダイオード部の構造を示す断面図であり、図において、図9と同一符号は同一又は相当する部分を示しており、10c,10dは互いに短絡されているカソード電極、13aはアノード電極で、このアノード電極13aは、カソード電極10c,10dの両方から等間隔にある位置から、カソード電極10c,10dのいずれか一方の方向にオフセットした位置に配置されている。
【0060】
この実施の形態5に係る半導体装置は、上記実施の形態1に係る半導体装置において、ダイオード部100のカソード電極を2つの互いに短絡されたカソード電極10c,10dとするとともに、アノード電極13aをこれらの中心からいずれか一方の電極の方向にオフセットした位置に配置したものであり、この半導体装置のその他の部分の構成は、上記実施の形態1に示した構成と同様であるのでここでは省略している。
【0061】
この実施の形態5に係る半導体装置においては、2つの互いに短絡されたカソード電極10a,10bを設けるとともに、アノード電極13aをこれらの中心から、いずれか一方の方向にオフセットした位置に配置したことにより、アノード電極13aに負電圧を印加すると、アノード電極13aの下部に形成される空乏層41は、アノード電極13a下から、アノード電極13aから離れた方の電極に向かって傾きながら、基板方向に伸びていく。例えば、図9に示すように、アノード電極13aをカソード電極10cに近づけた位置に配置すると、空乏層41はカソード電極10d側の方向に傾いて伸びていくため、アノード電極が2つのカソード電極の中間に位置している場合に比べて、空乏層の伸びる範囲を広くすることができ、上記実施の形態4に示した半導体装置と同様の効果を奏することができる。
【0062】
なお、この実施の形態5においては、実施の形態1に示した構造において、ダイオード部のカソード電極間の、該カソード電極間の中心からオフセットした位置にアノード電極を配置した構造について説明したが、本発明は、上記実施の形態3に係る半導体装置の構造においても適用できるものであり、このような場合においても、実施の形態5と同様の効果を奏する。
【0063】
なお、上記実施の形態1〜5においては、GaAs基板を用いた半導体装置について説明したが、本発明は、その他の基板としてInP基板等を用いた場合においても適用できるものであり、このような場合においても、上記実施の形態1〜5と同様の効果を奏する。
【0064】
また、上記実施の形態1〜5においては、電子供給層や動作層として、n型の不純物を有する半導体層を用いた場合について説明したが、本発明は、電子供給層や動作層として、p型の不純物を有する半導体層を用いた場合においても適用できるものであり、このような場合においても、上記実施の形態1〜5と同様の効果を奏する。
【0065】
また、上記実施の形態1〜5においてはダイオード部と同一半導体積層構造に集積するトランジスタとして、HEMTまたはMESFETを用いた場合について説明したが、本発明は、オーミック接触用のキャップ層を備えたトランジスタであれば、どのようなトランジスタを集積した場合においても適用できるものであり、このような場合においても上記実施の形態1〜5と同様の効果を奏する。
【0066】
実施の形態6.
図10は本発明の実施の形態6に係る半導体装置の構造を示す断面図であり、図において、図1と同一符号は同一または相当する部分を示しており、60はキャップ層1と同一材料からなるエピタキシャル層である。
【0067】
また、図11は本発明の実施の形態6に係る半導体装置の製造方法を示す断面図であり、図において、図10と同一符号は同一または相当する部分を示している。
【0068】
次に製造方法について説明する。まず、図11(a) に示すように、半絶縁性の半導体基板5上に、バッファ層4,電子走行層3,電子供給層2,キャップ層1を順次エピタキシャル成長法で形成して半導体積層構造を形成し、ダイオードやトランジスタを形成する領域外の部分にはアイソレーションを目的としてプロトン注入等のイオン注入を行い、アイソレーション領域6を形成する。なお、エピタキシャル成長法を用いる代わりに、半導体基板に、イオン注入等を行うことにより、上記と同様の構造の半導体積層構造を形成するようにしてもよい。
【0069】
続いて、図11(b) に示すように、ダイオード部を形成するためのエピタキシャル層60を上記半導体積層構造上にエピタキシャル成長法で形成する。なお、このエピタキシャル層60はHEMTに用いられる半導体積層構造のような複雑な構造である必要はなく、この実施の形態6のようなオーミック抵抗を低減するためにキャップ層1と同じ材料からなる単層構造としたり、キャップ層1よりも高濃度に不純物を有する層としたり、逆方向耐圧を得るための低濃度層をショットキー形成層として用いた構造としたり、チャネル抵抗を低減するために不純物を中濃度に有する層が低濃度層の直下に配置されるよう積層した構造としても良く、通常のダイオードが形成可能な不純物を有するエピタキシャル層であればどのような構造のものでもよい。
【0070】
次に、図11(c) に示すように、エピタキシャル層60上のダイオードを形成する領域上に、カソード電極を形成するための金属を蒸着法もしくはスパッタ法等でマスク等を用いて形成して、カソード電極10を設け、続いて、エピタキシャル層60のダイオードを形成する領域を除く領域をエッチングし除去する。このエッチングにおいて深さ方向の制御を容易にするために、予め、エピタキシャル層60とキャップ層1との間に、エッチングストッパ層を設けておくようにしてもよい。
【0071】
その後、上記実施の形態1において説明した方法と同様の方法により、HEMT部200を形成し、その後、全面に保護膜12を形成し、該保護膜12のアノード電極を形成する領域,及び各電極の上部に設けられた保護膜をエッチングにより除去し(図11(d))、配線金属11および、該配線金属11と同じ材料からなるアノード電極13を形成する。
【0072】
この実施の形態6においては、HEMT部200を形成するために必要な半導体積層構造を形成した後、さらに、半導体積層構造のダイオード部100を形成する領域上ににエピタキシャル層60を設け、このエピタキシャル層60にダイオード部を形成した構造としたことにより、従来の半導体装置においては電子供給層の厚さにより制限されていたアノード電極の下部に形成される空乏層の広がる範囲を、電子供給層2の厚さよりも広くすることが可能となり、同一の半導体基板上に、ダイオード部とトランジスタ部とを形成してなる半導体装置において、ダイオード部100のアノード電極13の下部に形成される空乏層の広がる範囲を広くして、ダイオード部100の容量を線形的に変化させられる範囲を広くできる効果がある。
【0073】
また、アノード電極13と配線金属11を同一材料としたことにより、これらを同時に形成でき、製造工程を簡略化することができる効果がある。
【0074】
【発明の効果】
以上のように、この発明に係る半導体装置によれば、半導体基板と、該半導体基板上に配置され第1導電型不純物を有する第1の半導体層と、該第1の半導体層上に形成され該第1の半導体層よりも高濃度に第1導電型不純物を有する第2の半導体層を有する、少なくとも2層以上の半導体層からなる半導体積層構造と、上記第2の半導体層上にオーミック接触するよう配置された第1の電極と、上記第2の半導体層上に配置された,上記第2の半導体層に対してショットキ接触可能な第2の電極とからなるダイオード部と、上記第2の半導体層に設けられた上記第1の半導体層に達する深さのリセス内に、該リセス内に露出した上記第1の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第2の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えるようにしたから、ダイオード部とトランジスタ部とを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くし、容量が線形的に変化する範囲を広くして、これにより、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【0075】
また、この発明によれば、上記半導体装置において、上記第1の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、上記第2の電極は該金属配線と同一材料よりなるようにしたから、上記第2の電極を金属配線と同時に形成することができるため、製造工程を簡略化できるとともに、通常の金属配線を備えたトランジスタを形成する工程に新たな工程を加えることなく、ダイオード部を形成することができる。
【0076】
また、この発明によれば、上記半導体装置において、上記第2の電極と第2の半導体層との間に絶縁物からなる保護膜を配置するようにしたから、ダイオード部の空乏層の広がる範囲を更に広くすることができ、ダイオード部の容量の制御範囲を更に広くすることができる効果がある。
【0077】
また、この発明によれば、上記半導体装置において、上記第2の半導体層上の上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の電極との間隔が上記第1の電極と第2の電極との間の間隔と等間隔となるよう配置された,上記第2の半導体層にオーミック接触する第3の電極と、上記第1の電極と第3の電極とにそれぞれ接続された、該2つの電極に互いに異なる電圧を印加する手段とを備えているようにしたから、上記第1,第3の電極に電位差を発生させ、空乏層を第1の電極または第3の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【0078】
また、この発明によれば、上記半導体装置において、上記第2の半導体層上の、上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の半導体層にオーミック接触する第3の電極を備え、上記第2の電極は、上記第1の電極と第3の電極との中間位置からオフセットした位置に配置されており、上記第1の電極と第3の電極とは互いに接続されているようにしたから、空乏層を第1の電極または第3の電極のいずれかの方向に傾けながら広がるようにすることができ、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【0079】
また、この発明によれば、上記半導体装置において、上記半導体積層構造は、半導体基板上に順次配置された,バッファ層、アンドープ電子走行層、第1導電型不純物を有する電子供給層、及び該電子供給層よりも高濃度に第1導電型不純物を有するキャップ層からなるようにしたから、ダイオード部とトランジスタ部,特にHEMTとを同一の半導体積層構造に集積化した半導体装置において、ダイオード部の空乏層の広がる範囲を広くすることができ、これにより、ダイオード部の容量の制御範囲を広くすることができる効果がある。
【0080】
また、この発明に係る半導体装置の製造方法によれば半導体基板上に、第1導電型不純物を有する第1の半導体層と、該第1の半導体層上に該第1の半導体層よりも高濃度に第1導電型不純物を有する第2の半導体層を有する、少なくとも2層以上の半導体層からなる半導体積層構造を形成する工程と、上記半導体積層構造上に、第1の電極、ソース電極、及びドレイン電極を形成するための材料を堆積し、該材料を熱処理して上記第2の半導体層にオーミック接触する第1の電極、ソース電極、及びドレイン電極を形成する工程と、上記半導体積層構造上にレジストを形成し、該レジストの、上記ソース電極とドレイン電極とに挟まれた領域内に開口部を設け、該レジストをマスクとして上記第2の半導体層を上記第1の半導体層が露出するようエッチングしてゲートリセスを形成する工程と、上記レジストをマスクとして上記半導体積層構造上にゲート電極材料を堆積し、上記レジストを除去して、該ゲートリセス内に露出した上記第1の半導体層上にゲート電極を形成する工程と、上記第1の電極の近傍の上記第2の半導体層上に、上記第2の半導体層にショットキ接触する第2の電極を形成する工程とを備えるようにしたから、ダイオード部とトランジスタ部とを同一の半導体積層構造に集積化するとともに、ダイオード部の空乏層の広がる範囲を広くすることができ、ダイオード部の容量の制御範囲を広くすることができる半導体装置を提供することができる効果がある。
【0081】
また、この発明によれば、上記半導体装置の製造方法において、上記第2の電極を形成する工程と同時に、該第2の電極の材料と同じ材料からなる,上記第1の電極、ソース電極、及びドレイン電極と接続された配線を形成する工程を含むようにしたから、上記第2の電極を配線と同時に形成することができ、製造工程を簡略化できるとともに、通常の金属配線を備えたトランジスタを形成する工程に新たな工程を加えることなく、ダイオード部を形成することができる効果がある。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る半導体装置を説明するための図である。
【図2】 本発明の実施の形態1に係る半導体装置の製造方法を示す断面工程図である。
【図3】 本発明の実施の形態1に係る半導体装置を用いたマイクロ波回路の一例を示す図である。
【図4】 本発明の実施の形態1に係る半導体装置を用いたマイクロ波回路の他の例を説明するための図である。
【図5】 本発明の実施の形態2に係る半導体装置を説明するための図である。
【図6】 本発明の実施の形態3に係る半導体装置の構造を示す断面図である。
【図7】 本発明の実施の形態4に係る半導体装置の構造を示す図である。
【図8】 本発明の実施の形態4に係る半導体装置の動作を説明するための図である。
【図9】 本発明の実施の形態5に係る半導体装置のダイオード部の構造を示す図である。
【図10】 本発明の実施の形態6に係る半導体装置の構造を示す断面図である。
【図11】 本発明の実施の形態6に係る半導体装置の製造方法を示す断面図である。
【図12】 従来の半導体装置の構造を示す断面図である。
【符号の説明】
1,53 キャップ層、2 電子供給層、3 電子走行層、4 バッファ層、5 半絶縁性基板、6 アイソレーション領域、7 ソース電極、8 ゲート電極、8a ゲートリセス、9 ドレイン電極、10,10a〜10d カソード電極、11 金属配線、12 保護膜、13,38 アノード電極、14 フォトレジスト、15 共振回路、16,22 トランジスタ、17 帰還回路、
18,29 出力回路、19,25 出力端子、20,30 ダイオード、21外部変調用端子、23 入力端子、24 入力側整合回路、26 位相制御回路、27 制御端子、28 ストリップ線路、38a リセス、40 電圧印加手段、41 空乏層、44,45 線形変化領域、52 動作層、60 エピタキシャル層、100 ダイオード部、200 HEMT部、300 MESFET部。
Claims (8)
- 半導体基板と、該半導体基板上に配置され第1導電型不純物を有する第1の半導体層と、該第1の半導体層上に形成され該第1の半導体層よりも高濃度に第1導電型不純物を有する第2の半導体層を有する、少なくとも2層以上の半導体層からなる半導体積層構造と、
上記第2の半導体層上にオーミック接触するよう配置された第1の電極と、上記第2の半導体層上に配置された,上記第2の半導体層に対してショットキ接触可能な第2の電極とからなるダイオード部と、
上記第2の半導体層に設けられた上記第1の半導体層に達する深さのリセス内に、該リセス内に露出した上記第1の半導体層上にショットキ接触するよう配置されたゲート電極と、上記第2の半導体層上の上記リセスを挟んで互いに対向する領域上に、該各領域にオーミック接触するよう配置されたソース電極およびドレイン電極とを有するトランジスタ部とを備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第1の電極、ソース電極、およびドレイン電極は、複数の金属配線と接続されており、
上記第2の電極は該金属配線と同一材料よりなることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第2の電極と第2の半導体層との間には絶縁物からなる保護膜が配置されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第2の半導体層上の上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の電極との間隔が上記第1の電極と第2の電極との間の間隔と等間隔となるよう配置された,上記第2の半導体層にオーミック接触する第3の電極と、
上記第1の電極と第3の電極とにそれぞれ接続された、該2つの電極に互いに異なる電圧を印加する手段とを備えていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第2の半導体層上の、上記第2の電極を挟んで上記第1の電極に対向する領域上に、上記第2の半導体層にオーミック接触する第3の電極を備え、
上記第2の電極は、上記第1の電極と第3の電極との中間位置からオフセットした位置に配置されており、
上記第1の電極と第3の電極とは互いに接続されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記半導体積層構造は、半導体基板上に順次配置された,バッファ層、アンドープ電子走行層、第1導電型不純物を有する電子供給層、及び該電子供給層よりも高濃度に第1導電型不純物を有するキャップ層からなると共に、該第1導電型不純物を有する電子供給層が上記第1の半導体層に、該キャップ層が上記第2の半導体層にそれぞれ相当することを特徴とする半導体装置。 - 半導体基板上に、第1導電型不純物を有する第1の半導体層と、該第1の半導体層上に該第1の半導体層よりも高濃度に第1導電型不純物を有する第2の半導体層を有する、少なくとも2層以上の半導体層からなる半導体積層構造を形成する工程と、
上記半導体積層構造上に、第1の電極、ソース電極、及びドレイン電極を形成するための材料を堆積し、該材料を熱処理して上記第2の半導体層にオーミック接触する第1の電極、ソース電極、及びドレイン電極を形成する工程と、
上記半導体積層構造上にレジストを形成し、該レジストの、上記ソース電極とドレイン電極とに挟まれた領域内に開口部を設け、該レジストをマスクとして上記第2の半導体層を上記第1の半導体層が露出するようエッチングしてゲートリセスを形成する工程と、
上記レジストをマスクとして上記半導体積層構造上にゲート電極材料を堆積し、上記レジストを除去して、該ゲートリセス内に露出した上記第1の半導体層上にゲート電極を形成する工程と、
上記第1の電極の近傍の上記第2の半導体層上に、上記第2の半導体層にショットキ接触する第2の電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
上記第2の電極を形成する工程と同時に、該第2の電極の材料と同じ材料からなる,上記第1の電極、ソース電極、及びドレイン電極と接続された配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
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