JPH09331025A - 半導体装置、及び半導体装置の製造方法 - Google Patents
半導体装置、及び半導体装置の製造方法Info
- Publication number
- JPH09331025A JPH09331025A JP8146986A JP14698696A JPH09331025A JP H09331025 A JPH09331025 A JP H09331025A JP 8146986 A JP8146986 A JP 8146986A JP 14698696 A JP14698696 A JP 14698696A JP H09331025 A JPH09331025 A JP H09331025A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- semiconductor
- semiconductor layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 300
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 5
- 239000007772 electrode material Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 321
- 238000000034 method Methods 0.000 description 25
- 230000000694 effects Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 12
- 238000002955 isolation Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 7
- 230000005533 two-dimensional electron gas Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ダイオードとトランジスタとを同じ半導体積
層構造に集積するとともに、ダイオードの容量の制御範
囲を広くすることができる半導体装置を提供することを
課題とする。 【解決手段】 半導体基板５上に配置された、バッファ
層４、電子走行層３、電子供給層２、キャップ層１から
なる半導体積層構造に、キャップ層１上に配置されたカ
ソード電極１０と、キャップ層１上に配置されたアノー
ド電極とからなるダイオード部１００と、ゲートリセス
８ａ、及び該リセス８ａ内の上記電子供給層２上に配置
されたゲート電極８、並びにソース電極７およびドレイ
ン電極９とからなるＨＥＭＴ部２００とを設けた。
層構造に集積するとともに、ダイオードの容量の制御範
囲を広くすることができる半導体装置を提供することを
課題とする。 【解決手段】 半導体基板５上に配置された、バッファ
層４、電子走行層３、電子供給層２、キャップ層１から
なる半導体積層構造に、キャップ層１上に配置されたカ
ソード電極１０と、キャップ層１上に配置されたアノー
ド電極とからなるダイオード部１００と、ゲートリセス
８ａ、及び該リセス８ａ内の上記電子供給層２上に配置
されたゲート電極８、並びにソース電極７およびドレイ
ン電極９とからなるＨＥＭＴ部２００とを設けた。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置，およ
び半導体装置の製造方法に関し、特に、電圧を印加する
ことにより容量を制御する可変容量素子を備えた半導体
装置に関するものである。
び半導体装置の製造方法に関し、特に、電圧を印加する
ことにより容量を制御する可変容量素子を備えた半導体
装置に関するものである。
【０００２】
【従来の技術】従来から半導体ダイオードの電圧印加に
対してその容量及び抵抗値の変化する性質が利用されて
きた。マイクロ波やミリ波帯で動作させる回路において
はこのダイオードを電圧印加に対する可変容量素子とし
て用いてきており、特に容量に対する変化を利用して回
路の動作周波数を変化させるために利用されてきた。
対してその容量及び抵抗値の変化する性質が利用されて
きた。マイクロ波やミリ波帯で動作させる回路において
はこのダイオードを電圧印加に対する可変容量素子とし
て用いてきており、特に容量に対する変化を利用して回
路の動作周波数を変化させるために利用されてきた。
【０００３】このような従来のダイオードとしては、縦
積み構造に代表される立体型の構造のものが主流であっ
たが、近年、マイクロ波・ミリ波帯で動作する回路は、
半導体製造技術を用いることで平面回路上にトランジス
タやダイオード等を集積するようになっている。これら
の能動素子に加えて、さらにキャパシタや伝送線路など
の回路を集積したモノリシックマイクロ波集積回路（Mo
nolithic MicrowaveＩＣ：以下ＭＭＩＣと略す）の開発
が盛んになり、携帯電話などに代表される装置に用いら
れるようにマイクロ波回路の主流になってきている。
積み構造に代表される立体型の構造のものが主流であっ
たが、近年、マイクロ波・ミリ波帯で動作する回路は、
半導体製造技術を用いることで平面回路上にトランジス
タやダイオード等を集積するようになっている。これら
の能動素子に加えて、さらにキャパシタや伝送線路など
の回路を集積したモノリシックマイクロ波集積回路（Mo
nolithic MicrowaveＩＣ：以下ＭＭＩＣと略す）の開発
が盛んになり、携帯電話などに代表される装置に用いら
れるようにマイクロ波回路の主流になってきている。
【０００４】一方、ＭＭＩＣでは、特にミリ波に代表さ
れるように超高周波で動作するトランジスタとしてＨＥ
ＭＴ（High Electron Mobility Transistor ：高電子移
動度トランジスタ）が良く用いられるようになってき
た。そして、このＨＥＭＴ等のトランジスタとダイオー
ドを同一基板上に作ることはマイクロ波およびミリ波回
路を半導体基板上に製作する上で必須となりつつある。
例えば、発振器などの場合、発振素子としてトランジス
タを用い、周波数を変化するための同調回路部にダイオ
ードが用いられる。
れるように超高周波で動作するトランジスタとしてＨＥ
ＭＴ（High Electron Mobility Transistor ：高電子移
動度トランジスタ）が良く用いられるようになってき
た。そして、このＨＥＭＴ等のトランジスタとダイオー
ドを同一基板上に作ることはマイクロ波およびミリ波回
路を半導体基板上に製作する上で必須となりつつある。
例えば、発振器などの場合、発振素子としてトランジス
タを用い、周波数を変化するための同調回路部にダイオ
ードが用いられる。
【０００５】図１２は従来のダイオードとＨＥＭＴとを
同一基板上の同一の半導体積層構造に集積した半導体装
置の構造を示す断面図であり、図において、１００はダ
イオード部、２００はＨＥＭＴ部，５は半絶縁性ＧａＡ
ｓ基板、４はバッファ層、３はアンドープＩｎＧａＡｓ
からなる電子走行層、２はｎ型のＡｌＧａＡｓからなる
電子供給層、１はキャップ層で、このキャップ層１にオ
ーミック接触するソース電極と，ドレイン電極との抵抗
を下げるために、ｎ型不純物が上記電子供給層２よりも
高濃度にドープされている。バッファ層４，電子走行層
３，電子供給層２，キャップ層１は基板５上に順次積層
されて、半導体積層構造を形成している。７，９は、そ
れぞれＡｕＧｅ／Ｎｉ／Ａｕ等が順次積層されてなるソ
ース電極，ドレイン電極、８ａはゲートリセスで、その
底面には電子供給層２が露出している。８はＴｉ／Ａｌ
／Ｍｏ等からなり、上記チャネル層２とショットキ接触
するゲート電極、３８ａはその底面に電子供給層２が露
出しているリセス、３８はＴｉ／Ａｌ／Ｍｏ等からな
り、上記電子供給層２とショットキ接触するアノード電
極で、上記リセス３８ａ及びアノード電極３８は、上記
ゲートリセス８ａ及びゲート電極８と同時に形成され
る。１０はキャップ層１とオーミック接触するＡｕＧｅ
／Ｎｉ／Ａｕ等からなるカソード電極で、この従来例に
おいてはアノード電極３８の両側に設けられており、図
示されていないが互いに短絡されている。１１はＳｉＯ
ｘ等の絶縁膜からなる保護膜（パッシベーション膜）、
１１はＴｉ／Ａｕ等からなる配線用金属、６はプロトン
注入等により絶縁化されてなる，ダイオード部１００と
ＨＥＭＴ部２００とを素子分離するためのアイソレーシ
ョン領域である。
同一基板上の同一の半導体積層構造に集積した半導体装
置の構造を示す断面図であり、図において、１００はダ
イオード部、２００はＨＥＭＴ部，５は半絶縁性ＧａＡ
ｓ基板、４はバッファ層、３はアンドープＩｎＧａＡｓ
からなる電子走行層、２はｎ型のＡｌＧａＡｓからなる
電子供給層、１はキャップ層で、このキャップ層１にオ
ーミック接触するソース電極と，ドレイン電極との抵抗
を下げるために、ｎ型不純物が上記電子供給層２よりも
高濃度にドープされている。バッファ層４，電子走行層
３，電子供給層２，キャップ層１は基板５上に順次積層
されて、半導体積層構造を形成している。７，９は、そ
れぞれＡｕＧｅ／Ｎｉ／Ａｕ等が順次積層されてなるソ
ース電極，ドレイン電極、８ａはゲートリセスで、その
底面には電子供給層２が露出している。８はＴｉ／Ａｌ
／Ｍｏ等からなり、上記チャネル層２とショットキ接触
するゲート電極、３８ａはその底面に電子供給層２が露
出しているリセス、３８はＴｉ／Ａｌ／Ｍｏ等からな
り、上記電子供給層２とショットキ接触するアノード電
極で、上記リセス３８ａ及びアノード電極３８は、上記
ゲートリセス８ａ及びゲート電極８と同時に形成され
る。１０はキャップ層１とオーミック接触するＡｕＧｅ
／Ｎｉ／Ａｕ等からなるカソード電極で、この従来例に
おいてはアノード電極３８の両側に設けられており、図
示されていないが互いに短絡されている。１１はＳｉＯ
ｘ等の絶縁膜からなる保護膜（パッシベーション膜）、
１１はＴｉ／Ａｕ等からなる配線用金属、６はプロトン
注入等により絶縁化されてなる，ダイオード部１００と
ＨＥＭＴ部２００とを素子分離するためのアイソレーシ
ョン領域である。
【０００６】次に製造方法について説明する。まず、基
板５上にバッファ層４，電子走行層３，電子供給層２，
キャップ層１をＭＯＣＶＤ（Metal-Organic Chemical V
aporDeposition:有機金属気相成長) 法等により順次エ
ピタキシャル成長させて半導体積層構造を形成する。次
に、該半導体積層構造のＨＥＭＴを形成する領域，およ
びダイオードを形成する領域の間にプロトン注入等を行
い、アイソレーション領域６を形成する。続いて、キャ
ップ層１上に、ソース電極，ドレイン電極，カソード電
極を形成するためにＡｕＧｅ／Ｎｉ／Ａｕを形成した
後、熱処理を行い、キャップ層１にオーミック接触する
ソース電極７，ドレイン電極９，カソード電極１０を形
成する。次に、半導体積層構造の全面にレジスト（図示
せず）を形成した後、このレジストのゲートリセス８
ａ，リセス３８ａを形成する部分にフォトリソグラフィ
ー技術を用いて開口部を設け、このレジストをマスクと
してキャップ層１をウエットエッチングして、ゲートリ
セス８ａ，リセス３８ａを形成し、さらに、上記レジス
トをマスクとしてＴｉ／Ａｌ／Ｍｏを蒸着し、レジスト
上の上記Ｔｉ／Ａｌ／Ｍｏを上記レジストとともにリフ
トオフしてゲート電極８，アノード電極３８を形成し、
半導体積層構造全面に保護膜１２を形成した後、上記保
護膜１２の各電極上の部分に開口部を設け、該開口部上
に金属配線を形成することにより、図１２に示すような
半導体装置を得る。
板５上にバッファ層４，電子走行層３，電子供給層２，
キャップ層１をＭＯＣＶＤ（Metal-Organic Chemical V
aporDeposition:有機金属気相成長) 法等により順次エ
ピタキシャル成長させて半導体積層構造を形成する。次
に、該半導体積層構造のＨＥＭＴを形成する領域，およ
びダイオードを形成する領域の間にプロトン注入等を行
い、アイソレーション領域６を形成する。続いて、キャ
ップ層１上に、ソース電極，ドレイン電極，カソード電
極を形成するためにＡｕＧｅ／Ｎｉ／Ａｕを形成した
後、熱処理を行い、キャップ層１にオーミック接触する
ソース電極７，ドレイン電極９，カソード電極１０を形
成する。次に、半導体積層構造の全面にレジスト（図示
せず）を形成した後、このレジストのゲートリセス８
ａ，リセス３８ａを形成する部分にフォトリソグラフィ
ー技術を用いて開口部を設け、このレジストをマスクと
してキャップ層１をウエットエッチングして、ゲートリ
セス８ａ，リセス３８ａを形成し、さらに、上記レジス
トをマスクとしてＴｉ／Ａｌ／Ｍｏを蒸着し、レジスト
上の上記Ｔｉ／Ａｌ／Ｍｏを上記レジストとともにリフ
トオフしてゲート電極８，アノード電極３８を形成し、
半導体積層構造全面に保護膜１２を形成した後、上記保
護膜１２の各電極上の部分に開口部を設け、該開口部上
に金属配線を形成することにより、図１２に示すような
半導体装置を得る。
【０００７】次に動作について説明する。まず、ＨＥＭ
Ｔ部２００においては、アンドープの電子走行層３上に
ｎ型不純物を有する電子供給層２が配置されているた
め、この電子供給層２の電子走行層３との界面側に２次
元電子ガス層が形成され、この２次元電子ガス層を電子
が走行する。そして、この２次元電子ガス層には電子走
行の障害となるドナーイオンが存在しないため、電子は
高電子移動度を持つことができる。
Ｔ部２００においては、アンドープの電子走行層３上に
ｎ型不純物を有する電子供給層２が配置されているた
め、この電子供給層２の電子走行層３との界面側に２次
元電子ガス層が形成され、この２次元電子ガス層を電子
が走行する。そして、この２次元電子ガス層には電子走
行の障害となるドナーイオンが存在しないため、電子は
高電子移動度を持つことができる。
【０００８】ダイオード部１００においては、アノード
電極３８にマイナスの電位をかけると、該アノード電極
３８直下に形成される空乏層が印加される電位に応じて
広がり、この空乏層が広がることによってダイオード部
１００の容量が変化する。このような電圧印加に対して
容量変化するダイオードは、一般にバラクタダイオード
といわれる。
電極３８にマイナスの電位をかけると、該アノード電極
３８直下に形成される空乏層が印加される電位に応じて
広がり、この空乏層が広がることによってダイオード部
１００の容量が変化する。このような電圧印加に対して
容量変化するダイオードは、一般にバラクタダイオード
といわれる。
【０００９】ここで、ダイオード部１００の容量はアノ
ード電極３８直下の、不純物がドーピングされた能動層
に形成される空乏層の大きさに依存しており、アノード
電極３８にかかる電位によって空乏層の大きさを変える
ことで、その容量を制御することができるが、ダイオー
ド部１００の容量は、電圧の印加によって無限に広がる
わけではなく、半導体基板５上に形成された能動層、つ
まり不純物を有する層の厚みでその制御範囲が決まり、
電圧の印加によって空乏層が広がり、この空乏層は能動
層と絶縁層との界面まで広がる。
ード電極３８直下の、不純物がドーピングされた能動層
に形成される空乏層の大きさに依存しており、アノード
電極３８にかかる電位によって空乏層の大きさを変える
ことで、その容量を制御することができるが、ダイオー
ド部１００の容量は、電圧の印加によって無限に広がる
わけではなく、半導体基板５上に形成された能動層、つ
まり不純物を有する層の厚みでその制御範囲が決まり、
電圧の印加によって空乏層が広がり、この空乏層は能動
層と絶縁層との界面まで広がる。
【００１０】
【発明が解決しようとする課題】以上のように従来の半
導体装置は構成されていたが、ＨＥＭＴ等のオーミック
接触用のキャップ層を備えたトランジスタが形成されて
いる半導体積層構造と同一の半導体積層構造に対してダ
イオードを形成するようにした半導体装置においては、
トランジスタ部を形成する工程においてダイオード部も
同時に形成すれば製造工程を簡略化できることから、ダ
イオード部とトランジスタ部とをほぼ同様の構造とし
て、同時形成できるようにしている。即ち、ＨＥＭＴな
どのトランジスタでは、トランジスタとしての性能を確
保するためにリセスと呼ばれる溝が形成されており、ダ
イオード部にもトランジスタ部と同様のリセスを形成
し、このリセス内にアノード電極を配置する構成とし
て、このリセスとアノード電極とを、トランジスタのゲ
ートリセス及びゲート電極と同時に形成するようにして
いる。例えば、ＨＥＭＴの場合には、ゲート耐圧の関係
などから、このリセスが電子供給層の界面まで掘られて
いるが、ダイオード部にもこのような電子供給層の界面
まで掘られたリセスを設けるようにしている。この結
果、アノード電極の下の能動層つまりキャリアが存在す
る層の厚さは、ゲート電極下の能動層の厚さ、つまり電
子供給層２の厚さと同じとなっている。しかしながら、
通常、ＨＥＭＴのゲート電極下の電子供給層２の厚さは
非常に薄いために、ダイオード部１００の能動層つまり
電子供給層２の厚さも同様に薄く、アノード電極３８下
に空乏層の広がる範囲が非常に狭く、容量を調整できる
電圧範囲は比較的狭いものとなってしまう。
導体装置は構成されていたが、ＨＥＭＴ等のオーミック
接触用のキャップ層を備えたトランジスタが形成されて
いる半導体積層構造と同一の半導体積層構造に対してダ
イオードを形成するようにした半導体装置においては、
トランジスタ部を形成する工程においてダイオード部も
同時に形成すれば製造工程を簡略化できることから、ダ
イオード部とトランジスタ部とをほぼ同様の構造とし
て、同時形成できるようにしている。即ち、ＨＥＭＴな
どのトランジスタでは、トランジスタとしての性能を確
保するためにリセスと呼ばれる溝が形成されており、ダ
イオード部にもトランジスタ部と同様のリセスを形成
し、このリセス内にアノード電極を配置する構成とし
て、このリセスとアノード電極とを、トランジスタのゲ
ートリセス及びゲート電極と同時に形成するようにして
いる。例えば、ＨＥＭＴの場合には、ゲート耐圧の関係
などから、このリセスが電子供給層の界面まで掘られて
いるが、ダイオード部にもこのような電子供給層の界面
まで掘られたリセスを設けるようにしている。この結
果、アノード電極の下の能動層つまりキャリアが存在す
る層の厚さは、ゲート電極下の能動層の厚さ、つまり電
子供給層２の厚さと同じとなっている。しかしながら、
通常、ＨＥＭＴのゲート電極下の電子供給層２の厚さは
非常に薄いために、ダイオード部１００の能動層つまり
電子供給層２の厚さも同様に薄く、アノード電極３８下
に空乏層の広がる範囲が非常に狭く、容量を調整できる
電圧範囲は比較的狭いものとなってしまう。
【００１１】したがって、ダイオードを電圧印加に対し
て容量変化するものとして利用する場合には、印加電圧
に対して大きく容量値が変化するとともに、その変化は
電圧に対して線形的に変化するものであることが望まれ
るにもかかわらず、ダイオードをＨＥＭＴ等のオーミッ
ク接触のためのキャップ層を備えたトランジスタと同一
半導体積層構造に形成する場合、ダイオードの容量の制
御範囲はトランジスタのゲート電極下の能動層の厚みで
決定されるとともに、その厚さが非常に薄いものである
ために、印加電圧に対して線形的に容量が変化する範囲
が狭くて、発振器の発振周波数の変調範囲が狭くなり、
所望の特性を備えた半導体装置が得られないという問題
があった。
て容量変化するものとして利用する場合には、印加電圧
に対して大きく容量値が変化するとともに、その変化は
電圧に対して線形的に変化するものであることが望まれ
るにもかかわらず、ダイオードをＨＥＭＴ等のオーミッ
ク接触のためのキャップ層を備えたトランジスタと同一
半導体積層構造に形成する場合、ダイオードの容量の制
御範囲はトランジスタのゲート電極下の能動層の厚みで
決定されるとともに、その厚さが非常に薄いものである
ために、印加電圧に対して線形的に容量が変化する範囲
が狭くて、発振器の発振周波数の変調範囲が狭くなり、
所望の特性を備えた半導体装置が得られないという問題
があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたものであり、オーミック接触のための層
を備えたトランジスタとダイオードとを同じ半導体積層
構造に集積するとともに、ダイオードの容量の制御範囲
を広くすることができる半導体装置を提供することを目
的とする。
ためになされたものであり、オーミック接触のための層
を備えたトランジスタとダイオードとを同じ半導体積層
構造に集積するとともに、ダイオードの容量の制御範囲
を広くすることができる半導体装置を提供することを目
的とする。
【００１３】また、この発明は上記のような問題点を解
消するためになされたものであり、オーミック接触のた
めのトランジスタとダイオードとを同じ半導体積層構造
に集積するとともに、ダイオードの容量の制御範囲を広
くすることができる半導体装置の製造方法を提供するこ
とを目的とする。
消するためになされたものであり、オーミック接触のた
めのトランジスタとダイオードとを同じ半導体積層構造
に集積するとともに、ダイオードの容量の制御範囲を広
くすることができる半導体装置の製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、該半導体基板上に配置された、第
１導電型不純物を有する第１の半導体層上に、該第１の
半導体層よりも高濃度に第１導電型不純物を有する第２
の半導体層を配置してなる層をその表面側に有する、少
なくとも２層以上の半導体層からなる半導体積層構造
と、上記第２の半導体層上にオーミック接触するよう配
置された第１の電極と、上記第２の半導体層上に配置さ
れた，上記第２の半導体層に対してショットキ接触可能
な第２の電極とからなるダイオード部と、上記第２の半
導体層に設けられた上記第１の半導体層に達する深さの
リセス内に、該リセス内に露出した上記第１の半導体層
上にショットキ接触するよう配置されたゲート電極と、
上記第２の半導体層上の上記リセスを挟んで互いに対向
する領域上に、該各領域にオーミック接触するよう配置
されたソース電極およびドレイン電極とを有するトラン
ジスタ部とを備えたものである。
置は、半導体基板と、該半導体基板上に配置された、第
１導電型不純物を有する第１の半導体層上に、該第１の
半導体層よりも高濃度に第１導電型不純物を有する第２
の半導体層を配置してなる層をその表面側に有する、少
なくとも２層以上の半導体層からなる半導体積層構造
と、上記第２の半導体層上にオーミック接触するよう配
置された第１の電極と、上記第２の半導体層上に配置さ
れた，上記第２の半導体層に対してショットキ接触可能
な第２の電極とからなるダイオード部と、上記第２の半
導体層に設けられた上記第１の半導体層に達する深さの
リセス内に、該リセス内に露出した上記第１の半導体層
上にショットキ接触するよう配置されたゲート電極と、
上記第２の半導体層上の上記リセスを挟んで互いに対向
する領域上に、該各領域にオーミック接触するよう配置
されたソース電極およびドレイン電極とを有するトラン
ジスタ部とを備えたものである。
【００１５】また、上記半導体装置において、上記第１
の電極、ソース電極、およびドレイン電極は、複数の金
属配線と接続されており、上記第２の電極は該金属配線
と同一材料よりなるようにしたものである。
の電極、ソース電極、およびドレイン電極は、複数の金
属配線と接続されており、上記第２の電極は該金属配線
と同一材料よりなるようにしたものである。
【００１６】また、上記半導体装置において、上記第１
の電極と第２の半導体層との間に保護膜を配置するよう
にしたものである。
の電極と第２の半導体層との間に保護膜を配置するよう
にしたものである。
【００１７】また、上記半導体装置において、上記第２
の半導体層上の上記第２の電極を挟んで上記第１の電極
に対向する領域上に、上記第２の電極との間隔が上記第
１の電極と第２の電極との間の間隔と等間隔となるよう
配置された，上記第２の半導体層にオーミック接触する
第３の電極と、上記第１の電極と第３の電極とにそれぞ
れ接続された、該２つの電極に互いに異なる電圧を印加
する手段とを備えているようにしたものである。
の半導体層上の上記第２の電極を挟んで上記第１の電極
に対向する領域上に、上記第２の電極との間隔が上記第
１の電極と第２の電極との間の間隔と等間隔となるよう
配置された，上記第２の半導体層にオーミック接触する
第３の電極と、上記第１の電極と第３の電極とにそれぞ
れ接続された、該２つの電極に互いに異なる電圧を印加
する手段とを備えているようにしたものである。
【００１８】また、上記半導体装置において、上記第２
の半導体層上の、上記第２の電極を挟んで上記第１の電
極に対向する領域上に、上記第２の半導体層にオーミッ
ク接触する第３の電極を備え、上記第２の電極は、上記
第１の電極と第３の電極との中間位置からオフセットし
た位置に配置されており、上記第１の電極と第３の電極
とは互いに接続されているようにしたものである。
の半導体層上の、上記第２の電極を挟んで上記第１の電
極に対向する領域上に、上記第２の半導体層にオーミッ
ク接触する第３の電極を備え、上記第２の電極は、上記
第１の電極と第３の電極との中間位置からオフセットし
た位置に配置されており、上記第１の電極と第３の電極
とは互いに接続されているようにしたものである。
【００１９】また、上記半導体装置において、上記半導
体積層構造は、半導体基板上に順次配置された，バッフ
ァ層、アンドープ電子走行層、第１導電型不純物を有す
る電子走行層、及び該電子走行層よりも高濃度に第１導
電型不純物を有するキャップ層からなるようにしたもの
である。
体積層構造は、半導体基板上に順次配置された，バッフ
ァ層、アンドープ電子走行層、第１導電型不純物を有す
る電子走行層、及び該電子走行層よりも高濃度に第１導
電型不純物を有するキャップ層からなるようにしたもの
である。
【００２０】また、この発明に係る半導体装置の製造方
法は、半導体基板上に、第１導電型不純物を有する第１
の半導体層上に該第１の半導体層よりも高濃度に第１導
電型不純物を有する第２の半導体層を配置してなる層を
その表面側に有する、少なくとも２層以上の半導体層か
らなる半導体積層構造を形成する工程と、上記半導体積
層構造上に、第１の電極、ソース電極、及びドレイン電
極を形成するための材料を堆積し、該材料を熱処理して
上記第２の半導体層にオーミック接触する第１の電極、
ソース電極、及びドレイン電極を形成する工程と、上記
半導体積層構造上にレジストを形成し、該レジストの、
上記ソース電極とドレイン電極とに挟まれた領域内に開
口部を設け、該レジストをマスクとして上記第２の半導
体層を上記第１の半導体層が露出するようエッチングし
てゲートリセスを形成する工程と、上記レジストをマス
クとして上記半導体積層構造上にゲート電極材料を堆積
し、上記レジストを除去して、該ゲートリセス内に露出
した上記第１の半導体層上にゲート電極を形成する工程
と、上記第１の電極の近傍の上記第２の半導体層上に、
上記第２の半導体層にショットキ接触する第２の電極を
形成する工程とを備えたものである。
法は、半導体基板上に、第１導電型不純物を有する第１
の半導体層上に該第１の半導体層よりも高濃度に第１導
電型不純物を有する第２の半導体層を配置してなる層を
その表面側に有する、少なくとも２層以上の半導体層か
らなる半導体積層構造を形成する工程と、上記半導体積
層構造上に、第１の電極、ソース電極、及びドレイン電
極を形成するための材料を堆積し、該材料を熱処理して
上記第２の半導体層にオーミック接触する第１の電極、
ソース電極、及びドレイン電極を形成する工程と、上記
半導体積層構造上にレジストを形成し、該レジストの、
上記ソース電極とドレイン電極とに挟まれた領域内に開
口部を設け、該レジストをマスクとして上記第２の半導
体層を上記第１の半導体層が露出するようエッチングし
てゲートリセスを形成する工程と、上記レジストをマス
クとして上記半導体積層構造上にゲート電極材料を堆積
し、上記レジストを除去して、該ゲートリセス内に露出
した上記第１の半導体層上にゲート電極を形成する工程
と、上記第１の電極の近傍の上記第２の半導体層上に、
上記第２の半導体層にショットキ接触する第２の電極を
形成する工程とを備えたものである。
【００２１】また、上記半導体装置の製造方法におい
て、上記第２の電極を形成する工程と同時に、該第２の
電極の材料と同じ材料からなる，上記第１の電極、ソー
ス電極、及びドレイン電極と接続された配線を形成する
工程を含むようにしたものである。
て、上記第２の電極を形成する工程と同時に、該第２の
電極の材料と同じ材料からなる，上記第１の電極、ソー
ス電極、及びドレイン電極と接続された配線を形成する
工程を含むようにしたものである。
【００２２】
実施の形態１．本発明の実施の形態１に係る半導体装置
は、半導体基板と、該半導体基板上に配置された、第１
導電型不純物を有する第１の半導体層上に、該第１の半
導体層よりも高濃度に第１導電型不純物を有する第２の
半導体層を配置してなる層をその表面側に有する、少な
くとも２層以上の半導体層からなる半導体積層構造と、
上記第２の半導体層上にオーミック接触するよう配置さ
れた第１の電極と、上記第２の半導体層上に配置され
た，上記第２の半導体層に対してショットキ接触可能な
第２の電極とからなるダイオード部と、上記第２の半導
体層に設けられた上記第１の半導体層に達する深さのリ
セス内に、該リセス内に露出した上記第１の半導体層上
にショットキ接触するよう配置されたゲート電極と、上
記第２の半導体層上の上記リセスを挟んで互いに対向す
る領域上に、該各領域にオーミック接触するよう配置さ
れたソース電極およびドレイン電極とを有するトランジ
スタ部とを備えた構成としたものであり、これにより、
オーミック接触のための層を備えたトランジスタ部とダ
イオード部とを同一の半導体積層構造に集積化した半導
体装置において、ダイオード部の第２の電極の下部に位
置するキャリアを有する層の厚さを、従来の第２の半導
体層にリセスを形成してダイオード部を形成していた場
合と比較して、第２の半導体層の厚さ分だけ厚くして、
ダイオード部の空乏層の広がる範囲を広くすることがで
き、ダイオード部の容量が線形的に変化する範囲を広く
して、ダイオード部の容量の制御範囲を広くすることが
できる作用効果が得られるものである。
は、半導体基板と、該半導体基板上に配置された、第１
導電型不純物を有する第１の半導体層上に、該第１の半
導体層よりも高濃度に第１導電型不純物を有する第２の
半導体層を配置してなる層をその表面側に有する、少な
くとも２層以上の半導体層からなる半導体積層構造と、
上記第２の半導体層上にオーミック接触するよう配置さ
れた第１の電極と、上記第２の半導体層上に配置され
た，上記第２の半導体層に対してショットキ接触可能な
第２の電極とからなるダイオード部と、上記第２の半導
体層に設けられた上記第１の半導体層に達する深さのリ
セス内に、該リセス内に露出した上記第１の半導体層上
にショットキ接触するよう配置されたゲート電極と、上
記第２の半導体層上の上記リセスを挟んで互いに対向す
る領域上に、該各領域にオーミック接触するよう配置さ
れたソース電極およびドレイン電極とを有するトランジ
スタ部とを備えた構成としたものであり、これにより、
オーミック接触のための層を備えたトランジスタ部とダ
イオード部とを同一の半導体積層構造に集積化した半導
体装置において、ダイオード部の第２の電極の下部に位
置するキャリアを有する層の厚さを、従来の第２の半導
体層にリセスを形成してダイオード部を形成していた場
合と比較して、第２の半導体層の厚さ分だけ厚くして、
ダイオード部の空乏層の広がる範囲を広くすることがで
き、ダイオード部の容量が線形的に変化する範囲を広く
して、ダイオード部の容量の制御範囲を広くすることが
できる作用効果が得られるものである。
【００２３】また、上記半導体装置において、上記第１
の電極、ソース電極、およびドレイン電極は、複数の金
属配線と接続されており、上記第２の電極は該金属配線
と同一材料よりなるようにした構成としたことにより、
上記第２の電極を金属配線と同時に形成することができ
るため、製造工程を簡略化できるとともに、通常の金属
配線を備えたトランジスタを形成する工程に新たな工程
を加えることなく、ダイオード部を形成することができ
る作用効果が得られるものである。
の電極、ソース電極、およびドレイン電極は、複数の金
属配線と接続されており、上記第２の電極は該金属配線
と同一材料よりなるようにした構成としたことにより、
上記第２の電極を金属配線と同時に形成することができ
るため、製造工程を簡略化できるとともに、通常の金属
配線を備えたトランジスタを形成する工程に新たな工程
を加えることなく、ダイオード部を形成することができ
る作用効果が得られるものである。
【００２４】以下、本発明の実施の形態１について説明
する。図１は本発明の実施の形態１による半導体装置の
構造を示す断面図（図１(a))，該半導体装置を基板の上
方からみた平面図（図１(b))，及び該半導体装置のダイ
オード部におけるアノード電圧と接合容量との関係を示
す図（図１(c))であり、この半導体装置は、ダイオード
と、トランジスタ，特にＨＥＭＴとを同一基板上に設け
られた同一半導体積層構造に集積したものである。図に
おいて、１００はダイオード部、２００はＨＥＭＴ部，
５は半絶縁性ＧａＡｓ基板、４はアンドープＧａＡｓ等
からなるバッファ層、３は厚さが８０〜２５０オングス
トロームであるアンドープＩｎＧａＡｓからなる電子走
行層、２は例えば不純物濃度が１×１０17〜２×１０19
ｃｍ-3であり、厚さが３００〜５００オングストローム
であるｎ型のＡｌＧａＡｓからなる電子供給層であり、
これは、ｎ型のＡｌＧａＡｓの代わりに、基板５側の所
定の高さ位置に、不純物を数原子層の厚さで１×１０12
〜７×１０12ｃｍ-2程度の濃度にプレーナドープしてな
るプレーナドープ層を備えたアンドープＡｌＧａＡｓを
用いてもよい。１は不純物濃度が１×１０18〜２×１０
19ｃｍ-3であり、厚さが３００〜２０００オングストロ
ームであるｎ型のキャップ層で、該キャップ層１にオー
ミック接触するソース電極とドレイン電極との抵抗を下
げるために、ｎ型不純物が上記電子供給層２よりも高濃
度にドープされている。上記バッファ層４，電子走行層
３，電子供給層２，キャップ層１は基板５上に順次積層
されて、半導体積層構造を形成している。７，９は、そ
れぞれＡｕＧｅ／Ｎｉ／Ａｕ等からなるソース電極，ド
レイン電極、８ａはゲートリセスで、その底面には電子
供給層２が露出している。８はＴｉ／Ａｌ／Ｍｏ等から
なり、上記電子供給層２とショットキ接触するゲート電
極、１１はＴｉ／Ａｕ等からなる金属配線、１３は上記
キャップ層１とショットキ接触するアノード電極で、キ
ャップ層１とショットキ接触可能な材料であればどのよ
うなものを用いてもよいが、ここでは特に配線金属１１
と同じ材料を用いており、上記配線金属１１と同時に形
成することにより、アノード電極１３を形成する工程を
簡略化している。１０はキャップ層１とオーミック接触
するＡｕＧｅ／Ｎｉ／Ａｕ等からなるカソード電極で、
アノード電極１３の両側にアノード電極１３に対して等
間隔に設けられており、図示されていないが、互いに接
続されて短絡されている。なお、このカソード電極１０
は必ずしもアノード電極１３の両側に設ける必要はな
く、アノード電極１３の一方側のみに一つのカソード電
極を設けるようにしてもよいが、アノード電極とカソー
ド電極との間の抵抗を減らすためには、アノード電極１
３の両側に設けることが好ましい。１２はＳｉＯｘ等の
絶縁膜からなる保護膜、６はプロトン注入等により絶縁
化してなる，ダイオード部１００とＨＥＭＴ部２００と
を素子分離するためのアイソレーション領域である。
する。図１は本発明の実施の形態１による半導体装置の
構造を示す断面図（図１(a))，該半導体装置を基板の上
方からみた平面図（図１(b))，及び該半導体装置のダイ
オード部におけるアノード電圧と接合容量との関係を示
す図（図１(c))であり、この半導体装置は、ダイオード
と、トランジスタ，特にＨＥＭＴとを同一基板上に設け
られた同一半導体積層構造に集積したものである。図に
おいて、１００はダイオード部、２００はＨＥＭＴ部，
５は半絶縁性ＧａＡｓ基板、４はアンドープＧａＡｓ等
からなるバッファ層、３は厚さが８０〜２５０オングス
トロームであるアンドープＩｎＧａＡｓからなる電子走
行層、２は例えば不純物濃度が１×１０17〜２×１０19
ｃｍ-3であり、厚さが３００〜５００オングストローム
であるｎ型のＡｌＧａＡｓからなる電子供給層であり、
これは、ｎ型のＡｌＧａＡｓの代わりに、基板５側の所
定の高さ位置に、不純物を数原子層の厚さで１×１０12
〜７×１０12ｃｍ-2程度の濃度にプレーナドープしてな
るプレーナドープ層を備えたアンドープＡｌＧａＡｓを
用いてもよい。１は不純物濃度が１×１０18〜２×１０
19ｃｍ-3であり、厚さが３００〜２０００オングストロ
ームであるｎ型のキャップ層で、該キャップ層１にオー
ミック接触するソース電極とドレイン電極との抵抗を下
げるために、ｎ型不純物が上記電子供給層２よりも高濃
度にドープされている。上記バッファ層４，電子走行層
３，電子供給層２，キャップ層１は基板５上に順次積層
されて、半導体積層構造を形成している。７，９は、そ
れぞれＡｕＧｅ／Ｎｉ／Ａｕ等からなるソース電極，ド
レイン電極、８ａはゲートリセスで、その底面には電子
供給層２が露出している。８はＴｉ／Ａｌ／Ｍｏ等から
なり、上記電子供給層２とショットキ接触するゲート電
極、１１はＴｉ／Ａｕ等からなる金属配線、１３は上記
キャップ層１とショットキ接触するアノード電極で、キ
ャップ層１とショットキ接触可能な材料であればどのよ
うなものを用いてもよいが、ここでは特に配線金属１１
と同じ材料を用いており、上記配線金属１１と同時に形
成することにより、アノード電極１３を形成する工程を
簡略化している。１０はキャップ層１とオーミック接触
するＡｕＧｅ／Ｎｉ／Ａｕ等からなるカソード電極で、
アノード電極１３の両側にアノード電極１３に対して等
間隔に設けられており、図示されていないが、互いに接
続されて短絡されている。なお、このカソード電極１０
は必ずしもアノード電極１３の両側に設ける必要はな
く、アノード電極１３の一方側のみに一つのカソード電
極を設けるようにしてもよいが、アノード電極とカソー
ド電極との間の抵抗を減らすためには、アノード電極１
３の両側に設けることが好ましい。１２はＳｉＯｘ等の
絶縁膜からなる保護膜、６はプロトン注入等により絶縁
化してなる，ダイオード部１００とＨＥＭＴ部２００と
を素子分離するためのアイソレーション領域である。
【００２５】図２はこの発明の実施の形態１に係る半導
体装置の製造方法を示す断面図であり、図において、図
１と同一符号は同一または相当する部分を示しており、
１４はフォトレジストである。
体装置の製造方法を示す断面図であり、図において、図
１と同一符号は同一または相当する部分を示しており、
１４はフォトレジストである。
【００２６】次に製造方法について説明する。半導体装
置の製造方法としては、例えばＧａＡｓからなる半絶縁
性基板５に所望の特性を備えた電子供給層等をエピタキ
シャル成長法で形成する方法やイオン注入法で形成する
方法があるが、ここでは、特にエピタキシャル成長法を
用いた方法について説明する。
置の製造方法としては、例えばＧａＡｓからなる半絶縁
性基板５に所望の特性を備えた電子供給層等をエピタキ
シャル成長法で形成する方法やイオン注入法で形成する
方法があるが、ここでは、特にエピタキシャル成長法を
用いた方法について説明する。
【００２７】まず、図３(a) に示すように、半絶縁性基
板５上にバッファ層４，電子走行層３，電子供給層２，
キャップ層１をＭＯＣＶＤ法等により順次エピタキシャ
ル成長させて半導体積層構造を形成する。次に、該半導
体積層構造のＨＥＭＴを形成する領域，およびダイオー
ドを形成する領域を除いた、素子形成に不要な領域にプ
ロトン注入等を行い、絶縁化したアイソレーション領域
６を形成する。その後、ソース電極，ドレイン電極およ
びカソード電極を形成するための金属を、キャップ層１
に設け、これを熱処理して、キャップ層１にオーミック
接触するソース電極７，ドレイン電極８およびカソード
電極１０を形成する（図３(b))。
板５上にバッファ層４，電子走行層３，電子供給層２，
キャップ層１をＭＯＣＶＤ法等により順次エピタキシャ
ル成長させて半導体積層構造を形成する。次に、該半導
体積層構造のＨＥＭＴを形成する領域，およびダイオー
ドを形成する領域を除いた、素子形成に不要な領域にプ
ロトン注入等を行い、絶縁化したアイソレーション領域
６を形成する。その後、ソース電極，ドレイン電極およ
びカソード電極を形成するための金属を、キャップ層１
に設け、これを熱処理して、キャップ層１にオーミック
接触するソース電極７，ドレイン電極８およびカソード
電極１０を形成する（図３(b))。
【００２８】続いて、上記半導体積層構造上の全面にフ
ォトレジスト１４を形成し、電子ビーム（Electron Bea
m ：以下ＥＢと略す）露光法や光学露光法を用いて該レ
ジスト１４をパターニングし、該レジスト１４をマスク
としてキャップ層１を等方性もしくは異方性エッチング
することによりゲートリセス８ａを形成する（図３
(c))。このゲートリセス８ａの深さは電子供給層２に達
する深さとなるようにする。さらに、上記レジスト１４
をマスクとして、Ｔｉ等の熱処理等によっても半導体層
と混ざりにくいバリアメタルを有するゲート電極材料を
蒸着により形成し、上記レジスト１４上に設けられたゲ
ート電極材料をレジスト１４とともにリフトオフして、
電子供給層２にショットキ接触するゲート電極８を形成
する（図３(d))。
ォトレジスト１４を形成し、電子ビーム（Electron Bea
m ：以下ＥＢと略す）露光法や光学露光法を用いて該レ
ジスト１４をパターニングし、該レジスト１４をマスク
としてキャップ層１を等方性もしくは異方性エッチング
することによりゲートリセス８ａを形成する（図３
(c))。このゲートリセス８ａの深さは電子供給層２に達
する深さとなるようにする。さらに、上記レジスト１４
をマスクとして、Ｔｉ等の熱処理等によっても半導体層
と混ざりにくいバリアメタルを有するゲート電極材料を
蒸着により形成し、上記レジスト１４上に設けられたゲ
ート電極材料をレジスト１４とともにリフトオフして、
電子供給層２にショットキ接触するゲート電極８を形成
する（図３(d))。
【００２９】その後、図３(e) に示すように、ＳｉＮや
ＳｉＯx 等の保護膜１２を半導体積層構造上の全面に形
成し、ゲート電極８，ドレイン電極７，ソース電極９，
カソード電極１０と金属配線とのコンタクトを取るため
に、保護膜１２の，これら各電極上の範囲をエッチング
する。この時、２つのカソード電極１０に挟まれた，ア
ノード電極を形成するための領域上の保護膜１２もエッ
チング除去して、キャップ層１を露出させておく。続い
て、Ｔｉなどのバリアメタルを有している金属（例えば
Ｔｉ／Ａｕなどの多層金属層）をメタライズして配線金
属１１を形成する。この時、アノード電極を形成するた
めの領域上の保護膜１２もエッチング除去されているた
め、この領域上にも金属配線１１と同じ材料からなる，
キャップ層１とショットキ接触するアノード電極１３が
形成され、図１に示すような半導体装置が形成される。
ＳｉＯx 等の保護膜１２を半導体積層構造上の全面に形
成し、ゲート電極８，ドレイン電極７，ソース電極９，
カソード電極１０と金属配線とのコンタクトを取るため
に、保護膜１２の，これら各電極上の範囲をエッチング
する。この時、２つのカソード電極１０に挟まれた，ア
ノード電極を形成するための領域上の保護膜１２もエッ
チング除去して、キャップ層１を露出させておく。続い
て、Ｔｉなどのバリアメタルを有している金属（例えば
Ｔｉ／Ａｕなどの多層金属層）をメタライズして配線金
属１１を形成する。この時、アノード電極を形成するた
めの領域上の保護膜１２もエッチング除去されているた
め、この領域上にも金属配線１１と同じ材料からなる，
キャップ層１とショットキ接触するアノード電極１３が
形成され、図１に示すような半導体装置が形成される。
【００３０】次に動作について説明する。まず、ＨＥＭ
Ｔ部２００においては、アンドープの電子走行層３上に
電子を放出するイオンを不純物としてドープした電子供
給層２が配置されており、ゲート電極８が該電子供給層
２上に配置されている。電子供給層２の電子走行層３と
の界面側に２次元電子ガス層が形成され、この２次元電
子ガス層を電子が走行するが、この２次元電子ガス層に
は電子走行の障害となるドナーイオンが存在しないた
め、電子は高電子移動度を持つことができる。そして、
ゲート電極８に印加する電圧を変化させることにより、
ゲート電極８下の２次元電子ガスの濃度を変化させてト
ランジスタとして動作させることができる。
Ｔ部２００においては、アンドープの電子走行層３上に
電子を放出するイオンを不純物としてドープした電子供
給層２が配置されており、ゲート電極８が該電子供給層
２上に配置されている。電子供給層２の電子走行層３と
の界面側に２次元電子ガス層が形成され、この２次元電
子ガス層を電子が走行するが、この２次元電子ガス層に
は電子走行の障害となるドナーイオンが存在しないた
め、電子は高電子移動度を持つことができる。そして、
ゲート電極８に印加する電圧を変化させることにより、
ゲート電極８下の２次元電子ガスの濃度を変化させてト
ランジスタとして動作させることができる。
【００３１】ダイオード部１００においては、アノード
電極１３がキャップ層１上にショットキ接触するよう配
置されており、アノード電極１３下には金属と半導体と
の接触時に生じるバンドギャップの影響による空乏層が
生成されている。そして、アノード電極１３にマイナス
の電位をかけると、該アノード電極１８直下に形成され
る空乏層が印加される電位に応じて広がる。この空乏層
が広がることによってダイオード部１００の容量が変化
する。
電極１３がキャップ層１上にショットキ接触するよう配
置されており、アノード電極１３下には金属と半導体と
の接触時に生じるバンドギャップの影響による空乏層が
生成されている。そして、アノード電極１３にマイナス
の電位をかけると、該アノード電極１８直下に形成され
る空乏層が印加される電位に応じて広がる。この空乏層
が広がることによってダイオード部１００の容量が変化
する。
【００３２】この実施の形態１においては、ダイオード
部１００とオーミック接触のためのキャップ層を備えた
ＨＥＭＴ部２００とを同一半導体積層構造に集積してな
る半導体装置において、ダイオード部１００のアノード
電極１３を、キャップ層１上の保護膜１２に形成した開
口部内に露出したキャップ層１とショットキ接触するよ
うに形成している。このため、図１２において示したよ
うな従来のダイオード部とＨＥＭＴ部とを同一半導体積
層構造に集積された半導体装置においては、ダイオード
部のアノード電極がキャップ層に設けられたリセス内に
露出した電子供給層上に設けられているため、空乏層の
基板方向に伸びる範囲が、キャリアを有する電子供給層
の厚さのみの範囲となって、電圧に対して空乏層が広が
る範囲が狭くなってしまっていたが、本発明において
は、キャップ層１上にリセスを設けることなくアノード
電極１３を設けているので、空乏層の基板５方向に伸び
る範囲を、キャリアを有するキャップ層１と、電子供給
層２とを合わせた厚さの範囲とすることができ、従来の
半導体装置よりも、ダイオード部１００の空乏層の広が
る範囲を広くすることができる。このため、アノード電
極１３に印加されるアノード電圧と、ダイオードの接合
容量との関係は、図１(c) に示すようになり、この実施
の形態１のダイオード部１００においては、従来のダイ
オード部に比べて、アノード電圧に対して容量が線形に
変化する範囲を広くすることができる。なお、図２にお
いて、横軸はアノード電圧を示し、縦軸は接合容量を示
している。
部１００とオーミック接触のためのキャップ層を備えた
ＨＥＭＴ部２００とを同一半導体積層構造に集積してな
る半導体装置において、ダイオード部１００のアノード
電極１３を、キャップ層１上の保護膜１２に形成した開
口部内に露出したキャップ層１とショットキ接触するよ
うに形成している。このため、図１２において示したよ
うな従来のダイオード部とＨＥＭＴ部とを同一半導体積
層構造に集積された半導体装置においては、ダイオード
部のアノード電極がキャップ層に設けられたリセス内に
露出した電子供給層上に設けられているため、空乏層の
基板方向に伸びる範囲が、キャリアを有する電子供給層
の厚さのみの範囲となって、電圧に対して空乏層が広が
る範囲が狭くなってしまっていたが、本発明において
は、キャップ層１上にリセスを設けることなくアノード
電極１３を設けているので、空乏層の基板５方向に伸び
る範囲を、キャリアを有するキャップ層１と、電子供給
層２とを合わせた厚さの範囲とすることができ、従来の
半導体装置よりも、ダイオード部１００の空乏層の広が
る範囲を広くすることができる。このため、アノード電
極１３に印加されるアノード電圧と、ダイオードの接合
容量との関係は、図１(c) に示すようになり、この実施
の形態１のダイオード部１００においては、従来のダイ
オード部に比べて、アノード電圧に対して容量が線形に
変化する範囲を広くすることができる。なお、図２にお
いて、横軸はアノード電圧を示し、縦軸は接合容量を示
している。
【００３３】さらに、この実施の形態１においては、ア
ノード電極１３は配線金属１１と同じ材料を用いて、配
線金属１１と同時に形成するようにしているため、アノ
ード電極１３を形成するための特別の工程を追加する必
要はなく、従って、通常のＨＥＭＴを形成する工程を利
用して、これに新たなプロセスを加えることなく、ダイ
オード部１００を形成できる。このため、ＨＥＭＴ部２
００を形成する工程と同時にダイオード部１００を形成
することができるため、製造工程を簡略化することがで
き、従来の半導体装置に比して、製造工程が複雑化する
ことはない。
ノード電極１３は配線金属１１と同じ材料を用いて、配
線金属１１と同時に形成するようにしているため、アノ
ード電極１３を形成するための特別の工程を追加する必
要はなく、従って、通常のＨＥＭＴを形成する工程を利
用して、これに新たなプロセスを加えることなく、ダイ
オード部１００を形成できる。このため、ＨＥＭＴ部２
００を形成する工程と同時にダイオード部１００を形成
することができるため、製造工程を簡略化することがで
き、従来の半導体装置に比して、製造工程が複雑化する
ことはない。
【００３４】以上のように、この実施の形態１によれ
ば、半導体基板５上に配置された、バッファ層４、電子
走行層３、電子供給層２、キャップ層１からなる半導体
積層構造と、キャップ層１上にオーミック接触するよう
配置されたカソード電極１０と、キャップ層１上に配置
された，上記キャップ層１に対してショットキ接触可能
なアノード電極とからなるダイオード部１００と、上記
キャップ層４に設けられた上記電子供給層２に達する深
さのゲートリセス８ａ内に露出した上記電子供給層２上
にショットキ接触するよう配置されたゲート電極８、並
びに上記キャップ層１上の、上記リセス８ａを挟んで互
いに対向する領域に、オーミック接触するよう配置され
たソース電極７およびドレイン電極９とからなるＨＥＭ
Ｔ部２００とを備えるようにしたから、オーミック接触
のためのキャップ層を備えたＨＥＭＴ部とダイオード部
とを同一の半導体積層構造に集積化した半導体装置にお
いて、ダイオード部の空乏層の広がる範囲を広くするこ
とができ、これにより、ダイオード部の容量が線形的に
変化する範囲を広くすることができる効果がある。
ば、半導体基板５上に配置された、バッファ層４、電子
走行層３、電子供給層２、キャップ層１からなる半導体
積層構造と、キャップ層１上にオーミック接触するよう
配置されたカソード電極１０と、キャップ層１上に配置
された，上記キャップ層１に対してショットキ接触可能
なアノード電極とからなるダイオード部１００と、上記
キャップ層４に設けられた上記電子供給層２に達する深
さのゲートリセス８ａ内に露出した上記電子供給層２上
にショットキ接触するよう配置されたゲート電極８、並
びに上記キャップ層１上の、上記リセス８ａを挟んで互
いに対向する領域に、オーミック接触するよう配置され
たソース電極７およびドレイン電極９とからなるＨＥＭ
Ｔ部２００とを備えるようにしたから、オーミック接触
のためのキャップ層を備えたＨＥＭＴ部とダイオード部
とを同一の半導体積層構造に集積化した半導体装置にお
いて、ダイオード部の空乏層の広がる範囲を広くするこ
とができ、これにより、ダイオード部の容量が線形的に
変化する範囲を広くすることができる効果がある。
【００３５】また、上記カソード電極１０、ソース電極
７，及びドレイン電極９上に配線金属１１を設けるとと
もに、上記アノード電極１３を配線金属１１と同一の材
料により構成するようにしたから、アノード電極１３
を、配線金属１１を形成する工程と同時に形成すること
ができ、ＨＥＭＴ２００を製造する工程に新たな工程を
加えることなく、ＨＥＭＴ２００と同時にダイオード部
１００を形成することができ、製造工程を簡略化するこ
とができる効果がある。
７，及びドレイン電極９上に配線金属１１を設けるとと
もに、上記アノード電極１３を配線金属１１と同一の材
料により構成するようにしたから、アノード電極１３
を、配線金属１１を形成する工程と同時に形成すること
ができ、ＨＥＭＴ２００を製造する工程に新たな工程を
加えることなく、ＨＥＭＴ２００と同時にダイオード部
１００を形成することができ、製造工程を簡略化するこ
とができる効果がある。
【００３６】ここで、この実施の形態１の半導体装置を
使用して構成した回路の例について説明する。図３はこ
の実施の形態１に係る半導体装置を用いたマイクロ波回
路の構造を摸式的に示す図であり、この回路は、マイク
ロ波を取り扱う回路のうちの特に発振機能を有する回路
である（以下、単に発振器と称する）。このタイプの発
振器は一般に直列帰還型と呼ばれている。
使用して構成した回路の例について説明する。図３はこ
の実施の形態１に係る半導体装置を用いたマイクロ波回
路の構造を摸式的に示す図であり、この回路は、マイク
ロ波を取り扱う回路のうちの特に発振機能を有する回路
である（以下、単に発振器と称する）。このタイプの発
振器は一般に直列帰還型と呼ばれている。
【００３７】図において、２０はこの実施の形態１に係
る半導体装置のダイオード部、２１は外部変調用の端
子、１５は共振回路、１６はＨＥＭＴ等の発振用のトラ
ンジスタ、１７は直列の帰還回路、１８は出力回路、１
９は出力端子である。そして、上記回路のうちのいずれ
かに含まれるＨＥＭＴが、この実施の形態１に係る半導
体装置のＨＥＭＴ部より構成されており、このＨＥＭＴ
と上記ダイオード部２０とが、同一の半導体積層構造に
形成されている。
る半導体装置のダイオード部、２１は外部変調用の端
子、１５は共振回路、１６はＨＥＭＴ等の発振用のトラ
ンジスタ、１７は直列の帰還回路、１８は出力回路、１
９は出力端子である。そして、上記回路のうちのいずれ
かに含まれるＨＥＭＴが、この実施の形態１に係る半導
体装置のＨＥＭＴ部より構成されており、このＨＥＭＴ
と上記ダイオード部２０とが、同一の半導体積層構造に
形成されている。
【００３８】この回路では、帰還回路によって信号はル
ープ利得を持ち、ある周波数に応じた条件にデバイスの
インピーダンスが達したときに発振現象が起きる。発振
周波数を決定するのは主に共振回路１５であるため、共
振回路１５のインピーダンスを変化させるために通常バ
ラクタとして機能するダイオードを接続し、電気的にそ
の容量を変化させて共振器のインピーダンスの位相成分
を変える。周波数に変調をかける場合には、その変調電
圧に対して線形に発振周波数が変化することが求めら
れ、その変化の範囲も広い範囲が要求される。このよう
な電圧によって発振周波数を変化させる電圧制御発振器
の発振周波数の電圧に対する線形変化の範囲は上述した
ダイオード部２０を用いた場合には、従来の技術のよう
なＨＥＭＴのソース電極，ドレイン電極に相当する電極
を短絡してなるダイオードを用いるよりも空乏層の広が
る範囲が広く確保される分広くなる。
ープ利得を持ち、ある周波数に応じた条件にデバイスの
インピーダンスが達したときに発振現象が起きる。発振
周波数を決定するのは主に共振回路１５であるため、共
振回路１５のインピーダンスを変化させるために通常バ
ラクタとして機能するダイオードを接続し、電気的にそ
の容量を変化させて共振器のインピーダンスの位相成分
を変える。周波数に変調をかける場合には、その変調電
圧に対して線形に発振周波数が変化することが求めら
れ、その変化の範囲も広い範囲が要求される。このよう
な電圧によって発振周波数を変化させる電圧制御発振器
の発振周波数の電圧に対する線形変化の範囲は上述した
ダイオード部２０を用いた場合には、従来の技術のよう
なＨＥＭＴのソース電極，ドレイン電極に相当する電極
を短絡してなるダイオードを用いるよりも空乏層の広が
る範囲が広く確保される分広くなる。
【００３９】また、この実施の形態１の半導体装置を、
アナログ移相器に代表されるようにダイオードの接合容
量によって通過位相を制御する回路に使用した場合に
も、その可変範囲を大きく取ることが可能となるもので
ある。図４は米国特許５，２０２，６４９号に開示され
ている、帯域制御を行うインピーダンス回路の構造を示
す摸式図（図４(a))、この図４(a) における位相制御回
路の構造を詳細に示す図（図４(b))、及びダイオードの
電圧を変化させた場合における利得の周波数特性を示し
た図（図４(c))である。
アナログ移相器に代表されるようにダイオードの接合容
量によって通過位相を制御する回路に使用した場合に
も、その可変範囲を大きく取ることが可能となるもので
ある。図４は米国特許５，２０２，６４９号に開示され
ている、帯域制御を行うインピーダンス回路の構造を示
す摸式図（図４(a))、この図４(a) における位相制御回
路の構造を詳細に示す図（図４(b))、及びダイオードの
電圧を変化させた場合における利得の周波数特性を示し
た図（図４(c))である。
【００４０】図において、２２はトランジスタ、２３は
入力端子、２４は入力側整合回路、２９は出力回路、２
５は出力端子、２６は位相制御回路である。位相制御回
路２６は、例えば図４(b) に示されるように、 設計周
波数の１／４波長の電気長を有するストリップ線路２
８、制御端子２７、ダイオード３０よりなるものであ
る。この回路において、ダイオード３０として、本実施
の形態１に係る半導体装置のダイオード部を使用するこ
とにより、帯域制御の範囲をさらに拡張することができ
る。
入力端子、２４は入力側整合回路、２９は出力回路、２
５は出力端子、２６は位相制御回路である。位相制御回
路２６は、例えば図４(b) に示されるように、 設計周
波数の１／４波長の電気長を有するストリップ線路２
８、制御端子２７、ダイオード３０よりなるものであ
る。この回路において、ダイオード３０として、本実施
の形態１に係る半導体装置のダイオード部を使用するこ
とにより、帯域制御の範囲をさらに拡張することができ
る。
【００４１】以上説明したように、この実施の形態１に
係る半導体装置のダイオード部は、マイクロ波やミリ波
を扱う回路に対して特に有効であり、さらに、このダイ
オードをハイブリッドMicrowave ＩＣに用いてもよく、
また、ＭＭＩＣに用いても同様の効果を奏する。
係る半導体装置のダイオード部は、マイクロ波やミリ波
を扱う回路に対して特に有効であり、さらに、このダイ
オードをハイブリッドMicrowave ＩＣに用いてもよく、
また、ＭＭＩＣに用いても同様の効果を奏する。
【００４２】実施の形態２．この発明の実施の形態２に
係る半導体装置は、上記実施の形態１に係る半導体装置
において、上記第１の電極と第２の半導体層との間に保
護膜を配置する構成としたものであり、これにより、ダ
イオード部の空乏層の広がる範囲を、保護膜の分だけ更
に広くすることができ、ダイオード部の容量の制御範囲
を更に広くすることができる作用効果がある。
係る半導体装置は、上記実施の形態１に係る半導体装置
において、上記第１の電極と第２の半導体層との間に保
護膜を配置する構成としたものであり、これにより、ダ
イオード部の空乏層の広がる範囲を、保護膜の分だけ更
に広くすることができ、ダイオード部の容量の制御範囲
を更に広くすることができる作用効果がある。
【００４３】以下、この実施の形態２の詳細について説
明する。図５はこの実施の形態２に係る半導体装置の構
造を示す断面図（図５(a))，及びこの半導体装置のダイ
オード部における接合容量とアノード電圧との関係を示
す図（図５(b))であり、図において、図１と同一符号は
同一または相当する部分を示している。
明する。図５はこの実施の形態２に係る半導体装置の構
造を示す断面図（図５(a))，及びこの半導体装置のダイ
オード部における接合容量とアノード電圧との関係を示
す図（図５(b))であり、図において、図１と同一符号は
同一または相当する部分を示している。
【００４４】上記実施の形態１に係る半導体装置におい
ては、ダイオード部のアノード電極１３を、保護膜１２
に形成した開口部内に設け、アノード電極１３とキャッ
プ層１とが直接接触するようにしたが、この実施の形態
２においては、アノード電極１３を保護膜１２上に設け
るようにしたものであり、上記実施の形態１の製造方法
と同様の製造方法により形成される。この場合において
は、ダイオード部１００のアノード電極１３下に保護膜
１２があるために、上記実施の形態１において示した半
導体装置に対して、さらにダイオード部１００の空乏層
の広がる範囲が増え、図５(b) に示すように、この実施
の形態２においては、ダイオード部１００の容量が線形
的に伸びるアノード電圧の範囲が広がり、アノード電圧
に対して容量が線形的に変化する範囲を、上記実施の形
態１に対して、さらに広げることができる効果がある。
ては、ダイオード部のアノード電極１３を、保護膜１２
に形成した開口部内に設け、アノード電極１３とキャッ
プ層１とが直接接触するようにしたが、この実施の形態
２においては、アノード電極１３を保護膜１２上に設け
るようにしたものであり、上記実施の形態１の製造方法
と同様の製造方法により形成される。この場合において
は、ダイオード部１００のアノード電極１３下に保護膜
１２があるために、上記実施の形態１において示した半
導体装置に対して、さらにダイオード部１００の空乏層
の広がる範囲が増え、図５(b) に示すように、この実施
の形態２においては、ダイオード部１００の容量が線形
的に伸びるアノード電圧の範囲が広がり、アノード電圧
に対して容量が線形的に変化する範囲を、上記実施の形
態１に対して、さらに広げることができる効果がある。
【００４５】実施の形態３．図７は本発明の実施の形態
３に係る半導体装置の構造を示す断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示し
ており、３００はＭＥＳＦＥＴ（Metal Semiconductor
Field Effect Transister ）部、５２は例えば不純物濃
度が１×１０17〜３×１０18ｃｍ-3であるｎ型のＧａＡ
ｓからなる動作層、５３はｎ型不純物を動作層５２より
も高濃度に、例えば１０倍程度の濃度に有するＧａＡｓ
からなるキャップ層である。
３に係る半導体装置の構造を示す断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示し
ており、３００はＭＥＳＦＥＴ（Metal Semiconductor
Field Effect Transister ）部、５２は例えば不純物濃
度が１×１０17〜３×１０18ｃｍ-3であるｎ型のＧａＡ
ｓからなる動作層、５３はｎ型不純物を動作層５２より
も高濃度に、例えば１０倍程度の濃度に有するＧａＡｓ
からなるキャップ層である。
【００４６】この実施の形態３に係る半導体装置は、実
施の形態１において示した半導体装置において、半導体
積層構造をバッファ層４，動作層５２，キャップ層５３
により構成し、この半導体積層構造にトランジスタ部と
してＨＥＭＴの代わりにＭＥＳＦＥＴ部３００を設ける
ようにしたものである。この半導体装置は、半導体基板
５上に、バッファ層４，動作層５２，キャップ層５３を
順次エピタキシャル成長させた後、上記実施の形態１と
同様の製造工程を用いて各電極等を形成することにより
製造される。
施の形態１において示した半導体装置において、半導体
積層構造をバッファ層４，動作層５２，キャップ層５３
により構成し、この半導体積層構造にトランジスタ部と
してＨＥＭＴの代わりにＭＥＳＦＥＴ部３００を設ける
ようにしたものである。この半導体装置は、半導体基板
５上に、バッファ層４，動作層５２，キャップ層５３を
順次エピタキシャル成長させた後、上記実施の形態１と
同様の製造工程を用いて各電極等を形成することにより
製造される。
【００４７】次に動作について説明する。ＭＥＳＦＥＴ
部３００においては、ゲート電極８に電圧を印加するこ
とにより、ゲート電極８下の電子供給層５２に形成され
る空乏層の大きさを変化させて、ソース電極７とドレイ
ン電極９との間に流れる電流を制御することができる。
また、ダイオード部１００においては、アノード電極１
３の下部に形成される空乏層の大きさをアノード電圧に
より制御することにより、ダイオードの容量を変化させ
ることができる。
部３００においては、ゲート電極８に電圧を印加するこ
とにより、ゲート電極８下の電子供給層５２に形成され
る空乏層の大きさを変化させて、ソース電極７とドレイ
ン電極９との間に流れる電流を制御することができる。
また、ダイオード部１００においては、アノード電極１
３の下部に形成される空乏層の大きさをアノード電圧に
より制御することにより、ダイオードの容量を変化させ
ることができる。
【００４８】従来の、オーミック接触抵抗を下げるため
のキャップ層を有するＭＥＳＦＥＴと，該ＭＥＳＦＥＴ
と同一の半導体積層構造に集積されたダイオード部とを
備えた半導体装置においては、本願の従来の技術におい
て説明したＨＥＭＴとダイオードとを同一の半導体積層
構造に集積した半導体装置と同様に、製造工程を簡略化
するために、ダイオード部のアノード電極が形成される
部分も、ＭＥＳＦＥＴのゲート電極近傍と同様のリセス
を有する構造とし、キャップ層の下の動作層にアノード
電極を直接配置するようにして、ゲート電極とアノード
電極とを同時に形成していたが、このような場合におい
ても、上述した従来のＨＥＭＴとダイオードとを同一の
半導体積層構造に集積した半導体装置と同様に、ダイオ
ード部において空乏層の広がる範囲が動作層内のみに限
られてしまい、空乏層の制御範囲が狭くなってしまうと
いう問題があった。
のキャップ層を有するＭＥＳＦＥＴと，該ＭＥＳＦＥＴ
と同一の半導体積層構造に集積されたダイオード部とを
備えた半導体装置においては、本願の従来の技術におい
て説明したＨＥＭＴとダイオードとを同一の半導体積層
構造に集積した半導体装置と同様に、製造工程を簡略化
するために、ダイオード部のアノード電極が形成される
部分も、ＭＥＳＦＥＴのゲート電極近傍と同様のリセス
を有する構造とし、キャップ層の下の動作層にアノード
電極を直接配置するようにして、ゲート電極とアノード
電極とを同時に形成していたが、このような場合におい
ても、上述した従来のＨＥＭＴとダイオードとを同一の
半導体積層構造に集積した半導体装置と同様に、ダイオ
ード部において空乏層の広がる範囲が動作層内のみに限
られてしまい、空乏層の制御範囲が狭くなってしまうと
いう問題があった。
【００４９】しかるに、この実施の形態３に係る半導体
装置においては、アノード電極１３をキャップ層５３上
に設けたことにより、アノード電極１３の下部の能動層
の厚さ、つまりキャリアを有する層の厚さをキャップ層
５３と動作層５２との和として、従来のように、リセス
内に露出した動作層上にアノード電極１３を設けた場合
に比べて厚くすることができ、これにより、ダイオード
部１００における空乏層の広がる範囲を従来よりも広く
して、ダイオード部１００の容量の変動幅を広くするこ
とができ、ダイオード部１００の容量が線形的に変化す
るアノード電圧の範囲を広くすることができる。
装置においては、アノード電極１３をキャップ層５３上
に設けたことにより、アノード電極１３の下部の能動層
の厚さ、つまりキャリアを有する層の厚さをキャップ層
５３と動作層５２との和として、従来のように、リセス
内に露出した動作層上にアノード電極１３を設けた場合
に比べて厚くすることができ、これにより、ダイオード
部１００における空乏層の広がる範囲を従来よりも広く
して、ダイオード部１００の容量の変動幅を広くするこ
とができ、ダイオード部１００の容量が線形的に変化す
るアノード電圧の範囲を広くすることができる。
【００５０】このように、この実施の形態３によれば、
半導体基板５上に配置された、バッファ層４、動作層５
２、キャップ層５３からなる半導体積層構造と、キャッ
プ層５３上にオーミック接触するよう配置されたカソー
ド電極１０と、キャップ層５３上に配置された，上記キ
ャップ層５３に対してショットキ接触可能なアノード電
極とからなるダイオード部１００と、上記キャップ層５
３に設けられた上記キャップ層５３に達する深さのゲー
トリセス８ａ、及び該リセス８ａ内の上記動作層５２上
にショットキ接触するよう配置されたゲート電極８、並
びに上記キャップ層５３上の、上記リセス８ａを挟んで
互いに対向する領域に、オーミック接触するよう配置さ
れたソース電極７およびドレイン電極９とからなるＭＥ
ＳＦＥＴ部３００とを備えるようにしたから、ダイオー
ド部とＭＥＳＦＥＴ部とを同一の半導体積層構造に集積
化した半導体装置において、ダイオード部の空乏層の広
がる範囲を広くすることができ、これにより、ダイオー
ドの容量が線形的に変化する範囲を広くすることができ
る効果がある。
半導体基板５上に配置された、バッファ層４、動作層５
２、キャップ層５３からなる半導体積層構造と、キャッ
プ層５３上にオーミック接触するよう配置されたカソー
ド電極１０と、キャップ層５３上に配置された，上記キ
ャップ層５３に対してショットキ接触可能なアノード電
極とからなるダイオード部１００と、上記キャップ層５
３に設けられた上記キャップ層５３に達する深さのゲー
トリセス８ａ、及び該リセス８ａ内の上記動作層５２上
にショットキ接触するよう配置されたゲート電極８、並
びに上記キャップ層５３上の、上記リセス８ａを挟んで
互いに対向する領域に、オーミック接触するよう配置さ
れたソース電極７およびドレイン電極９とからなるＭＥ
ＳＦＥＴ部３００とを備えるようにしたから、ダイオー
ド部とＭＥＳＦＥＴ部とを同一の半導体積層構造に集積
化した半導体装置において、ダイオード部の空乏層の広
がる範囲を広くすることができ、これにより、ダイオー
ドの容量が線形的に変化する範囲を広くすることができ
る効果がある。
【００５１】実施の形態４．本発明の実施の形態４に係
る半導体装置は、上記実施の形態１に係る半導体装置に
おいて、上記第２の半導体層上の上記第２の電極を挟ん
で上記第１の電極に対向する領域上に、上記第２の電極
との間隔が上記第１の電極と第２の電極との間の間隔と
等間隔となるよう配置された，上記第２の半導体層にオ
ーミック接触する第３の電極と、上記第１の電極と第３
の電極とにそれぞれ接続された、該２つの電極に互いに
異なる電圧を印加する手段とを備えている構成としたも
のであり、これにより、上記第１，第３の電極に電位差
を発生させ、空乏層を第１の電極または第３の電極のい
ずれかの方向に傾けながら広がるようにすることがで
き、ダイオード部の空乏層の広がる範囲を広くすること
ができ、ダイオード部の容量の制御範囲を広くすること
ができる作用効果がある。
る半導体装置は、上記実施の形態１に係る半導体装置に
おいて、上記第２の半導体層上の上記第２の電極を挟ん
で上記第１の電極に対向する領域上に、上記第２の電極
との間隔が上記第１の電極と第２の電極との間の間隔と
等間隔となるよう配置された，上記第２の半導体層にオ
ーミック接触する第３の電極と、上記第１の電極と第３
の電極とにそれぞれ接続された、該２つの電極に互いに
異なる電圧を印加する手段とを備えている構成としたも
のであり、これにより、上記第１，第３の電極に電位差
を発生させ、空乏層を第１の電極または第３の電極のい
ずれかの方向に傾けながら広がるようにすることがで
き、ダイオード部の空乏層の広がる範囲を広くすること
ができ、ダイオード部の容量の制御範囲を広くすること
ができる作用効果がある。
【００５２】図７はこの発明の実施の形態４に係る半導
体装置の構造を示す断面図であり、図において図１と同
一符号は同一または相当する部分を示しており、４０は
電位差の異なる２つの電圧を印加する電圧印加手段で、
例えば異なる２つの電圧を出力可能な電源回路等が用い
られる。１０ａ，１０ｂは第１，第２のカソード電極で
ある。
体装置の構造を示す断面図であり、図において図１と同
一符号は同一または相当する部分を示しており、４０は
電位差の異なる２つの電圧を印加する電圧印加手段で、
例えば異なる２つの電圧を出力可能な電源回路等が用い
られる。１０ａ，１０ｂは第１，第２のカソード電極で
ある。
【００５３】図８はこの発明の実施の形態４に係る半導
体装置の動作を説明するための、半導体装置の主要部の
構造を示す断面図（図８(a) 〜(c))、及び２つのカソー
ド電極間電位差を与えた場合のアノード電圧と接合容量
との関係を示す図（図８（ｄ））であり、図において、
図１と同一符号は同一または相当する部分を示してお
り、４１は空乏層、４４，４５は接合容量が線形的に変
化する領域を示している。
体装置の動作を説明するための、半導体装置の主要部の
構造を示す断面図（図８(a) 〜(c))、及び２つのカソー
ド電極間電位差を与えた場合のアノード電圧と接合容量
との関係を示す図（図８（ｄ））であり、図において、
図１と同一符号は同一または相当する部分を示してお
り、４１は空乏層、４４，４５は接合容量が線形的に変
化する領域を示している。
【００５４】この実施の形態４に係る半導体装置は、上
記実施の形態１に係る半導体装置において、ダイオード
部１００のカソード電極を２つ設けるようにし、これら
のカソード電極１０ａ，１０ｂをアノード電極１３の両
側に、アノード電極１３に対して等間隔に配置するとと
もに、互いに短絡させずに、それぞれのカソード電極１
０ａ，１０ｂを電圧印加手段と接続してそれぞれに異な
る電圧を印加するようにしたものである。
記実施の形態１に係る半導体装置において、ダイオード
部１００のカソード電極を２つ設けるようにし、これら
のカソード電極１０ａ，１０ｂをアノード電極１３の両
側に、アノード電極１３に対して等間隔に配置するとと
もに、互いに短絡させずに、それぞれのカソード電極１
０ａ，１０ｂを電圧印加手段と接続してそれぞれに異な
る電圧を印加するようにしたものである。
【００５５】通常、ダイオード部１００のアノード電極
１３直下の空乏層４１の断面形状はほぼ半楕円状であ
り、アノード電極１３の中心に対してぼほ対称となって
いる（図８（ａ））。この時、上記実施の形態１に係る
半導体装置のように、２つのカソード電極１０に電位差
を与えないように、アノード電極１３に対して、空乏層
４１が広がるような電圧を印加していくと、やがて空乏
層４１は電子供給層２と電子走行層３との界面に達する
とともに、横方向に広がる（図８(b))。この時に、ダイ
オード部１００の容量の変化はアノード電圧に対して線
形でなくなる。
１３直下の空乏層４１の断面形状はほぼ半楕円状であ
り、アノード電極１３の中心に対してぼほ対称となって
いる（図８（ａ））。この時、上記実施の形態１に係る
半導体装置のように、２つのカソード電極１０に電位差
を与えないように、アノード電極１３に対して、空乏層
４１が広がるような電圧を印加していくと、やがて空乏
層４１は電子供給層２と電子走行層３との界面に達する
とともに、横方向に広がる（図８(b))。この時に、ダイ
オード部１００の容量の変化はアノード電圧に対して線
形でなくなる。
【００５６】これに対し、この実施の形態４に示すよう
に、カソード電極１０ａ，１０ｂ間に小さな電位差を加
えるようにして、例えば、カソード電極１０ｂ側を高電
位とすると、空乏層４１はカソード電極１０ｂ側に広が
り，傾きながら分布する（図８(c))。このため、空乏層
４１が電子供給層２と電子走行層３との界面に達するま
での距離が、カソード電極１０ａ，１０ｂ間に電位差が
なく空乏層がアノード電極１３の直下方向に伸びる場合
に比べて広くなるため、ダイオード部１００の容量が線
形的に変化するアノード電圧の範囲を、電位差の存在し
ない場合よりも広くすることができる。図８(d) から
も、ダイオード部１００の容量が線形的に変化するアノ
ード電圧の範囲が、カソード電極１０ａ，１０ｂ間に電
位差を与えることにより増加していることがわかる。
に、カソード電極１０ａ，１０ｂ間に小さな電位差を加
えるようにして、例えば、カソード電極１０ｂ側を高電
位とすると、空乏層４１はカソード電極１０ｂ側に広が
り，傾きながら分布する（図８(c))。このため、空乏層
４１が電子供給層２と電子走行層３との界面に達するま
での距離が、カソード電極１０ａ，１０ｂ間に電位差が
なく空乏層がアノード電極１３の直下方向に伸びる場合
に比べて広くなるため、ダイオード部１００の容量が線
形的に変化するアノード電圧の範囲を、電位差の存在し
ない場合よりも広くすることができる。図８(d) から
も、ダイオード部１００の容量が線形的に変化するアノ
ード電圧の範囲が、カソード電極１０ａ，１０ｂ間に電
位差を与えることにより増加していることがわかる。
【００５７】なお、この実施の形態４においては、実施
の形態１に示した構造において、ダイオード部のカソー
ド電極間に電位差を与えるようにした構造について説明
したが、本発明は、上記実施の形態３に係る半導体装置
においても適用できるものであり、このような場合にお
いても、この実施の形態４と同様の効果を奏する。
の形態１に示した構造において、ダイオード部のカソー
ド電極間に電位差を与えるようにした構造について説明
したが、本発明は、上記実施の形態３に係る半導体装置
においても適用できるものであり、このような場合にお
いても、この実施の形態４と同様の効果を奏する。
【００５８】実施の形態５．本発明の実施の実施の形態
５に係る半導体装置は、上記実施の形態１に係る半導体
装置において、上記第２の半導体層上の、上記第２の電
極を挟んで上記第１の電極に対向する領域上に、上記第
２の半導体層にオーミック接触する第３の電極を備え、
上記第２の電極は、上記第１の電極と第３の電極との中
間位置からオフセットした位置に配置されており、上記
第１の電極と第３の電極とは互いに接続されている構成
としたものであり、これにより、空乏層を第１の電極ま
たは第３の電極のいずれかの方向に傾けながら広がるよ
うにすることができ、ダイオード部の空乏層の広がる範
囲を広くすることができ、ダイオード部の容量の制御範
囲を広くすることができる作用効果がある。
５に係る半導体装置は、上記実施の形態１に係る半導体
装置において、上記第２の半導体層上の、上記第２の電
極を挟んで上記第１の電極に対向する領域上に、上記第
２の半導体層にオーミック接触する第３の電極を備え、
上記第２の電極は、上記第１の電極と第３の電極との中
間位置からオフセットした位置に配置されており、上記
第１の電極と第３の電極とは互いに接続されている構成
としたものであり、これにより、空乏層を第１の電極ま
たは第３の電極のいずれかの方向に傾けながら広がるよ
うにすることができ、ダイオード部の空乏層の広がる範
囲を広くすることができ、ダイオード部の容量の制御範
囲を広くすることができる作用効果がある。
【００５９】図９は本発明の実施の形態５に係る半導体
装置のダイオード部の構造を示す断面図であり、図にお
いて、図９と同一符号は同一又は相当する部分を示して
おり、１０ｃ，１０ｄは互いに短絡されているカソード
電極、１３ａはアノード電極で、このアノード電極１３
ａは、カソード電極１０ｃ，１０ｄの両方から等間隔に
ある位置から、カソード電極１０ｃ，１０ｄのいずれか
一方の方向にオフセットした位置に配置されている。
装置のダイオード部の構造を示す断面図であり、図にお
いて、図９と同一符号は同一又は相当する部分を示して
おり、１０ｃ，１０ｄは互いに短絡されているカソード
電極、１３ａはアノード電極で、このアノード電極１３
ａは、カソード電極１０ｃ，１０ｄの両方から等間隔に
ある位置から、カソード電極１０ｃ，１０ｄのいずれか
一方の方向にオフセットした位置に配置されている。
【００６０】この実施の形態５に係る半導体装置は、上
記実施の形態１に係る半導体装置において、ダイオード
部１００のカソード電極を２つの互いに短絡されたカソ
ード電極１０ａ，１０ｂとするとともに、アノード電極
１３ａをこれらの中心からいずれか一方の電極の方向に
オフセットした位置に配置したものであり、この半導体
装置のその他の部分の構成は、上記実施の形態１に示し
た構成と同様であるのでここでは省略している。
記実施の形態１に係る半導体装置において、ダイオード
部１００のカソード電極を２つの互いに短絡されたカソ
ード電極１０ａ，１０ｂとするとともに、アノード電極
１３ａをこれらの中心からいずれか一方の電極の方向に
オフセットした位置に配置したものであり、この半導体
装置のその他の部分の構成は、上記実施の形態１に示し
た構成と同様であるのでここでは省略している。
【００６１】この実施の形態５に係る半導体装置におい
ては、２つの互いに短絡されたカソード電極１０ａ，１
０ｂを設けるとともに、アノード電極１３ａをこれらの
中心から、いずれか一方の方向にオフセットした位置に
配置したことにより、アノード電極１３ａに負電圧を印
加すると、アノード電極１３ａの下部に形成される空乏
層４１は、アノード電極１３ａ下から、アノード電極１
３ａから離れた方の電極に向かって傾きながら、基板方
向に伸びていく。例えば、図９に示すように、アノード
電極１３ａをカソード電極１０ｃに近づけた位置に配置
すると、空乏層４１はカソード電極１０ｄ側の方向に傾
いて伸びていくため、アノード電極が２つのカソード電
極の中間に位置している場合に比べて、空乏層の伸びる
範囲を広くすることができ、上記実施の形態４に示した
半導体装置と同様の効果を奏することができる。
ては、２つの互いに短絡されたカソード電極１０ａ，１
０ｂを設けるとともに、アノード電極１３ａをこれらの
中心から、いずれか一方の方向にオフセットした位置に
配置したことにより、アノード電極１３ａに負電圧を印
加すると、アノード電極１３ａの下部に形成される空乏
層４１は、アノード電極１３ａ下から、アノード電極１
３ａから離れた方の電極に向かって傾きながら、基板方
向に伸びていく。例えば、図９に示すように、アノード
電極１３ａをカソード電極１０ｃに近づけた位置に配置
すると、空乏層４１はカソード電極１０ｄ側の方向に傾
いて伸びていくため、アノード電極が２つのカソード電
極の中間に位置している場合に比べて、空乏層の伸びる
範囲を広くすることができ、上記実施の形態４に示した
半導体装置と同様の効果を奏することができる。
【００６２】なお、この実施の形態５においては、実施
の形態１に示した構造において、ダイオード部のカソー
ド電極間の、該カソード電極間の中心からオフセットし
た位置にアノード電極を配置した構造について説明した
が、本発明は、上記実施の形態３に係る半導体装置の構
造においても適用できるものであり、このような場合に
おいても、実施の形態５と同様の効果を奏する。
の形態１に示した構造において、ダイオード部のカソー
ド電極間の、該カソード電極間の中心からオフセットし
た位置にアノード電極を配置した構造について説明した
が、本発明は、上記実施の形態３に係る半導体装置の構
造においても適用できるものであり、このような場合に
おいても、実施の形態５と同様の効果を奏する。
【００６３】なお、上記実施の形態１〜５においては、
ＧａＡｓ基板を用いた半導体装置について説明したが、
本発明は、その他の基板としてＩｎＰ基板等を用いた場
合においても適用できるものであり、このような場合に
おいても、上記実施の形態１〜５と同様の効果を奏す
る。
ＧａＡｓ基板を用いた半導体装置について説明したが、
本発明は、その他の基板としてＩｎＰ基板等を用いた場
合においても適用できるものであり、このような場合に
おいても、上記実施の形態１〜５と同様の効果を奏す
る。
【００６４】また、上記実施の形態１〜５においては、
電子供給層や動作層として、ｎ型の不純物を有する半導
体層を用いた場合について説明したが、本発明は、電子
供給層や動作層として、ｐ型の不純物を有する半導体層
を用いた場合においても適用できるものであり、このよ
うな場合においても、上記実施の形態１〜５と同様の効
果を奏する。
電子供給層や動作層として、ｎ型の不純物を有する半導
体層を用いた場合について説明したが、本発明は、電子
供給層や動作層として、ｐ型の不純物を有する半導体層
を用いた場合においても適用できるものであり、このよ
うな場合においても、上記実施の形態１〜５と同様の効
果を奏する。
【００６５】また、上記実施の形態１〜５においてはダ
イオード部と同一半導体積層構造に集積するトランジス
タとして、ＨＥＭＴまたはＭＥＳＦＥＴを用いた場合に
ついて説明したが、本発明は、オーミック接触用のキャ
ップ層を備えたトランジスタであれば、どのようなトラ
ンジスタを集積した場合においても適用できるものであ
り、このような場合においても上記実施の形態１〜５と
同様の効果を奏する。
イオード部と同一半導体積層構造に集積するトランジス
タとして、ＨＥＭＴまたはＭＥＳＦＥＴを用いた場合に
ついて説明したが、本発明は、オーミック接触用のキャ
ップ層を備えたトランジスタであれば、どのようなトラ
ンジスタを集積した場合においても適用できるものであ
り、このような場合においても上記実施の形態１〜５と
同様の効果を奏する。
【００６６】実施の形態６．図１０は本発明の実施の形
態６に係る半導体装置の構造を示す断面図であり、図に
おいて、図１と同一符号は同一または相当する部分を示
しており、６０はキャップ層１と同一材料からなるエピ
タキシャル層である。
態６に係る半導体装置の構造を示す断面図であり、図に
おいて、図１と同一符号は同一または相当する部分を示
しており、６０はキャップ層１と同一材料からなるエピ
タキシャル層である。
【００６７】また、図１１は本発明の実施の形態６に係
る半導体装置の製造方法を示す断面図であり、図におい
て、図１０と同一符号は同一または相当する部分を示し
ている。
る半導体装置の製造方法を示す断面図であり、図におい
て、図１０と同一符号は同一または相当する部分を示し
ている。
【００６８】次に製造方法について説明する。まず、図
１１(a) に示すように、半絶縁性の半導体基板５上に、
バッファ層４，電子走行層３，電子供給層２，キャップ
層１を順次エピタキシャル成長法で形成して半導体積層
構造を形成し、ダイオードやトランジスタを形成する領
域外の部分にはアイソレーションを目的としてプロトン
注入等のイオン注入を行い、アイソレーション領域６を
形成する。なお、エピタキシャル成長法を用いる代わり
に、半導体基板に、イオン注入等を行うことにより、上
記と同様の構造の半導体積層構造を形成するようにして
もよい。
１１(a) に示すように、半絶縁性の半導体基板５上に、
バッファ層４，電子走行層３，電子供給層２，キャップ
層１を順次エピタキシャル成長法で形成して半導体積層
構造を形成し、ダイオードやトランジスタを形成する領
域外の部分にはアイソレーションを目的としてプロトン
注入等のイオン注入を行い、アイソレーション領域６を
形成する。なお、エピタキシャル成長法を用いる代わり
に、半導体基板に、イオン注入等を行うことにより、上
記と同様の構造の半導体積層構造を形成するようにして
もよい。
【００６９】続いて、図１１(b) に示すように、ダイオ
ード部を形成するためのエピタキシャル層６０を上記半
導体積層構造上にエピタキシャル成長法で形成する。な
お、このエピタキシャル層６０はＨＥＭＴに用いられる
半導体積層構造のような複雑な構造である必要はなく、
この実施の形態６のようなオーミック抵抗を低減するた
めにキャップ層１と同じ材料からなる単層構造とした
り、キャップ層１よりも高濃度に不純物を有する層とし
たり、逆方向耐圧を得るための低濃度層をショットキー
形成層として用いた構造としたり、チャネル抵抗を低減
するために不純物を中濃度に有する層が低濃度層の直下
に配置されるよう積層した構造としても良く、通常のダ
イオードが形成可能な不純物を有するエピタキシャル層
であればどのような構造のものでもよい。
ード部を形成するためのエピタキシャル層６０を上記半
導体積層構造上にエピタキシャル成長法で形成する。な
お、このエピタキシャル層６０はＨＥＭＴに用いられる
半導体積層構造のような複雑な構造である必要はなく、
この実施の形態６のようなオーミック抵抗を低減するた
めにキャップ層１と同じ材料からなる単層構造とした
り、キャップ層１よりも高濃度に不純物を有する層とし
たり、逆方向耐圧を得るための低濃度層をショットキー
形成層として用いた構造としたり、チャネル抵抗を低減
するために不純物を中濃度に有する層が低濃度層の直下
に配置されるよう積層した構造としても良く、通常のダ
イオードが形成可能な不純物を有するエピタキシャル層
であればどのような構造のものでもよい。
【００７０】次に、図１１(c) に示すように、エピタキ
シャル層６０上のダイオードを形成する領域上に、カソ
ード電極を形成するための金属を蒸着法もしくはスパッ
タ法等でマスク等を用いて形成して、カソード電極１０
を設け、続いて、エピタキシャル層６０のダイオードを
形成する領域を除く領域をエッチングし除去する。この
エッチングにおいて深さ方向の制御を容易にするため
に、予め、エピタキシャル層６０とキャップ層１との間
に、エッチングストッパ層を設けておくようにしてもよ
い。
シャル層６０上のダイオードを形成する領域上に、カソ
ード電極を形成するための金属を蒸着法もしくはスパッ
タ法等でマスク等を用いて形成して、カソード電極１０
を設け、続いて、エピタキシャル層６０のダイオードを
形成する領域を除く領域をエッチングし除去する。この
エッチングにおいて深さ方向の制御を容易にするため
に、予め、エピタキシャル層６０とキャップ層１との間
に、エッチングストッパ層を設けておくようにしてもよ
い。
【００７１】その後、上記実施の形態１において説明し
た方法と同様の方法により、ＨＥＭＴ部２００を形成
し、その後、全面に保護膜１２を形成し、該保護膜１２
のアノード電極を形成する領域，及び各電極の上部に設
けられた保護膜をエッチングにより除去し（図１１
(d))、配線金属１１および、該配線金属１１と同じ材料
からなるアノード電極１３を形成する。
た方法と同様の方法により、ＨＥＭＴ部２００を形成
し、その後、全面に保護膜１２を形成し、該保護膜１２
のアノード電極を形成する領域，及び各電極の上部に設
けられた保護膜をエッチングにより除去し（図１１
(d))、配線金属１１および、該配線金属１１と同じ材料
からなるアノード電極１３を形成する。
【００７２】この実施の形態６においては、ＨＥＭＴ部
２００を形成するために必要な半導体積層構造を形成し
た後、さらに、半導体積層構造のダイオード部１００を
形成する領域上ににエピタキシャル層６０を設け、この
エピタキシャル層６０にダイオード部を形成した構造と
したことにより、従来の半導体装置においては電子供給
層の厚さにより制限されていたアノード電極の下部に形
成される空乏層の広がる範囲を、電子供給層２の厚さよ
りも広くすることが可能となり、同一の半導体基板上
に、ダイオード部とトランジスタ部とを形成してなる半
導体装置において、ダイオード部１００のアノード電極
１３の下部に形成される空乏層の広がる範囲を広くし
て、ダイオード部１００の容量を線形的に変化させられ
る範囲を広くできる効果がある。
２００を形成するために必要な半導体積層構造を形成し
た後、さらに、半導体積層構造のダイオード部１００を
形成する領域上ににエピタキシャル層６０を設け、この
エピタキシャル層６０にダイオード部を形成した構造と
したことにより、従来の半導体装置においては電子供給
層の厚さにより制限されていたアノード電極の下部に形
成される空乏層の広がる範囲を、電子供給層２の厚さよ
りも広くすることが可能となり、同一の半導体基板上
に、ダイオード部とトランジスタ部とを形成してなる半
導体装置において、ダイオード部１００のアノード電極
１３の下部に形成される空乏層の広がる範囲を広くし
て、ダイオード部１００の容量を線形的に変化させられ
る範囲を広くできる効果がある。
【００７３】また、アノード電極１３と配線金属１１を
同一材料としたことにより、これらを同時に形成でき、
製造工程を簡略化することができる効果がある。
同一材料としたことにより、これらを同時に形成でき、
製造工程を簡略化することができる効果がある。
【００７４】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、半導体基板と、該半導体基板上に配置され
た、第１導電型不純物を有する第１の半導体層上に、該
第１の半導体層よりも高濃度に第１導電型不純物を有す
る第２の半導体層を配置してなる層をその表面側に有す
る、少なくとも２層以上の半導体層からなる半導体積層
構造と、上記第２の半導体層上にオーミック接触するよ
う配置された第１の電極と、上記第２の半導体層上に配
置された，上記第２の半導体層に対してショットキ接触
可能な第２の電極とからなるダイオード部と、上記第２
の半導体層に設けられた上記第１の半導体層に達する深
さのリセス内に、該リセス内に露出した上記第１の半導
体層上にショットキ接触するよう配置されたゲート電極
と、上記第２の半導体層上の上記リセスを挟んで互いに
対向する領域上に、該各領域にオーミック接触するよう
配置されたソース電極およびドレイン電極とを有するト
ランジスタ部とを備えるようにしたから、ダイオード部
とトランジスタ部とを同一の半導体積層構造に集積化し
た半導体装置において、ダイオード部の空乏層の広がる
範囲を広くし、容量が線形的に変化する範囲を広くし
て、これにより、ダイオード部の容量の制御範囲を広く
することができる効果がある。
置によれば、半導体基板と、該半導体基板上に配置され
た、第１導電型不純物を有する第１の半導体層上に、該
第１の半導体層よりも高濃度に第１導電型不純物を有す
る第２の半導体層を配置してなる層をその表面側に有す
る、少なくとも２層以上の半導体層からなる半導体積層
構造と、上記第２の半導体層上にオーミック接触するよ
う配置された第１の電極と、上記第２の半導体層上に配
置された，上記第２の半導体層に対してショットキ接触
可能な第２の電極とからなるダイオード部と、上記第２
の半導体層に設けられた上記第１の半導体層に達する深
さのリセス内に、該リセス内に露出した上記第１の半導
体層上にショットキ接触するよう配置されたゲート電極
と、上記第２の半導体層上の上記リセスを挟んで互いに
対向する領域上に、該各領域にオーミック接触するよう
配置されたソース電極およびドレイン電極とを有するト
ランジスタ部とを備えるようにしたから、ダイオード部
とトランジスタ部とを同一の半導体積層構造に集積化し
た半導体装置において、ダイオード部の空乏層の広がる
範囲を広くし、容量が線形的に変化する範囲を広くし
て、これにより、ダイオード部の容量の制御範囲を広く
することができる効果がある。
【００７５】また、この発明によれば、上記半導体装置
において、上記第１の電極、ソース電極、およびドレイ
ン電極は、複数の金属配線と接続されており、上記第２
の電極は該金属配線と同一材料よりなるようにしたか
ら、上記第２の電極を金属配線と同時に形成することが
できるため、製造工程を簡略化できるとともに、通常の
金属配線を備えたトランジスタを形成する工程に新たな
工程を加えることなく、ダイオード部を形成することが
できる。
において、上記第１の電極、ソース電極、およびドレイ
ン電極は、複数の金属配線と接続されており、上記第２
の電極は該金属配線と同一材料よりなるようにしたか
ら、上記第２の電極を金属配線と同時に形成することが
できるため、製造工程を簡略化できるとともに、通常の
金属配線を備えたトランジスタを形成する工程に新たな
工程を加えることなく、ダイオード部を形成することが
できる。
【００７６】また、この発明によれば、上記半導体装置
において、上記第１の電極と第２の半導体層との間に保
護膜を配置するようにしたから、ダイオード部の空乏層
の広がる範囲を更に広くすることができ、ダイオード部
の容量の制御範囲を更に広くすることができる効果があ
る。
において、上記第１の電極と第２の半導体層との間に保
護膜を配置するようにしたから、ダイオード部の空乏層
の広がる範囲を更に広くすることができ、ダイオード部
の容量の制御範囲を更に広くすることができる効果があ
る。
【００７７】また、この発明によれば、上記半導体装置
において、上記第２の半導体層上の上記第２の電極を挟
んで上記第１の電極に対向する領域上に、上記第２の電
極との間隔が上記第１の電極と第２の電極との間の間隔
と等間隔となるよう配置された，上記第２の半導体層に
オーミック接触する第３の電極と、上記第１の電極と第
３の電極とにそれぞれ接続された、該２つの電極に互い
に異なる電圧を印加する手段とを備えているようにした
から、上記第１，第３の電極に電位差を発生させ、空乏
層を第１の電極または第３の電極のいずれかの方向に傾
けながら広がるようにすることができ、ダイオード部の
空乏層の広がる範囲を広くすることができ、ダイオード
部の容量の制御範囲を広くすることができる効果があ
る。
において、上記第２の半導体層上の上記第２の電極を挟
んで上記第１の電極に対向する領域上に、上記第２の電
極との間隔が上記第１の電極と第２の電極との間の間隔
と等間隔となるよう配置された，上記第２の半導体層に
オーミック接触する第３の電極と、上記第１の電極と第
３の電極とにそれぞれ接続された、該２つの電極に互い
に異なる電圧を印加する手段とを備えているようにした
から、上記第１，第３の電極に電位差を発生させ、空乏
層を第１の電極または第３の電極のいずれかの方向に傾
けながら広がるようにすることができ、ダイオード部の
空乏層の広がる範囲を広くすることができ、ダイオード
部の容量の制御範囲を広くすることができる効果があ
る。
【００７８】また、この発明によれば、上記半導体装置
において、上記第２の半導体層上の、上記第２の電極を
挟んで上記第１の電極に対向する領域上に、上記第２の
半導体層にオーミック接触する第３の電極を備え、上記
第２の電極は、上記第１の電極と第３の電極との中間位
置からオフセットした位置に配置されており、上記第１
の電極と第３の電極とは互いに接続されているようにし
たから、空乏層を第１の電極または第３の電極のいずれ
かの方向に傾けながら広がるようにすることができ、ダ
イオード部の空乏層の広がる範囲を広くすることがで
き、ダイオード部の容量の制御範囲を広くすることがで
きる効果がある。
において、上記第２の半導体層上の、上記第２の電極を
挟んで上記第１の電極に対向する領域上に、上記第２の
半導体層にオーミック接触する第３の電極を備え、上記
第２の電極は、上記第１の電極と第３の電極との中間位
置からオフセットした位置に配置されており、上記第１
の電極と第３の電極とは互いに接続されているようにし
たから、空乏層を第１の電極または第３の電極のいずれ
かの方向に傾けながら広がるようにすることができ、ダ
イオード部の空乏層の広がる範囲を広くすることがで
き、ダイオード部の容量の制御範囲を広くすることがで
きる効果がある。
【００７９】また、この発明によれば、上記半導体装置
において、上記半導体積層構造は、半導体基板上に順次
配置された，バッファ層、アンドープ電子走行層、第１
導電型不純物を有する電子走行層、及び該電子走行層よ
りも高濃度に第１導電型不純物を有するキャップ層から
なるようにしたから、ダイオード部とトランジスタ部，
特にＨＥＭＴとを同一の半導体積層構造に集積化した半
導体装置において、ダイオード部の空乏層の広がる範囲
を広くすることができ、これにより、ダイオード部の容
量の制御範囲を広くすることができる効果がある。
において、上記半導体積層構造は、半導体基板上に順次
配置された，バッファ層、アンドープ電子走行層、第１
導電型不純物を有する電子走行層、及び該電子走行層よ
りも高濃度に第１導電型不純物を有するキャップ層から
なるようにしたから、ダイオード部とトランジスタ部，
特にＨＥＭＴとを同一の半導体積層構造に集積化した半
導体装置において、ダイオード部の空乏層の広がる範囲
を広くすることができ、これにより、ダイオード部の容
量の制御範囲を広くすることができる効果がある。
【００８０】また、この発明に係る半導体装置の製造方
法によれば、半導体基板上に、第１導電型不純物を有す
る第１の半導体層上に該第１の半導体層よりも高濃度に
第１導電型不純物を有する第２の半導体層を配置してな
る層をその表面側に有する、少なくとも２層以上の半導
体層からなる半導体積層構造を形成する工程と、上記半
導体積層構造上に、第１の電極、ソース電極、及びドレ
イン電極を形成するための材料を堆積し、該材料を熱処
理して上記第２の半導体層にオーミック接触する第１の
電極、ソース電極、及びドレイン電極を形成する工程
と、上記半導体積層構造上にレジストを形成し、該レジ
ストの、上記ソース電極とドレイン電極とに挟まれた領
域内に開口部を設け、該レジストをマスクとして上記第
２の半導体層を上記第１の半導体層が露出するようエッ
チングしてゲートリセスを形成する工程と、上記レジス
トをマスクとして上記半導体積層構造上にゲート電極材
料を堆積し、上記レジストを除去して、該ゲートリセス
内に露出した上記第１の半導体層上にゲート電極を形成
する工程と、上記第１の電極の近傍の上記第２の半導体
層上に、上記第２の半導体層にショットキ接触する第２
の電極を形成する工程とを備えるようにしたから、ダイ
オード部とトランジスタ部とを同一の半導体積層構造に
集積化するとともに、ダイオード部の空乏層の広がる範
囲を広くすることができ、ダイオード部の容量の制御範
囲を広くすることができる半導体装置を提供することが
できる効果がある。
法によれば、半導体基板上に、第１導電型不純物を有す
る第１の半導体層上に該第１の半導体層よりも高濃度に
第１導電型不純物を有する第２の半導体層を配置してな
る層をその表面側に有する、少なくとも２層以上の半導
体層からなる半導体積層構造を形成する工程と、上記半
導体積層構造上に、第１の電極、ソース電極、及びドレ
イン電極を形成するための材料を堆積し、該材料を熱処
理して上記第２の半導体層にオーミック接触する第１の
電極、ソース電極、及びドレイン電極を形成する工程
と、上記半導体積層構造上にレジストを形成し、該レジ
ストの、上記ソース電極とドレイン電極とに挟まれた領
域内に開口部を設け、該レジストをマスクとして上記第
２の半導体層を上記第１の半導体層が露出するようエッ
チングしてゲートリセスを形成する工程と、上記レジス
トをマスクとして上記半導体積層構造上にゲート電極材
料を堆積し、上記レジストを除去して、該ゲートリセス
内に露出した上記第１の半導体層上にゲート電極を形成
する工程と、上記第１の電極の近傍の上記第２の半導体
層上に、上記第２の半導体層にショットキ接触する第２
の電極を形成する工程とを備えるようにしたから、ダイ
オード部とトランジスタ部とを同一の半導体積層構造に
集積化するとともに、ダイオード部の空乏層の広がる範
囲を広くすることができ、ダイオード部の容量の制御範
囲を広くすることができる半導体装置を提供することが
できる効果がある。
【００８１】また、この発明によれば、上記半導体装置
の製造方法において、上記第２の電極を形成する工程と
同時に、該第２の電極の材料と同じ材料からなる，上記
第１の電極、ソース電極、及びドレイン電極と接続され
た配線を形成する工程を含むようにしたから、上記第２
の電極を配線と同時に形成することができ、製造工程を
簡略化できるとともに、通常の金属配線を備えたトラン
ジスタを形成する工程に新たな工程を加えることなく、
ダイオード部を形成することができる効果がある。
の製造方法において、上記第２の電極を形成する工程と
同時に、該第２の電極の材料と同じ材料からなる，上記
第１の電極、ソース電極、及びドレイン電極と接続され
た配線を形成する工程を含むようにしたから、上記第２
の電極を配線と同時に形成することができ、製造工程を
簡略化できるとともに、通常の金属配線を備えたトラン
ジスタを形成する工程に新たな工程を加えることなく、
ダイオード部を形成することができる効果がある。
【図１】 本発明の実施の形態１に係る半導体装置を説
明するための図である。
明するための図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法を示す断面工程図である。
造方法を示す断面工程図である。
【図３】 本発明の実施の形態１に係る半導体装置を用
いたマイクロ波回路の一例を示す図である。
いたマイクロ波回路の一例を示す図である。
【図４】 本発明の実施の形態１に係る半導体装置を用
いたマイクロ波回路の他の例を説明するための図であ
る。
いたマイクロ波回路の他の例を説明するための図であ
る。
【図５】 本発明の実施の形態２に係る半導体装置を説
明するための図である。
明するための図である。
【図６】 本発明の実施の形態３に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図７】 本発明の実施の形態４に係る半導体装置の構
造を示す図である。
造を示す図である。
【図８】 本発明の実施の形態４に係る半導体装置の動
作を説明するための図である。
作を説明するための図である。
【図９】 本発明の実施の形態５に係る半導体装置のダ
イオード部の構造を示す図である。
イオード部の構造を示す図である。
【図１０】 本発明の実施の形態６に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図１１】 本発明の実施の形態６に係る半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１２】 従来の半導体装置の構造を示す断面図であ
る。
る。
１，５３ キャップ層、２ 電子供給層、３ 電子走行
層、４ バッファ層、５ 半絶縁性基板、６ アイソレ
ーション領域、７ ソース電極、８ ゲート電極、８ａ
ゲートリセス、９ ドレイン電極、１０，１０ａ〜１
０ｄ カソード電極、１１ 金属配線、１２ 保護膜、
１３，３８ アノード電極、１４ フォトレジスト、１
５ 共振回路、１６，２２ トランジスタ、１７ 帰還
回路、１８，２９ 出力回路、１９，２５ 出力端子、
２０，３０ ダイオード、２１外部変調用端子、２３
入力端子、２４ 入力側整合回路、２６ 位相制御回
路、２７ 制御端子、２８ ストリップ線路、３８ａ
リセス、４０ 電圧印加手段、４１ 空乏層、４４，４
５ 線形変化領域、５２ 動作層、６０ エピタキシャ
ル層、１００ ダイオード部、２００ ＨＥＭＴ部、３
００ ＭＥＳＦＥＴ部。
層、４ バッファ層、５ 半絶縁性基板、６ アイソレ
ーション領域、７ ソース電極、８ ゲート電極、８ａ
ゲートリセス、９ ドレイン電極、１０，１０ａ〜１
０ｄ カソード電極、１１ 金属配線、１２ 保護膜、
１３，３８ アノード電極、１４ フォトレジスト、１
５ 共振回路、１６，２２ トランジスタ、１７ 帰還
回路、１８，２９ 出力回路、１９，２５ 出力端子、
２０，３０ ダイオード、２１外部変調用端子、２３
入力端子、２４ 入力側整合回路、２６ 位相制御回
路、２７ 制御端子、２８ ストリップ線路、３８ａ
リセス、４０ 電圧印加手段、４１ 空乏層、４４，４
５ 線形変化領域、５２ 動作層、６０ エピタキシャ
ル層、１００ ダイオード部、２００ ＨＥＭＴ部、３
００ ＭＥＳＦＥＴ部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 29/93
Claims (8)
- 【請求項１】 半導体基板と、 該半導体基板上に配置された、第１導電型不純物を有す
る第１の半導体層上に、該第１の半導体層よりも高濃度
に第１導電型不純物を有する第２の半導体層を配置して
なる層をその表面側に有する、少なくとも２層以上の半
導体層からなる半導体積層構造と、 上記第２の半導体層上にオーミック接触するよう配置さ
れた第１の電極と、上記第２の半導体層上に配置され
た，上記第２の半導体層に対してショットキ接触可能な
第２の電極とからなるダイオード部と、 上記第２の半導体層に設けられた上記第１の半導体層に
達する深さのリセス内に、該リセス内に露出した上記第
１の半導体層上にショットキ接触するよう配置されたゲ
ート電極と、上記第２の半導体層上の上記リセスを挟ん
で互いに対向する領域上に、該各領域にオーミック接触
するよう配置されたソース電極およびドレイン電極とを
有するトランジスタ部とを備えたことを特徴とする半導
体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記第１の電極、ソース電極、およびドレイン電極は、
複数の金属配線と接続されており、 上記第２の電極は該金属配線と同一材料よりなることを
特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記第１の電極と第２の半導体層との間には保護膜が配
置されていることを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置において、 上記第２の半導体層上の上記第２の電極を挟んで上記第
１の電極に対向する領域上に、上記第２の電極との間隔
が上記第１の電極と第２の電極との間の間隔と等間隔と
なるよう配置された，上記第２の半導体層にオーミック
接触する第３の電極と、 上記第１の電極と第３の電極とにそれぞれ接続された、
該２つの電極に互いに異なる電圧を印加する手段とを備
えていることを特徴とする半導体装置。 - 【請求項５】 請求項１に記載の半導体装置において、 上記第２の半導体層上の、上記第２の電極を挟んで上記
第１の電極に対向する領域上に、上記第２の半導体層に
オーミック接触する第３の電極を備え、 上記第２の電極は、上記第１の電極と第３の電極との中
間位置からオフセットした位置に配置されており、 上記第１の電極と第３の電極とは互いに接続されている
ことを特徴とする半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、 上記半導体積層構造は、半導体基板上に順次配置され
た，バッファ層、アンドープ電子走行層、第１導電型不
純物を有する電子走行層、及び該電子走行層よりも高濃
度に第１導電型不純物を有するキャップ層からなること
を特徴とする半導体装置。 - 【請求項７】 半導体基板上に、第１導電型不純物を有
する第１の半導体層上に該第１の半導体層よりも高濃度
に第１導電型不純物を有する第２の半導体層を配置して
なる層をその表面側に有する、少なくとも２層以上の半
導体層からなる半導体積層構造を形成する工程と、 上記半導体積層構造上に、第１の電極、ソース電極、及
びドレイン電極を形成するための材料を堆積し、該材料
を熱処理して上記第２の半導体層にオーミック接触する
第１の電極、ソース電極、及びドレイン電極を形成する
工程と、 上記半導体積層構造上にレジストを形成し、該レジスト
の、上記ソース電極とドレイン電極とに挟まれた領域内
に開口部を設け、該レジストをマスクとして上記第２の
半導体層を上記第１の半導体層が露出するようエッチン
グしてゲートリセスを形成する工程と、 上記レジストをマスクとして上記半導体積層構造上にゲ
ート電極材料を堆積し、上記レジストを除去して、該ゲ
ートリセス内に露出した上記第１の半導体層上にゲート
電極を形成する工程と、 上記第１の電極の近傍の上記第２の半導体層上に、上記
第２の半導体層にショットキ接触する第２の電極を形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 上記第２の電極を形成する工程と同時に、該第２の電極
の材料と同じ材料からなる，上記第１の電極、ソース電
極、及びドレイン電極と接続された配線を形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14698696A JP3677350B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体装置、及び半導体装置の製造方法 |
| US08/760,721 US5705847A (en) | 1996-06-10 | 1996-12-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14698696A JP3677350B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体装置、及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331025A true JPH09331025A (ja) | 1997-12-22 |
| JP3677350B2 JP3677350B2 (ja) | 2005-07-27 |
Family
ID=15420042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14698696A Expired - Fee Related JP3677350B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体装置、及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5705847A (ja) |
| JP (1) | JP3677350B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184788A (ja) * | 2000-09-21 | 2002-06-28 | Trw Inc | 大面積、高ゲート電流ｈｅｍｔダイオードの形成方法 |
| KR100783980B1 (ko) * | 2000-05-25 | 2007-12-11 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| US8669576B2 (en) | 2010-08-19 | 2014-03-11 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2016164983A (ja) * | 2015-03-02 | 2016-09-08 | 晶元光電股▲ふん▼有限公司 | Ｌｅｄドライブ及び関連する照明システム |
| USRE48798E1 (en) | 2015-03-02 | 2021-10-26 | Epistar Corporation | LED driver and illumination system related to the same |
| WO2023013431A1 (ja) | 2021-08-03 | 2023-02-09 | ヌヴォトンテクノロジージャパン株式会社 | 可変容量素子 |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3415499B2 (ja) * | 1999-07-16 | 2003-06-09 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路 |
| EP1145329A2 (en) * | 1999-10-20 | 2001-10-17 | Koninklijke Philips Electronics N.V. | Semiconductor pn-junction diode, method of making the same and electronic circuit comprising the same |
| AU2001263211A1 (en) * | 2000-05-26 | 2001-12-11 | Amberwave Systems Corporation | Buried channel strained silicon fet using an ion implanted doped layer |
| US20030025175A1 (en) * | 2001-07-27 | 2003-02-06 | Sanyo Electric Company, Ltd. | Schottky barrier diode |
| US20050179106A1 (en) * | 2001-07-27 | 2005-08-18 | Sanyo Electric Company, Ltd. | Schottky barrier diode |
| WO2003050849A2 (en) * | 2001-12-06 | 2003-06-19 | Hrl Laboratories, Llc | High power-low noise microwave gan heterojunction field effet transistor |
| US7619263B2 (en) * | 2003-04-08 | 2009-11-17 | Sensor Electronic Technology, Inc. | Method of radiation generation and manipulation |
| TW200642268A (en) * | 2005-04-28 | 2006-12-01 | Sanyo Electric Co | Compound semiconductor switching circuit device |
| EP2040299A1 (en) * | 2007-09-12 | 2009-03-25 | Forschungsverbund Berlin e.V. | Electrical devices having improved transfer characteristics and method for tailoring the transfer characteristics of such an electrical device |
| US20090072269A1 (en) * | 2007-09-17 | 2009-03-19 | Chang Soo Suh | Gallium nitride diodes and integrated components |
| US7915643B2 (en) | 2007-09-17 | 2011-03-29 | Transphorm Inc. | Enhancement mode gallium nitride power devices |
| US8519438B2 (en) | 2008-04-23 | 2013-08-27 | Transphorm Inc. | Enhancement mode III-N HEMTs |
| US8289065B2 (en) | 2008-09-23 | 2012-10-16 | Transphorm Inc. | Inductive load power switching circuits |
| US7898004B2 (en) * | 2008-12-10 | 2011-03-01 | Transphorm Inc. | Semiconductor heterostructure diodes |
| US8742459B2 (en) | 2009-05-14 | 2014-06-03 | Transphorm Inc. | High voltage III-nitride semiconductor devices |
| US8390000B2 (en) | 2009-08-28 | 2013-03-05 | Transphorm Inc. | Semiconductor devices with field plates |
| US8389977B2 (en) * | 2009-12-10 | 2013-03-05 | Transphorm Inc. | Reverse side engineered III-nitride devices |
| CN102270635B (zh) * | 2010-06-07 | 2013-05-08 | 立积电子股份有限公司 | 化合物半导体装置及其制造方法 |
| US8742460B2 (en) | 2010-12-15 | 2014-06-03 | Transphorm Inc. | Transistors with isolation regions |
| US8643062B2 (en) | 2011-02-02 | 2014-02-04 | Transphorm Inc. | III-N device structures and methods |
| US8772842B2 (en) | 2011-03-04 | 2014-07-08 | Transphorm, Inc. | Semiconductor diodes with low reverse bias currents |
| US8716141B2 (en) | 2011-03-04 | 2014-05-06 | Transphorm Inc. | Electrode configurations for semiconductor devices |
| US8901604B2 (en) | 2011-09-06 | 2014-12-02 | Transphorm Inc. | Semiconductor devices with guard rings |
| US9257547B2 (en) | 2011-09-13 | 2016-02-09 | Transphorm Inc. | III-N device structures having a non-insulating substrate |
| US8598937B2 (en) | 2011-10-07 | 2013-12-03 | Transphorm Inc. | High power semiconductor electronic components with increased reliability |
| US9165766B2 (en) | 2012-02-03 | 2015-10-20 | Transphorm Inc. | Buffer layer structures suited for III-nitride devices with foreign substrates |
| WO2013155108A1 (en) | 2012-04-09 | 2013-10-17 | Transphorm Inc. | N-polar iii-nitride transistors |
| US9184275B2 (en) | 2012-06-27 | 2015-11-10 | Transphorm Inc. | Semiconductor devices with integrated hole collectors |
| WO2014127150A1 (en) | 2013-02-15 | 2014-08-21 | Transphorm Inc. | Electrodes for semiconductor devices and methods of forming the same |
| US9087718B2 (en) | 2013-03-13 | 2015-07-21 | Transphorm Inc. | Enhancement-mode III-nitride devices |
| US9245993B2 (en) | 2013-03-15 | 2016-01-26 | Transphorm Inc. | Carbon doping semiconductor devices |
| US9530708B1 (en) | 2013-05-31 | 2016-12-27 | Hrl Laboratories, Llc | Flexible electronic circuit and method for manufacturing same |
| US9443938B2 (en) | 2013-07-19 | 2016-09-13 | Transphorm Inc. | III-nitride transistor including a p-type depleting layer |
| US9318593B2 (en) | 2014-07-21 | 2016-04-19 | Transphorm Inc. | Forming enhancement mode III-nitride devices |
| US9536966B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Gate structures for III-N devices |
| US9536967B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Recessed ohmic contacts in a III-N device |
| US10756084B2 (en) * | 2015-03-26 | 2020-08-25 | Wen-Jang Jiang | Group-III nitride semiconductor device and method for fabricating the same |
| US11322599B2 (en) | 2016-01-15 | 2022-05-03 | Transphorm Technology, Inc. | Enhancement mode III-nitride devices having an Al1-xSixO gate insulator |
| WO2017210323A1 (en) | 2016-05-31 | 2017-12-07 | Transphorm Inc. | Iii-nitride devices including a graded depleting layer |
| KR101896332B1 (ko) * | 2016-12-13 | 2018-09-07 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| US10896981B1 (en) * | 2019-07-15 | 2021-01-19 | Qualcomm Incorporated | Integration of vertical GaN varactor with HEMT |
| US10886266B1 (en) * | 2019-07-15 | 2021-01-05 | Qualcomm Incorporated | Integration of vertical GaN varactor with HEMT |
| US20220165726A1 (en) * | 2020-11-26 | 2022-05-26 | Innolux Corporation | Electronic device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109256A (en) * | 1990-08-17 | 1992-04-28 | National Semiconductor Corporation | Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication |
| US5202649A (en) * | 1991-03-20 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Microwave integrated circuit device having impedance matching |
-
1996
- 1996-06-10 JP JP14698696A patent/JP3677350B2/ja not_active Expired - Fee Related
- 1996-12-05 US US08/760,721 patent/US5705847A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783980B1 (ko) * | 2000-05-25 | 2007-12-11 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| JP2002184788A (ja) * | 2000-09-21 | 2002-06-28 | Trw Inc | 大面積、高ゲート電流ｈｅｍｔダイオードの形成方法 |
| US8669576B2 (en) | 2010-08-19 | 2014-03-11 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2016164983A (ja) * | 2015-03-02 | 2016-09-08 | 晶元光電股▲ふん▼有限公司 | Ｌｅｄドライブ及び関連する照明システム |
| USRE48798E1 (en) | 2015-03-02 | 2021-10-26 | Epistar Corporation | LED driver and illumination system related to the same |
| WO2023013431A1 (ja) | 2021-08-03 | 2023-02-09 | ヌヴォトンテクノロジージャパン株式会社 | 可変容量素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5705847A (en) | 1998-01-06 |
| JP3677350B2 (ja) | 2005-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3677350B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| US5939941A (en) | High efficiency power amplifier using HITFET driver circuit | |
| US4481487A (en) | Monolithic microwave wide-band VCO | |
| EP0334006A1 (en) | Stacked channel heterojunction fet | |
| US4129879A (en) | Vertical field effect transistor | |
| JPH05129341A (ja) | 高電子移動度トランジスタおよびその製造方法 | |
| US5324682A (en) | Method of making an integrated circuit capable of low-noise and high-power microwave operation | |
| JPH03292744A (ja) | 化合物半導体装置およびその製造方法 | |
| US4463322A (en) | Self-biasing for FET-driven microwave VCOs | |
| US4698654A (en) | Field effect transistor with a submicron vertical structure and its production process | |
| JP2000349095A (ja) | 半導体素子およびその製造方法ならびに電力増幅器および無線通信装置 | |
| US5449929A (en) | IPG transistor semiconductor integrated circuit device | |
| JP2000299386A (ja) | 半導体回路装置及びその製造方法 | |
| JP3962558B2 (ja) | 半導体装置および発振器 | |
| JP2000100829A (ja) | 接合型電界効果トランジスタおよびその製造方法 | |
| JP2007200984A (ja) | 電界効果トランジスタ、及び、同電界効果トランジスタの製造方法、及び、半導体装置、及び、同半導体装置の製造方法 | |
| JP2020072168A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP2000208753A (ja) | 半導体装置とその製造方法 | |
| USRE33469E (en) | Monolithic microwave wide-band VCO | |
| JP2002134810A (ja) | ガンダイオード | |
| KR100349368B1 (ko) | 초고주파 반도체 소자 및 그의 제조방법 | |
| JPWO2003067664A1 (ja) | 電界効果トランジスタ及びその製造方法 | |
| EP0276981B1 (en) | Semiconductor integrated circuit device and method of producing same | |
| JP2746240B2 (ja) | 半導体装置及びその製造方法 | |
| KR920009896B1 (ko) | 갈륨비소 전계효과 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041008 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050426 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050509 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |