JP2001015601A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001015601A JP2001015601A JP11180815A JP18081599A JP2001015601A JP 2001015601 A JP2001015601 A JP 2001015601A JP 11180815 A JP11180815 A JP 11180815A JP 18081599 A JP18081599 A JP 18081599A JP 2001015601 A JP2001015601 A JP 2001015601A
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Abstract
(57)【要約】
【課題】 電源線ノイズの影響を効果的に低減すること
を可能とした電源線レイアウトを持つ半導体集積回路を
提供する。 【解決手段】 シリコン基板１は、ＮＭＯＳトランジス
タ領域３とＰＭＯＳトランジスタ領域４とに区画され、
Ｍ１，Ｍ２の金属層により信号配線６，８が形成され
る。ＰＭＯＳトランジスタ領域３の上部に、ＶＳＳ線１
０とＶＤＤ線１４が同じ幅をもって重ねられ、ＮＭＯＳ
トランジスタ領域４の上部にＶＤＤ線１１とＶＳＳ線１
３が同じ幅をもって重ねられる。ＶＳＳ線１０とＶＤＤ
線１１とは同じＭ３層をパターニングして形成され、Ｖ
ＳＳ線１３とＶＤＤ線１４は同じＭ４層をパターニング
して形成される。ＶＳＳ線１０，１３と、ＶＤＤ線１
１，１４との間には、ＭＯＳキャパシタＣが接続され
る。
を可能とした電源線レイアウトを持つ半導体集積回路を
提供する。 【解決手段】 シリコン基板１は、ＮＭＯＳトランジス
タ領域３とＰＭＯＳトランジスタ領域４とに区画され、
Ｍ１，Ｍ２の金属層により信号配線６，８が形成され
る。ＰＭＯＳトランジスタ領域３の上部に、ＶＳＳ線１
０とＶＤＤ線１４が同じ幅をもって重ねられ、ＮＭＯＳ
トランジスタ領域４の上部にＶＤＤ線１１とＶＳＳ線１
３が同じ幅をもって重ねられる。ＶＳＳ線１０とＶＤＤ
線１１とは同じＭ３層をパターニングして形成され、Ｖ
ＳＳ線１３とＶＤＤ線１４は同じＭ４層をパターニング
して形成される。ＶＳＳ線１０，１３と、ＶＤＤ線１
１，１４との間には、ＭＯＳキャパシタＣが接続され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に係り、特に電源線のレイアウトに関する。
に係り、特に電源線のレイアウトに関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路では、シリコン基板は
ＮＭＯＳトランジスタを形成するＮＭＯＳトランジスタ
領域とＰＭＯＳトランジスタを形成するＰＭＯＳトラン
ジスタ領域に区画される。ＣＭＯＳ集積回路では、回路
構成上、高レベル側電源線（以下、ＶＤＤ線という）は
ＰＭＯＳトランジスタ領域に直接接続され、低レベル側
電源線（以下、ＶＳＳ線という）はＮＭＯＳトランジス
タ領域に直接接続されることが多い。このため一般に、
ＶＤＤ線はＰＭＯＳトランジスタ領域上に配置され、Ｖ
ＳＳ線はＮＭＯＳトランジスタ領域上に配置される。
ＮＭＯＳトランジスタを形成するＮＭＯＳトランジスタ
領域とＰＭＯＳトランジスタを形成するＰＭＯＳトラン
ジスタ領域に区画される。ＣＭＯＳ集積回路では、回路
構成上、高レベル側電源線（以下、ＶＤＤ線という）は
ＰＭＯＳトランジスタ領域に直接接続され、低レベル側
電源線（以下、ＶＳＳ線という）はＮＭＯＳトランジス
タ領域に直接接続されることが多い。このため一般に、
ＶＤＤ線はＰＭＯＳトランジスタ領域上に配置され、Ｖ
ＳＳ線はＮＭＯＳトランジスタ領域上に配置される。
【０００３】これらの電源線の幅は、供給すべき電流の
総量と許容できる電圧降下を考慮して決定される。簡単
に説明すれば、電源線の抵抗値をＲ、消費電流をＩとし
て、Ｖ＝Ｒ×Ｉなる電圧降下Ｖは電源線ノイズとなるか
ら、これが回路性能に悪影響を及ぼさない程度に抵抗値
Ｒを抑えるように電源線の幅が決定される。
総量と許容できる電圧降下を考慮して決定される。簡単
に説明すれば、電源線の抵抗値をＲ、消費電流をＩとし
て、Ｖ＝Ｒ×Ｉなる電圧降下Ｖは電源線ノイズとなるか
ら、これが回路性能に悪影響を及ぼさない程度に抵抗値
Ｒを抑えるように電源線の幅が決定される。
【０００４】近年、集積回路製造技術の進歩により、ト
ランジスタのサイズ縮小と駆動力の向上が図られ、これ
によりトランジスタ領域上の電源線の太さは減少し、供
給すべき電流の総量は増大している。電源線はトランジ
スタ領域を外れて配置することは可能であるが、これは
チップ面積を増大させる。チップ面積を増大させないた
めには、近年の集積回路で実用されている多層配線技術
を利用すればよい。例えば、ＮＭＯＳトランジスタ領域
上に、ＶＳＳ線を２層に分けて積層し、ＰＭＯＳトラン
ジスタ領域上に、ＶＤＤ線を２層に分けて積層する。
ランジスタのサイズ縮小と駆動力の向上が図られ、これ
によりトランジスタ領域上の電源線の太さは減少し、供
給すべき電流の総量は増大している。電源線はトランジ
スタ領域を外れて配置することは可能であるが、これは
チップ面積を増大させる。チップ面積を増大させないた
めには、近年の集積回路で実用されている多層配線技術
を利用すればよい。例えば、ＮＭＯＳトランジスタ領域
上に、ＶＳＳ線を２層に分けて積層し、ＰＭＯＳトラン
ジスタ領域上に、ＶＤＤ線を２層に分けて積層する。
【０００５】一方、集積回路における電源線では、上述
した抵抗によるノイズの他に、インダクタンスによるノ
イズの問題もある。電源線の他、集積回路チップとこれ
を収納するパッケージを接続するワイヤや接続リード等
のインダクタンスもあり、これらの総インダクタンスを
Ｌとしたとき、Ｖ＝−Ｌ（ｄｉ／ｄｔ）で表される電源
線ノイズが発生する。また、特に同期式の半導体集積回
路では、電流は定常的に流れず、クロックに同期して大
きなピーク電流が流れる。このピーク電流による電圧降
下も電源線ノイズとなるからこれを抑えることが必要に
なる。これらのノイズ低減のためには、非常に太い電源
線を必要とする。
した抵抗によるノイズの他に、インダクタンスによるノ
イズの問題もある。電源線の他、集積回路チップとこれ
を収納するパッケージを接続するワイヤや接続リード等
のインダクタンスもあり、これらの総インダクタンスを
Ｌとしたとき、Ｖ＝−Ｌ（ｄｉ／ｄｔ）で表される電源
線ノイズが発生する。また、特に同期式の半導体集積回
路では、電流は定常的に流れず、クロックに同期して大
きなピーク電流が流れる。このピーク電流による電圧降
下も電源線ノイズとなるからこれを抑えることが必要に
なる。これらのノイズ低減のためには、非常に太い電源
線を必要とする。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
半導体集積回路では、電源線ノイズを低減しようとする
と、電源線の幅が大きくなるという問題がある。ＶＤＤ
線とＶＳＳ線をそれぞれ２層構造とすることは、チップ
面積を増大させずに実質的に電源線抵抗を下げる上で有
効であるが、この方式でも前述したピーク電流等による
電源線ノイズを効果的に低減するには不十分である。ピ
ーク電流による電源線ノイズを低減するには、ＶＤＤ線
とＶＳＳ線とを大きな容量で結合させる手法が有効であ
る。即ち、ＶＤＤ線とＶＳＳ線とを容量結合させれば、
一方での急峻な電圧変化が他方に結合され、ＶＤＤ線と
ＶＳＳ線が同相で電圧変化することにより、回路に供給
される電源電圧を一定に保持することができる。そして
そのためには、ＶＤＤ線とＶＳＳ線の間にＭＯＳキャパ
シタを接続することが有効である。しかし、ＶＤＤ線と
ＶＳＳ線の間にＭＯＳキャパシタを接続しても、そのＭ
ＯＳキャパシタを接続した位置から離れた位置では、抵
抗の影響で容量結合の効果が相対的に低下する。従っ
て、ＭＯＳキャパシタにより長いＶＤＤ線とＶＳＳ線を
その長手方向の全体にわたって容量結合させるには、Ｍ
ＯＳキャパシタを多数必要とする。これは、チップ面積
の増大をもたらす。
半導体集積回路では、電源線ノイズを低減しようとする
と、電源線の幅が大きくなるという問題がある。ＶＤＤ
線とＶＳＳ線をそれぞれ２層構造とすることは、チップ
面積を増大させずに実質的に電源線抵抗を下げる上で有
効であるが、この方式でも前述したピーク電流等による
電源線ノイズを効果的に低減するには不十分である。ピ
ーク電流による電源線ノイズを低減するには、ＶＤＤ線
とＶＳＳ線とを大きな容量で結合させる手法が有効であ
る。即ち、ＶＤＤ線とＶＳＳ線とを容量結合させれば、
一方での急峻な電圧変化が他方に結合され、ＶＤＤ線と
ＶＳＳ線が同相で電圧変化することにより、回路に供給
される電源電圧を一定に保持することができる。そして
そのためには、ＶＤＤ線とＶＳＳ線の間にＭＯＳキャパ
シタを接続することが有効である。しかし、ＶＤＤ線と
ＶＳＳ線の間にＭＯＳキャパシタを接続しても、そのＭ
ＯＳキャパシタを接続した位置から離れた位置では、抵
抗の影響で容量結合の効果が相対的に低下する。従っ
て、ＭＯＳキャパシタにより長いＶＤＤ線とＶＳＳ線を
その長手方向の全体にわたって容量結合させるには、Ｍ
ＯＳキャパシタを多数必要とする。これは、チップ面積
の増大をもたらす。
【０００７】この発明は、上記事情を考慮してなされた
もので、電源線ノイズの影響を効果的に低減することを
可能とした電源線レイアウトを持つ半導体集積回路を提
供することを目的としている。
もので、電源線ノイズの影響を効果的に低減することを
可能とした電源線レイアウトを持つ半導体集積回路を提
供することを目的としている。
【０００８】
【課題を解決するための手段】この発明は、第１に、半
導体基板と、この半導体基板に形成された素子と、この
素子が形成された半導体基板上に形成された信号配線、
低レベル側電源線、及び高レベル側電源線とを有する半
導体集積回路において、前記低レベル側電源線と高レベ
ル側電源線は、略同じ幅をもって層間絶縁膜を挟んで上
下に重なるように配設されていることを特徴とする。
導体基板と、この半導体基板に形成された素子と、この
素子が形成された半導体基板上に形成された信号配線、
低レベル側電源線、及び高レベル側電源線とを有する半
導体集積回路において、前記低レベル側電源線と高レベ
ル側電源線は、略同じ幅をもって層間絶縁膜を挟んで上
下に重なるように配設されていることを特徴とする。
【０００９】この発明によると、低レベル側電源線（Ｖ
ＳＳ線）と高レベル側電源線（ＶＤＤ線）を上下に略同
じ幅をもって重ねることにより、ＶＳＳ線とＶＤＤ線を
全体的に大きく容量結合させることができる。この容量
結合の結果、ＶＳＳ線或いはＶＤＤ線において電源線ノ
イズが発生した場合にも、ＶＳＳ線とＶＤＤ線とで同相
の電圧変化となり、回路に与える影響が低減される。
ＳＳ線）と高レベル側電源線（ＶＤＤ線）を上下に略同
じ幅をもって重ねることにより、ＶＳＳ線とＶＤＤ線を
全体的に大きく容量結合させることができる。この容量
結合の結果、ＶＳＳ線或いはＶＤＤ線において電源線ノ
イズが発生した場合にも、ＶＳＳ線とＶＤＤ線とで同相
の電圧変化となり、回路に与える影響が低減される。
【００１０】この発明において好ましくは、ＶＳＳ線と
ＶＤＤ線とはそれぞれ少なくとも２層ずつ次のような態
様で積層される。即ち半導体基板がＮＭＯＳトランジス
タが形成されたＮＭＯＳトランジスタ領域とＰＭＯＳト
ランジスタが形成されたＰＭＯＳトランジスタ領域とに
区画されている場合に、ＮＭＯＳトランジスタ領域とＰ
ＭＯＳトランジスタ領域上にそれぞれ、第１の層間絶縁
膜を介して第１層のＶＳＳ線と第１層のＶＤＤ線が形成
される。第１層のＶＳＳ線と第１層のＶＤＤ線上にそれ
ぞれ、第２の層間絶縁膜を介して重なるように第２層の
ＶＤＤ線と第２層のＶＳＳが形成される。
ＶＤＤ線とはそれぞれ少なくとも２層ずつ次のような態
様で積層される。即ち半導体基板がＮＭＯＳトランジス
タが形成されたＮＭＯＳトランジスタ領域とＰＭＯＳト
ランジスタが形成されたＰＭＯＳトランジスタ領域とに
区画されている場合に、ＮＭＯＳトランジスタ領域とＰ
ＭＯＳトランジスタ領域上にそれぞれ、第１の層間絶縁
膜を介して第１層のＶＳＳ線と第１層のＶＤＤ線が形成
される。第１層のＶＳＳ線と第１層のＶＤＤ線上にそれ
ぞれ、第２の層間絶縁膜を介して重なるように第２層の
ＶＤＤ線と第２層のＶＳＳが形成される。
【００１１】この様な電源線レイアウトを用いることに
より、ＶＳＳ線とＶＤＤ線の容量結合を大きく保ち、し
かもチップ面積を増大させることなく、ＶＳＳ線及びＶ
ＤＤ線の抵抗を小さくすることができる。この場合更に
好ましくは、第１層のＶＳＳ線及び第１層のＶＤＤ線は
それぞれ、第１の層間絶縁膜を貫通するコンタクトを介
してＮＭＯＳトランジスタ領域及びＰＭＯＳトランジス
タ領域に接続される。第２層のＶＤＤ線及び第２層のＶ
ＳＳ線はそれぞれ、第２の層間絶縁膜を貫通するコンタ
クトを介して第１層のＶＤＤ線及び第１層のＶＳＳと相
互接続される。
より、ＶＳＳ線とＶＤＤ線の容量結合を大きく保ち、し
かもチップ面積を増大させることなく、ＶＳＳ線及びＶ
ＤＤ線の抵抗を小さくすることができる。この場合更に
好ましくは、第１層のＶＳＳ線及び第１層のＶＤＤ線は
それぞれ、第１の層間絶縁膜を貫通するコンタクトを介
してＮＭＯＳトランジスタ領域及びＰＭＯＳトランジス
タ領域に接続される。第２層のＶＤＤ線及び第２層のＶ
ＳＳ線はそれぞれ、第２の層間絶縁膜を貫通するコンタ
クトを介して第１層のＶＤＤ線及び第１層のＶＳＳと相
互接続される。
【００１２】この発明は、第２に、半導体基板と、この
半導体基板に形成された素子と、この素子が形成された
半導体基板上に形成された信号配線、低レベル側電源
線、及び高レベル側電源線とを有する半導体集積回路に
おいて、前記低レベル側電源線と高レベル側電源線は、
少なくとも２層ずつが層間絶縁膜を介して交互に上下に
重なるように配設されていることを特徴とする。
半導体基板に形成された素子と、この素子が形成された
半導体基板上に形成された信号配線、低レベル側電源
線、及び高レベル側電源線とを有する半導体集積回路に
おいて、前記低レベル側電源線と高レベル側電源線は、
少なくとも２層ずつが層間絶縁膜を介して交互に上下に
重なるように配設されていることを特徴とする。
【００１３】この発明によると、一つの低レベル側電源
線（ＶＳＳ線）は上下から高レベル側電源線（ＶＤＤ
線）により挟まれ、また一つのＶＤＤ線は上下からＶＳ
Ｓ線により挟まれることになる。従って、ＶＳＳ線とＶ
ＤＤ線の間の容量結合はより大きなものとなり、電源線
ノイズの影響が低減される。またこの発明において好ま
しくは、ＶＳＳ線及びＶＤＤ線は、半導体基板の素子が
形成されていない領域に略同じ幅をもって重なるように
配設される。
線（ＶＳＳ線）は上下から高レベル側電源線（ＶＤＤ
線）により挟まれ、また一つのＶＤＤ線は上下からＶＳ
Ｓ線により挟まれることになる。従って、ＶＳＳ線とＶ
ＤＤ線の間の容量結合はより大きなものとなり、電源線
ノイズの影響が低減される。またこの発明において好ま
しくは、ＶＳＳ線及びＶＤＤ線は、半導体基板の素子が
形成されていない領域に略同じ幅をもって重なるように
配設される。
【００１４】更に、第１及び第２の発明において、好ま
しくは、ＶＳＳ線とＶＤＤ線の間に半導体基板に形成さ
れたＭＯＳキャパシタが接続される。これにより、ＶＳ
Ｓ線とＶＤＤ線の容量結合は一層大きなものとなる。
しくは、ＶＳＳ線とＶＤＤ線の間に半導体基板に形成さ
れたＭＯＳキャパシタが接続される。これにより、ＶＳ
Ｓ線とＶＤＤ線の容量結合は一層大きなものとなる。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態１によ
るＣＭＯＳ集積回路の模式的な断面構造を示す。シリコ
ン基板１は例えばｐ型であり、これにｎ型ウェル２が形
成されて、ＮＭＯＳトランジスタ領域３とＰＭＯＳトラ
ンジスタ領域４とが区画されている。図では、ＮＭＯＳ
トランジスタ領域３に一つのＮＭＯＳトランジスタＱＮ
を示し、ＰＭＯＳトランジスタ領域４に一つのＰＭＯＳ
トランジスタＱＰを示している。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態１によ
るＣＭＯＳ集積回路の模式的な断面構造を示す。シリコ
ン基板１は例えばｐ型であり、これにｎ型ウェル２が形
成されて、ＮＭＯＳトランジスタ領域３とＰＭＯＳトラ
ンジスタ領域４とが区画されている。図では、ＮＭＯＳ
トランジスタ領域３に一つのＮＭＯＳトランジスタＱＮ
を示し、ＰＭＯＳトランジスタ領域４に一つのＰＭＯＳ
トランジスタＱＰを示している。
【００１６】素子形成された基板１上には、信号配線と
電源線とが多層に配設される。この実施の形態の場合、
信号配線と電源線とに４層の金属層Ｍ１〜Ｍ４が用いら
れている。即ち、ＮＭＯＳトランジスタＱＮ及びＰＭＯ
ＳトランジスタＱＰが形成された基板上に層間絶縁膜５
を介して、Ｍ１層のパターニングにより第１の信号配線
６が形成され、更にこの上に層間絶縁膜７を介して、Ｍ
２層のパターニングにより第２の信号配線８が形成され
ている。
電源線とが多層に配設される。この実施の形態の場合、
信号配線と電源線とに４層の金属層Ｍ１〜Ｍ４が用いら
れている。即ち、ＮＭＯＳトランジスタＱＮ及びＰＭＯ
ＳトランジスタＱＰが形成された基板上に層間絶縁膜５
を介して、Ｍ１層のパターニングにより第１の信号配線
６が形成され、更にこの上に層間絶縁膜７を介して、Ｍ
２層のパターニングにより第２の信号配線８が形成され
ている。
【００１７】第２の信号配線８の上には、層間絶縁膜９
を介して、Ｍ３層のパターニングによりＶＳＳ線１０と
ＶＤＤ線１１が形成されている。ＶＳＳ線１０は、ＮＭ
ＯＳトランジスタ領域３の上部に位置し、ＶＤＤ線１１
は、ＰＭＯＳトランジスタ領域４の上部に位置する。こ
れらのＶＳＳ線１０及びＶＤＤ線１１の上に更に層間絶
縁膜１２を介して、Ｍ４層のパターニングにより、ＶＳ
Ｓ線１３とＶＤＤ線１４が形成されている。ＶＳＳ線１
３は、下地のＶＤＤ線１１と略同じ幅ＷをもってＶＤＤ
線１１に重なるようにレイアウトされ、ＶＤＤ線１４は
同様に、下地のＶＳＳ線１０と略同じ幅ＷをもってＶＳ
Ｓ線１０に重なるようにレイアウトされている。このレ
イアウトの様子は、図２に示した通りである。幅Ｗは、
２０〜５０μｍに設定され、ＶＤＤ線１４，１１とＶＳ
Ｓ線１０，１３とは長手方向のほぼ全長にわたって、重
なるようにする。
を介して、Ｍ３層のパターニングによりＶＳＳ線１０と
ＶＤＤ線１１が形成されている。ＶＳＳ線１０は、ＮＭ
ＯＳトランジスタ領域３の上部に位置し、ＶＤＤ線１１
は、ＰＭＯＳトランジスタ領域４の上部に位置する。こ
れらのＶＳＳ線１０及びＶＤＤ線１１の上に更に層間絶
縁膜１２を介して、Ｍ４層のパターニングにより、ＶＳ
Ｓ線１３とＶＤＤ線１４が形成されている。ＶＳＳ線１
３は、下地のＶＤＤ線１１と略同じ幅ＷをもってＶＤＤ
線１１に重なるようにレイアウトされ、ＶＤＤ線１４は
同様に、下地のＶＳＳ線１０と略同じ幅ＷをもってＶＳ
Ｓ線１０に重なるようにレイアウトされている。このレ
イアウトの様子は、図２に示した通りである。幅Ｗは、
２０〜５０μｍに設定され、ＶＤＤ線１４，１１とＶＳ
Ｓ線１０，１３とは長手方向のほぼ全長にわたって、重
なるようにする。
【００１８】ＮＭＯＳトランジスタ領域３上のＶＳＳ線
１０は、層間絶縁膜５，７，９を貫通するコンタクト２
１によりＮＭＯＳトランジスタ領域３の基板１に接続さ
れる。ＰＭＯＳトランジスタ領域４上のＶＤＤ線１１は
同様に、層間絶縁膜５，７，９を貫通するコンタクト２
２によりＰＭＯＳトランジスタ領域４のｎ型ウェル２に
接続される。ＮＭＯＳトランジスタ領域３上の最上層の
ＶＤＤ線１４とＰＭＯＳトランジスタ領域４上のＶＤＤ
線１１とは、図２に示すようにビアコンタクト２３を介
して相互接続される。同様に、図２に示すように、ＰＭ
ＯＳトランジスタ領域４上の最上層のＶＳＳ線１３とＮ
ＭＯＳトランジスタ領域３上のＶＳＳ線１０とは、ビア
コンタクト２４を介して相互接続される。
１０は、層間絶縁膜５，７，９を貫通するコンタクト２
１によりＮＭＯＳトランジスタ領域３の基板１に接続さ
れる。ＰＭＯＳトランジスタ領域４上のＶＤＤ線１１は
同様に、層間絶縁膜５，７，９を貫通するコンタクト２
２によりＰＭＯＳトランジスタ領域４のｎ型ウェル２に
接続される。ＮＭＯＳトランジスタ領域３上の最上層の
ＶＤＤ線１４とＰＭＯＳトランジスタ領域４上のＶＤＤ
線１１とは、図２に示すようにビアコンタクト２３を介
して相互接続される。同様に、図２に示すように、ＰＭ
ＯＳトランジスタ領域４上の最上層のＶＳＳ線１３とＮ
ＭＯＳトランジスタ領域３上のＶＳＳ線１０とは、ビア
コンタクト２４を介して相互接続される。
【００１９】ＶＳＳ線１０とＶＤＤ線１１及び１４との
抵抗面の間、及びＶＳＳ線１３とＶＤＤ線１１及び１４
との対抗面の間には、それぞれ結合容量が入るが、この
実施の形態の場合これらの結合容量とは別に、図１に等
価的に示したように、少なくとも一つずつのＭＯＳキャ
パシタＣが接続される。ＭＯＳキャパシタＣは、基板１
に形成されるＭＯＳトランジスタを用いて構成される。
図３は具体的に、ＶＤＤ線１１とＶＳＳ線１０の間に接
続される一つのＭＯＳキャパシタＣの構造とそれらの接
続関係を示している。図３のＭＯＳキャパシタＣはＮＭ
ＯＳトランジスタの例である。この場合、ゲート電極３
１をＶＤＤ線に接続し、ソース３２とドレイン３３を共
通にＶＳＳ線に接続する。この接続により、ＮＭＯＳト
ランジスタはチャネルに反転層が形成されて、大きな容
量を示す。ＰＭＯＳトランジスタを用いた場合には、ゲ
ートをＶＳＳ線に接続し、ソース及びドレインをＶＤＤ
線に接続すればよい。
抵抗面の間、及びＶＳＳ線１３とＶＤＤ線１１及び１４
との対抗面の間には、それぞれ結合容量が入るが、この
実施の形態の場合これらの結合容量とは別に、図１に等
価的に示したように、少なくとも一つずつのＭＯＳキャ
パシタＣが接続される。ＭＯＳキャパシタＣは、基板１
に形成されるＭＯＳトランジスタを用いて構成される。
図３は具体的に、ＶＤＤ線１１とＶＳＳ線１０の間に接
続される一つのＭＯＳキャパシタＣの構造とそれらの接
続関係を示している。図３のＭＯＳキャパシタＣはＮＭ
ＯＳトランジスタの例である。この場合、ゲート電極３
１をＶＤＤ線に接続し、ソース３２とドレイン３３を共
通にＶＳＳ線に接続する。この接続により、ＮＭＯＳト
ランジスタはチャネルに反転層が形成されて、大きな容
量を示す。ＰＭＯＳトランジスタを用いた場合には、ゲ
ートをＶＳＳ線に接続し、ソース及びドレインをＶＤＤ
線に接続すればよい。
【００２０】この実施の形態によると、ＮＭＯＳトラン
ジスタ領域３上にはＶＳＳ線１０とＶＤＤ線１４が同じ
幅をもって重ねて積層され、ＶＳＳ線１０とＶＤＤ線１
４とは層間絶縁膜１４を挟んで大きな容量結合を持つ。
同様に、ＰＭＯＳトランジスタ領域４上にはＶＤＤ線１
１とＶＳＳ線１３とが同じ幅をもって重ねられ、ＶＤＤ
線１１とＶＳＳ線１３とは大きな容量結合を持つ。
ジスタ領域３上にはＶＳＳ線１０とＶＤＤ線１４が同じ
幅をもって重ねて積層され、ＶＳＳ線１０とＶＤＤ線１
４とは層間絶縁膜１４を挟んで大きな容量結合を持つ。
同様に、ＰＭＯＳトランジスタ領域４上にはＶＤＤ線１
１とＶＳＳ線１３とが同じ幅をもって重ねられ、ＶＤＤ
線１１とＶＳＳ線１３とは大きな容量結合を持つ。
【００２１】具体的に、ＶＤＤ線とＶＳＳ線の幅をそれ
ぞれ５０μｍ、長さを共に２００ｍｍとし、この全てが
重なるとする。また、層間絶縁膜１２の厚みを１μｍ、
比誘電率を４．０とする。このときＶＤＤ線とＶＳＳ線
の間の結合容量Ｃｐは、Ｃｐ＝４．０×８．８５５×１
０-12×５０×１０-6×２×２００×１０-3／１０-6＝
７０８．４［ｐＦ］となる。従って、上下に重なるＶＤ
Ｄ線とＶＳＳ線とは、一方で急峻な電圧変化が生じたと
してもこれが他方にも結合する結果、同相の電圧変化を
示し、回路に対する電源線ノイズの影響が低減される。
また、ＭＯＳキャパシタのみを用いて局所的に結合させ
る場合と異なり、ＶＳＳ線とＶＤＤ線が長手方向に全体
的に大きく容量結合するから、電源線ノイズの場所依存
性がなくなる。
ぞれ５０μｍ、長さを共に２００ｍｍとし、この全てが
重なるとする。また、層間絶縁膜１２の厚みを１μｍ、
比誘電率を４．０とする。このときＶＤＤ線とＶＳＳ線
の間の結合容量Ｃｐは、Ｃｐ＝４．０×８．８５５×１
０-12×５０×１０-6×２×２００×１０-3／１０-6＝
７０８．４［ｐＦ］となる。従って、上下に重なるＶＤ
Ｄ線とＶＳＳ線とは、一方で急峻な電圧変化が生じたと
してもこれが他方にも結合する結果、同相の電圧変化を
示し、回路に対する電源線ノイズの影響が低減される。
また、ＭＯＳキャパシタのみを用いて局所的に結合させ
る場合と異なり、ＶＳＳ線とＶＤＤ線が長手方向に全体
的に大きく容量結合するから、電源線ノイズの場所依存
性がなくなる。
【００２２】また、多層配線技術を利用して、信号配線
とは別の金属層により、ＶＳＳ線とＶＤＤ線をそれぞれ
２層ずつ配置することにより、集積回路チップの面積を
増大させることなく、低抵抗のＶＤＤ線及びＶＳＳ線を
得ることができる。更にこの実施の形態の場合、各ＶＳ
Ｓ線とＶＤＤ線の間にＭＯＳキャパシタを接続すること
により、一層容量結合を大きくして、電源線ノイズの影
響を効果的に低減することができる。
とは別の金属層により、ＶＳＳ線とＶＤＤ線をそれぞれ
２層ずつ配置することにより、集積回路チップの面積を
増大させることなく、低抵抗のＶＤＤ線及びＶＳＳ線を
得ることができる。更にこの実施の形態の場合、各ＶＳ
Ｓ線とＶＤＤ線の間にＭＯＳキャパシタを接続すること
により、一層容量結合を大きくして、電源線ノイズの影
響を効果的に低減することができる。
【００２３】更にまた、この実施の形態の場合、ＮＭＯ
Ｓトランジスタ領域３上では、ＶＳＳ線１０がＶＤＤ線
１４の下にあり、ＮＭＯＳトランジスタ領域３に直接接
続されることが多いＶＳＳ線１０のＮＭＯＳトランジス
タ３領域へのコンタクトを容易にしている。同様に、Ｐ
ＭＯＳトランジスタ領域４上では、ＶＤＤ線１１がＶＳ
Ｓ線１３の下にあり、ＰＭＯＳトランジスタ領域４に直
接接続されることが多いＶＤＤ線１１のＰＭＯＳトラン
ジスタ４領域へのコンタクトを容易にしている。この結
果、コンタクト不良等を生じることなく、信頼性の高い
集積回路が得られる。
Ｓトランジスタ領域３上では、ＶＳＳ線１０がＶＤＤ線
１４の下にあり、ＮＭＯＳトランジスタ領域３に直接接
続されることが多いＶＳＳ線１０のＮＭＯＳトランジス
タ３領域へのコンタクトを容易にしている。同様に、Ｐ
ＭＯＳトランジスタ領域４上では、ＶＤＤ線１１がＶＳ
Ｓ線１３の下にあり、ＰＭＯＳトランジスタ領域４に直
接接続されることが多いＶＤＤ線１１のＰＭＯＳトラン
ジスタ４領域へのコンタクトを容易にしている。この結
果、コンタクト不良等を生じることなく、信頼性の高い
集積回路が得られる。
【００２４】［実施の形態２］図４は、実施の形態２に
よるＣＭＯＳ集積回路の模式的構造を示している。この
実施の形態においても、４層の金属層Ｍ１〜Ｍ４を用い
て信号配線と電源線を形成している。基板１は先の実施
の形態１と同様に、ＰＭＯＳトランジスタ領域４とＮＭ
ＯＳトランジスタ３が形成されている。トランジスタが
形成された基板１上に、層間絶縁膜４１を介して、Ｍ１
層のパターニングにより、ＶＤＤ線４２と信号配線４３
が形成されている。ＶＤＤ線４２は、層間絶縁膜４１に
形成されたコンタクト４４を介してＰＭＯＳ領域３に接
続される。
よるＣＭＯＳ集積回路の模式的構造を示している。この
実施の形態においても、４層の金属層Ｍ１〜Ｍ４を用い
て信号配線と電源線を形成している。基板１は先の実施
の形態１と同様に、ＰＭＯＳトランジスタ領域４とＮＭ
ＯＳトランジスタ３が形成されている。トランジスタが
形成された基板１上に、層間絶縁膜４１を介して、Ｍ１
層のパターニングにより、ＶＤＤ線４２と信号配線４３
が形成されている。ＶＤＤ線４２は、層間絶縁膜４１に
形成されたコンタクト４４を介してＰＭＯＳ領域３に接
続される。
【００２５】ＶＤＤ線４２と信号配線４３の上に、層間
絶縁膜４４を介して、Ｍ２層のパターニングによりＶＳ
Ｓ線４５が形成されている。このＶＳＳ線４５は、少な
くとも一部ＶＤＤ線４２と重なるようにパターニングさ
れ、また層間絶縁膜４１，４４を貫通するコンタクト４
６により、ＮＭＯＳトランジスタ領域３に接続されてい
る。ＶＳＳ線４５の上には、層間絶縁膜４７を介して、
Ｍ３層のパターニングによりＶＤＤ線４８が形成されて
いる。このＶＤＤ線４８は少なくとも一部がＶＳＳ線４
５に重なり、また図では示していないが適当な箇所でＶ
ＤＤ線４２に対してビアコンタクトにより接続される。
絶縁膜４４を介して、Ｍ２層のパターニングによりＶＳ
Ｓ線４５が形成されている。このＶＳＳ線４５は、少な
くとも一部ＶＤＤ線４２と重なるようにパターニングさ
れ、また層間絶縁膜４１，４４を貫通するコンタクト４
６により、ＮＭＯＳトランジスタ領域３に接続されてい
る。ＶＳＳ線４５の上には、層間絶縁膜４７を介して、
Ｍ３層のパターニングによりＶＤＤ線４８が形成されて
いる。このＶＤＤ線４８は少なくとも一部がＶＳＳ線４
５に重なり、また図では示していないが適当な箇所でＶ
ＤＤ線４２に対してビアコンタクトにより接続される。
【００２６】ＶＤＤ線４８上には更に層間絶縁膜４９を
介して、Ｍ４層のパターニングによりＶＳＳ線５０が形
成されている。ＶＳＳ線は、少なくとも一部ＶＤＤ線４
８と重なり、またビアコンタクト５１を介して下のＶＳ
Ｓ線４５と接続される。具体的にこの実施の形態の場
合、ビアコンタクト５１は、下地のＶＤＤ線４８を取り
囲むようにして長手方向の複数箇所（図４では２箇所示
している）に形成される。
介して、Ｍ４層のパターニングによりＶＳＳ線５０が形
成されている。ＶＳＳ線は、少なくとも一部ＶＤＤ線４
８と重なり、またビアコンタクト５１を介して下のＶＳ
Ｓ線４５と接続される。具体的にこの実施の形態の場
合、ビアコンタクト５１は、下地のＶＤＤ線４８を取り
囲むようにして長手方向の複数箇所（図４では２箇所示
している）に形成される。
【００２７】以上のようにこの実施の形態では、ＶＤＤ
線４２，４８とＶＳＳ線４５，５０が交互に２層ずつ積
層されている。即ち、ＶＳＳ線４５は、上下からＶＤＤ
線４８，４２により挟まれ、ＶＤＤ線４８は、上下から
ＶＳＳ線５０，４５により挟まれる。以上により、ＶＤ
Ｄ線４２，４８とＶＳＳ線４５，５０との間の容量結合
は大きいものとなり、電源線ノイズの影響が低減され
る。更に、ＶＤＤ線４８を取り囲むように長手方向にビ
アコンタクトを多数配置すれば、ＶＤＤ線４８とＶＳＳ
線４５，５０との間の容量結合はより強くなる。この実
施の形態においても好ましくは、図４に示したように、
ＶＤＤ線４２，４８とＶＳＳ線４５，５０の間に、ＭＯ
ＳキャパシタＣを挿入する。これにより、一層大きな容
量結合が可能になる。
線４２，４８とＶＳＳ線４５，５０が交互に２層ずつ積
層されている。即ち、ＶＳＳ線４５は、上下からＶＤＤ
線４８，４２により挟まれ、ＶＤＤ線４８は、上下から
ＶＳＳ線５０，４５により挟まれる。以上により、ＶＤ
Ｄ線４２，４８とＶＳＳ線４５，５０との間の容量結合
は大きいものとなり、電源線ノイズの影響が低減され
る。更に、ＶＤＤ線４８を取り囲むように長手方向にビ
アコンタクトを多数配置すれば、ＶＤＤ線４８とＶＳＳ
線４５，５０との間の容量結合はより強くなる。この実
施の形態においても好ましくは、図４に示したように、
ＶＤＤ線４２，４８とＶＳＳ線４５，５０の間に、ＭＯ
ＳキャパシタＣを挿入する。これにより、一層大きな容
量結合が可能になる。
【００２８】［実施の形態３］図５は、実施の形態３に
よるＣＭＯＳ集積回路の模式的構造を示している。この
実施の形態においても、４層の金属層Ｍ１〜Ｍ４を用い
て信号配線と電源線を形成している。基板１は先の実施
の形態１と同様に、ＰＭＯＳトランジスタ領域４とＮＭ
ＯＳトランジスタ３が形成されているが、ＶＳＳ線及び
ＶＤＤ線は、ＰＭＯＳトランジスタ領域３及びＮＭＯＳ
トランジスタ４の外の素子分離領域６０上に配設され
る。
よるＣＭＯＳ集積回路の模式的構造を示している。この
実施の形態においても、４層の金属層Ｍ１〜Ｍ４を用い
て信号配線と電源線を形成している。基板１は先の実施
の形態１と同様に、ＰＭＯＳトランジスタ領域４とＮＭ
ＯＳトランジスタ３が形成されているが、ＶＳＳ線及び
ＶＤＤ線は、ＰＭＯＳトランジスタ領域３及びＮＭＯＳ
トランジスタ４の外の素子分離領域６０上に配設され
る。
【００２９】即ち、トランジスタが形成された基板１上
に、層間絶縁膜５１を介して、Ｍ１層のパターニングに
より、ＶＳＳ線５２と信号配線（図示しない）が形成さ
れる。ＶＳＳ線５２は、図の紙面に直交する方向に長く
配設される。この上に層間絶縁膜５３を介して、ＶＤＤ
線５４と信号配線（図示しない）が形成される。ＶＤＤ
線５４は、ＶＳＳ線５２と略同じ幅で且つ、その長手方
向の主要部がＶＳＳ線５２と重なる。更にこの上に、層
間絶縁膜５５を介して、ＶＳＳ線５６が形成される。Ｖ
ＳＳ線５６は、ＶＤＤ線５４と略同じ幅で且つ、その長
手方向の主要部がＶＤＤ線５４と重なる。更にこの上
に、層間絶縁膜５７を介して、ＶＤＤ線５８が形成され
る。ＶＤＤ線５８は、ＶＳＳ線５６と略同じ幅で且つ、
その長手方向の主要部がＶＳＳ線５６と重なる。
に、層間絶縁膜５１を介して、Ｍ１層のパターニングに
より、ＶＳＳ線５２と信号配線（図示しない）が形成さ
れる。ＶＳＳ線５２は、図の紙面に直交する方向に長く
配設される。この上に層間絶縁膜５３を介して、ＶＤＤ
線５４と信号配線（図示しない）が形成される。ＶＤＤ
線５４は、ＶＳＳ線５２と略同じ幅で且つ、その長手方
向の主要部がＶＳＳ線５２と重なる。更にこの上に、層
間絶縁膜５５を介して、ＶＳＳ線５６が形成される。Ｖ
ＳＳ線５６は、ＶＤＤ線５４と略同じ幅で且つ、その長
手方向の主要部がＶＤＤ線５４と重なる。更にこの上
に、層間絶縁膜５７を介して、ＶＤＤ線５８が形成され
る。ＶＤＤ線５８は、ＶＳＳ線５６と略同じ幅で且つ、
その長手方向の主要部がＶＳＳ線５６と重なる。
【００３０】なお図では示していないが、ＶＳＳ線５
２，５６の間、及びＶＤＤ線５４，５８の間はそれぞ
れ、適当な箇所でビアコンタクトにより相互接続され
る。この実施の形態においても、ＶＳＳ線５２，５６と
ＶＤＤ線５４，５８が交互に２層ずつ積層されて、大き
な面積で対抗する。従って、ＶＳＳ線５２，５６とＶＤ
Ｄ線５４，５８とは大きな結合容量を示し、電源線ノイ
ズの影響を低減することができる。この実施の形態にお
いても好ましくは、図５に示したように、ＶＳＳ線５
２，５６とＶＤＤ線５４，５８の間に、ＭＯＳキャパシ
タＣを挿入する。これにより、一層大きな容量結合が可
能になる。
２，５６の間、及びＶＤＤ線５４，５８の間はそれぞ
れ、適当な箇所でビアコンタクトにより相互接続され
る。この実施の形態においても、ＶＳＳ線５２，５６と
ＶＤＤ線５４，５８が交互に２層ずつ積層されて、大き
な面積で対抗する。従って、ＶＳＳ線５２，５６とＶＤ
Ｄ線５４，５８とは大きな結合容量を示し、電源線ノイ
ズの影響を低減することができる。この実施の形態にお
いても好ましくは、図５に示したように、ＶＳＳ線５
２，５６とＶＤＤ線５４，５８の間に、ＭＯＳキャパシ
タＣを挿入する。これにより、一層大きな容量結合が可
能になる。
【００３１】
【発明の効果】以上述べたようにこの発明によれば、Ｖ
ＳＳ線とＶＤＤ線とを重ねて配設することによりそれら
の容量結合を大きくして、電源線ノイズの影響を効果的
に低減した半導体集積回路を得ることができる。
ＳＳ線とＶＤＤ線とを重ねて配設することによりそれら
の容量結合を大きくして、電源線ノイズの影響を効果的
に低減した半導体集積回路を得ることができる。
【図１】この発明の実施の形態によるＣＭＯＳ集積回路
の断面構造を示す図である。
の断面構造を示す図である。
【図２】同実施の形態の電源線レイアウトを示す図であ
る。
る。
【図３】同実施の形態のＭＯＳキャパシタの構造と接続
関係を示す図である。
関係を示す図である。
【図４】この発明の他の実施の形態によるＣＭＯＳ集積
回路の断面構造を示す図である。
回路の断面構造を示す図である。
【図５】この発明の他の実施の形態によるＣＭＯＳ集積
回路の断面構造を示す図である。
回路の断面構造を示す図である。
１…シリコン基板、２…ｎ型ウェル、３…ＮＭＯＳトラ
ンジスタ領域、４…ＰＭＯＳトランジスタ領域、５，
７，９，１２…層間絶縁膜、６，８…信号配線、１０，
１３…ＶＳＳ線、１１，１４…ＶＤＤ線、２１，２２…
コンタクト、２３，２４…ビアコンタクト、Ｃ…ＭＯＳ
キャパシタ、４１，４４，４７，４９…層間絶縁膜、４
２，４８…ＶＤＤ線、４５，５０…ＶＳＳ線、４４，４
６，５１…コンタクト、５１，５３，５５，５７…層間
絶縁膜、５２，５６…ＶＳＳ線、５４，５８…ＶＤＤ
線、６０…素子分離領域。
ンジスタ領域、４…ＰＭＯＳトランジスタ領域、５，
７，９，１２…層間絶縁膜、６，８…信号配線、１０，
１３…ＶＳＳ線、１１，１４…ＶＤＤ線、２１，２２…
コンタクト、２３，２４…ビアコンタクト、Ｃ…ＭＯＳ
キャパシタ、４１，４４，４７，４９…層間絶縁膜、４
２，４８…ＶＤＤ線、４５，５０…ＶＳＳ線、４４，４
６，５１…コンタクト、５１，５３，５５，５７…層間
絶縁膜、５２，５６…ＶＳＳ線、５４，５８…ＶＤＤ
線、６０…素子分離領域。
Claims (9)
- 【請求項１】 半導体基板と、この半導体基板に形成さ
れた素子と、この素子が形成された半導体基板上に形成
された信号配線、低レベル側電源線、及び高レベル側電
源線とを有する半導体集積回路において、 前記低レベル側電源線と高レベル側電源線は、略同じ幅
をもって層間絶縁膜を挟んで上下に重なるように配設さ
れていることを特徴とする半導体集積回路。 - 【請求項２】 前記半導体基板は、ＮＭＯＳトランジス
タが形成されたＮＭＯＳトランジスタ領域とＰＭＯＳト
ランジスタが形成されたＰＭＯＳトランジスタ領域とに
区画されており、 前記半導体基板のＮＭＯＳトランジスタ領域とＰＭＯＳ
トランジスタ領域上にそれぞれ、第１の層間絶縁膜を介
して第１層の低レベル側電源線と第１層の高レベル側電
源線が形成され、 前記第１層の低レベル側電源線と第１層の高レベル側電
源線上にそれぞれ、第２の層間絶縁膜を介して重なるよ
うに、第２層の高レベル側電源線と第２層の低レベル側
電源線が形成されていることを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】 前記第１層の低レベル側電源線及び第１
層の高レベル側電源線はそれぞれ、前記第１の層間絶縁
膜を貫通するコンタクトを介して前記ＮＭＯＳトランジ
スタ領域及びＰＭＯＳトランジスタ領域に接続され、 前記第２層の高レベル側電源線及び第２層の低レベル側
電源線はそれぞれ、前記第２の層間絶縁膜を貫通するコ
ンタクトを介して前記第１層の高レベル側電源線及び第
１層の低レベル側電源線と相互接続されていることを特
徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記第１層の低レベル側電源線と第１層
の高レベル側電源線は第１の金属膜をパターン形成した
ものであり、 前記第２層の低レベル側電源線と第２層の高レベル側電
源線は第２の金属膜をパターン形成したものであること
を特徴とする請求項２記載の半導体集積回路。 - 【請求項５】 前記信号配線は、前記低レベル側電源線
及び高レベル側電源線より下に形成されていることを特
徴とする請求項１記載の半導体集積回路。 - 【請求項６】 半導体基板と、この半導体基板に形成さ
れた素子と、この素子が形成された半導体基板上に形成
された信号配線、低レベル側電源線、及び高レベル側電
源線とを有する半導体集積回路において、 前記低レベル側電源線と高レベル側電源線は、少なくと
も２層ずつが層間絶縁膜を介して交互に上下に重なるよ
うに配設されていることを特徴とする半導体集積回路。 - 【請求項７】 前記信号配線は、前記低レベル側電源線
及び高レベル側電源線のうち最下層電源線と同じ金属膜
をパターン形成したものであることを特徴とする請求項
６記載の半導体集積回路。 - 【請求項８】 前記低レベル側電源線及び高レベル側電
源線は、前記半導体基板の素子が形成されていない領域
上に略同じ幅をもって重なるように配設されていること
を特徴とする請求項６記載の半導体集積回路。 - 【請求項９】 前記低レベル側電源線と高レベル側電源
線の間に前記半導体基板に形成されたＭＯＳキャパシタ
が接続されていることを特徴とする請求項１又は６記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11180815A JP2001015601A (ja) | 1999-06-25 | 1999-06-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11180815A JP2001015601A (ja) | 1999-06-25 | 1999-06-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015601A true JP2001015601A (ja) | 2001-01-19 |
Family
ID=16089849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11180815A Abandoned JP2001015601A (ja) | 1999-06-25 | 1999-06-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015601A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068577A1 (ja) * | 2003-01-27 | 2004-08-12 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| US7355265B2 (en) | 2002-09-26 | 2008-04-08 | Nec Corporation | Semiconductor integrated circuit |
| KR100898313B1 (ko) | 2007-09-20 | 2009-05-20 | (주)아이앤씨테크놀로지 | 반도체 소자의 레이아웃 |
| JP2010067661A (ja) * | 2008-09-09 | 2010-03-25 | Nec Electronics Corp | 半導体装置 |
| JP2011086800A (ja) * | 2009-10-16 | 2011-04-28 | Toppan Printing Co Ltd | Ｃｍｏｓ集積回路およびフォトマスク |
| JP2012209296A (ja) * | 2011-03-29 | 2012-10-25 | Elpida Memory Inc | 半導体集積回路装置 |
| JP2015138945A (ja) * | 2014-01-24 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置及びｉｏセル |
| JP2016031940A (ja) * | 2014-07-25 | 2016-03-07 | ラピスセミコンダクタ株式会社 | 半導体集積回路および回路レイアウト方法 |
| CN114023720A (zh) * | 2021-10-12 | 2022-02-08 | 广芯微电子（广州）股份有限公司 | 一种链式网状电容结构及其构建方法、布局方法 |
| WO2023152062A1 (en) * | 2022-02-11 | 2023-08-17 | International Business Machines Corporation | Hybrid beol dielectric for increased decoupling capacitance |
-
1999
- 1999-06-25 JP JP11180815A patent/JP2001015601A/ja not_active Abandoned
Cited By (10)
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| WO2023152062A1 (en) * | 2022-02-11 | 2023-08-17 | International Business Machines Corporation | Hybrid beol dielectric for increased decoupling capacitance |
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