JP2016031940A - 半導体集積回路および回路レイアウト方法 - Google Patents

Abstract

【課題】回路規模の増大を抑制しつつ待機時の消費電力を低減し、かつ自動配置配線ツールによる回路レイアウトに適した半導体集積回路および回路レイアウト方法を提供すること。【解決手段】通常動作時および待機動作時に稼動とされる第１の電源に接続される第１の配線（１０）と、通常動作時に稼動とされるとともに待機動作時に非稼動とされる第２の電源に接続される第２の配線（１２）と、ソース領域（１４Ｓ）上の第３の配線（１０）が第１の配線（１０）に接続される第１のトランジスタ（３）と、ソース領域（１４Ｓ）上の第４の配線（１０）が第２の配線（１２）に接続される第２のトランジスタ（４）と、を備え、待機動作時に第１のトランジスタ（３）は第１の電源から電力を供給されて回路の論理状態を保持するとともに、第２のトランジスタ（４）は動作を停止する。【選択図】図３

Description

本発明は、半導体集積回路および回路レイアウト方法に関する。

半導体集積回路を備えた電子装置においては、システム動作の大部分の時間は、ほとんどの回路が停止し必要最低限の回路のみ動作するモード、いわゆる「待機モード」である場合が多い。このような用途の半導体集積回路においては、所定のイベントをトリガーにして、待機モードから本来の機能を発揮させるための全体の回路が短時間だけ動作するモード、いわゆる「動作モード」に移行するのが一般的である。以下、このような待機モードと動作モードとを繰り返す動作を「間欠動作」という場合がある。

一方、集積度が進み回路規模が大きくなった今日の半導体集積回路においては、当該半導体集積回路で消費される消費電力の低減が課題となっている。上記のような間欠動作の半導体集積回路における消費電流削減の一方法として、動作停止中のトランジスタの電源供給を停止し、時間比率が高い待機モード時のリーク電流を削減する方法がある。ここでいうリーク電流とは、トランジスタがオフ状態であるにもかかわらず、トランジスタに電圧を印加しているだけで流れる電流のことである。

また、待機モードにおける電力消費量を低減させる別の方法として、特許文献１に開示された方法がある。特許文献１に開示された方法では、待機中に状態が保持される必要のある複数のラッチと、状態が保持される必要のない複数のラッチを備え、常用電源および待機電源の２つの電源が使用される。状態が保持される必要のない複数のラッチは常用電源から給電され、待機中に状態が保持される必要のある複数のラッチは、常用電源および待機電源の双方から給電される。また、待機電源はトランジスタのベース端子にも接続され、また、一部のトランジスタは、高い閾値電圧を有するトランジスタとされている。

そして、アクティブモードにおいては常用電源および待機電源の両方がオンとされ、状態が保持される必要のある複数のラッチおよび状態が保持される必要のない複数のラッチの双方に給電される。一方、待機モードに移行すると、常用電源がグランドレベルまで下げられ、その後、状態が保持される必要のある複数のラッチの状態を維持するのに十分なさらに低いレベルまで待機電源が下げられる。これにより、回路の状態を損なうことなく、デジタル回路に対する通常の給電を中断することができ、待機モードにおける電力消費量を減らすことができるとされている。

特表２００５−５３７７６８号公報

しかしながら、上記の動作停止中のトランジスタの電源供給を停止する方法では、電源供給を停止するトランジスタで構成するフリップ・フロップ（以下、「ＦＦ」と略記する場合がある）などに記憶されていたデータが消滅しないように、電源供給停止前に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶素子に退避させる必要があった。

また、動作開始時には、電源供給を再開するとともに、記憶素子に退避させていたデータを基に、動作停止中のトランジスタが構成する記憶域に記憶データを復元する必要があった。このため、システム動作に必要なトランジスタ以外に、退避用の記憶素子および記憶データの退避と復元とを制御するための制御回路が必要になり、待機モードにおいて電源を供給すべきトランジスタの数が増加する傾向にあった。また、電源供給を停止する前に、全トランジスタに電源を供給した状態で、記憶データの退避を行い、電源供給復帰後に、全トランジスタに電源を供給した状態で、記憶データの復帰を行うので動作電流が増加する傾向にあった。

他方、集積度が進み回路規模が大きくなった今日の半導体集積回路においては、論理設計後のレイアウト設計をいかに効率的に行うかも問題となっている。効率的なレイアウト設計を行うための有力な手段として、スタンダードセル方式が挙げられる。間欠動作する半導体集積回路においても、スタンダードセル方式を用いた回路レイアウト方法が柔軟に適用可能なことが好ましい。

ここで、スタンダードセル方式とは、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などのメモリ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、アナログ回路などの、トランジスタレベルから素子寸法を最適化したマクロセルを用意しておき、その配置、配線を自由に指定する方式である。マクロセルの配置を終了した時点で、ＬＳＩの製造を開始できるので、ＬＳＩの論理設計完了からの開発期間を短くできるレイアウト方式である。

この点、特許文献１に開示された方法では、各電源の接続、制御が煩雑な上に、使用するトランジスタも複数種選定する必要があったので、スタンダードセル方式などの自動配置配線ツールを用いた回路レイアウト設計には不向きであった。

本発明は、上述した課題を解決するためになされたものであり、回路規模の増大を抑制しつつ待機時の消費電力を低減し、かつ自動配置配線ツールによる回路レイアウトに適した半導体集積回路および回路レイアウト方法を提供することを目的とする。

本発明に係る半導体集積回路は、通常動作時および待機動作時に稼動とされる第１の電源に接続される第１の配線と、通常動作時に稼動とされるとともに待機動作時に非稼動とされる第２の電源に接続される第２の配線と、ソース領域上の第３の配線が前記第１の配線に接続される第１のトランジスタと、ソース領域上の第４の配線が前記第２の配線に接続される第２のトランジスタと、を備え、待機動作時に前記第１のトランジスタは前記第１の電源から電力を供給されて回路の論理状態を保持するとともに、前記第２のトランジスタは動作を停止するものである。

本発明に係る他の半導体集積回路は、通常動作時に稼動とされるとともに待機動作時に非稼動とされる第１の電源に接続され、かつ入力されたデータ信号をクロック信号に基づいて保持する第１のラッチ回路と、通常動作時および待機動作時に稼動とされる第２の電源に接続され、かつ前記第１のラッチ回路に従属接続されるとともに、前記第１のラッチ回路から受け取ったデータ信号をクロック信号に基づいて保持する第２のラッチ回路と、
を備え、待機動作時に、前記第２のラッチ回路は前記第２の電源から電力を供給され、かつ固定された論理の前記クロック信号に基づいて論理状態を保持するとともに、前記第１のラッチ回路は動作を停止するものである。

本発明に係る他の半導体集積回路は、通常動作時に稼動とされるとともに待機動作時に非稼動とされる第１の電源に接続されたインバータ回路が複数従属接続されるとともに、
クロック信号を伝送する第１のクロックバッファと、前記第１のクロックバッファに接続されるとともに、通常動作時および待機動作時に稼動とされる第２の電源に接続され、かつ前記第１の電源が稼動状態から非稼動状態に移行するタイミングの情報に基づき、前記第１の電源が非稼動状態に移行する前に前記クロック信号の論理を固定して出力する第２のクロックバッファと、を備え、待機動作時に、前記第２のクロックバッファは前記第２の電源から電力を供給されて前記固定された論理のクロック信号を出力するとともに、前記第１のクロックバッファは動作を停止するものである。

一方、本発明に係る回路レイアウト方法は、待機動作時において第１のトランジスタに第１の電源から電力を供給して回路の論理状態を保持させるとともに、第２のトランジスタの動作を停止させる半導体集積回路の回路レイアウト方法であって、前記第１のトランジスタのソース領域上の第３の配線を、通常動作時および待機動作時に稼動とされる第１の電源に接続される第１の配線に接続し、前記第２のトランジスタのソース領域上の第４の配線を、通常動作時に稼動とされるとともに待機動作時に非稼動とされる第２の電源に接続される第２の配線に接続するものである。

本発明によれば、回路規模の増大を抑制しつつ待機時の消費電力を低減し、かつ自動配置配線ツールによる回路レイアウトに適した半導体集積回路および回路レイアウト方法を提供することが可能となる。

第１の実施の形態に係る状態保持回路の構成の一例を示す回路図である。 第１の実施の形態に係る状態保持インバータおよび非状態保持インバータの構成の一例を示す回路図である。 第１の実施の形態に係る状態保持インバータおよび非状態保持インバータの回路レイアウトの一例を示す平面図である。 第１の実施の形態に係る状態保持インバータおよび非状態保持インバータの配線構造一例を示す断面図である。 第２の実施の形態に係る状態保持回路の構成の一例を示す回路図である。 第３の実施の形態に係る回路レイアウトの一例を示す平面図である。 第３の実施の形態に係る回路レイアウトの他の例を示す平面図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１ないし図４を参照して、本実施の形態に係る半導体集積回路が具備する状態保持回路および回路レイアウト方法について説明する。なお、本実施の形態でいう「状態保持回路」とは、ラッチ回路、フリップ・フロップ、組み合わせ回路等の少なくとも一部の記憶状態を保持する必要のある回路をさす。また、状態保持回路以外の回路を「非状態保持回路」という場合がある。

図１は、状態保持回路の一例としてのマスター−スレーブ型のＤ−ＦＦ（Ｄ−Ｔｙｐｅ−Ｆｌｉｐ Ｆｌｏｐ）１を示している。Ｄ−ＦＦ１は、Ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、「ＭＰ」と略記する場合がある）ＭＰ１、Ｎ型ＭＯＳＦＥＴ（以下、「ＮＰ」と略記する場合がある）ＮＰ１からなるデータ入力用インバータ（バッファ）、伝送ゲートＳＷ１と、ＭＰ２とＭＮ２とからなるインバータと、ＭＰ３、ＭＰ４、ＭＮ３、
およびＭＮ４からなるクロックドインバータと、を含んで構成されたマスター側のラッチ回路Ｍ、伝送ゲートＳＷ２と、ＭＰ５とＭＮ５とからなるインバータと、ＭＰ６、ＭＰ７、ＭＮ６、およびＭＮ７からなるクロックドインバータと、を含んで構成されたスレーブ側のラッチ回路Ｓ、およびＭＰ８およびＭＮ８からなるデータ出力用インバータ（バッファ）を備えている。なお、クロックドインバータとは、インバータと後述の伝送ゲートとを合わせた回路と等価な回路である。

また、図１には、ＭＰ９およびＭＮ９からなるインバータと、ＭＰ１０およびＭＮ１０からなるインバータと、が縦続接続されたクロックバッファ２も図示している。クロックバッファ２の差動出力ＣＫ１およびＣＫ１Ｂが、Ｄ−ＦＦ１の各部に供給される。

伝送ゲートＳＷ１は、ＣＫ１およびＣＫ１Ｂによりオンとされたときに、入力信号と出力信号が一致するアナログスイッチである。ＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４からなるクロックドインバータは、ＣＫ１Ｂ、ＣＫ１によりＭＰ４およびＭＮ３をオンさせることで、ＭＰ３およびＭＮ４を介して入力されたデータを一時的に保持する。そのため、ラッチ回路Ｍは、伝送ゲートＳＷ１をオンさせて取り込んだデータを、ＭＰ２、ＭＮ２からなるインバータと、クロックドインバータによって負帰還をかけて保持することができる。同じ回路構成のラッチ回路Ｓも同様である。すなわち、Ｄ−ＦＦ１では、ラッチ回路Ｍとラッチ回路Ｓとが従属接続され、各々のラッチ回路のクロックＣＫ１、ＣＫ１Ｂが逆位相とされている。

以上のように構成されたＤ−ＦＦ１はつぎのように動作する。
クロックＣＫ１がＬレベル（ＣＫ１ＢがＨレベル）であると、ＳＷ１がオンし、ラッチ回路Ｍはサンプリングモードとなり、ラッチ回路Ｍの出力（ＭＰ２とＭＮ２とからなるインバータの出力）が入力データＤと等しい状態になっている。

つぎにクロックＣＫ１がＨレベルとなるとＳＷ１はオフし、ラッチ回路Ｍのクロックドインバータ（ＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４）がオンするため、ラッチ回路Ｍは保持モードとなり、それまでの状態を保持する。このとき、ＳＷ２がオンするため、ラッチ回路Ｓはサンプリングモードとなり、出力Ｑは、ＣＫ１がＬレベルからＨレベルに遷移したときの状態を保持する。

再びＣＫ１がＬレベルとなると、ラッチ回路Ｓのクロックドインバータ（ＭＰ６、ＭＰ７、ＭＮ６、ＭＮ７）がオンし、ラッチ回路Ｓは保持モードとなり、ＣＫ１がＬレベルからＨレベルに変化したときの入力データＤの状態を保持し続ける。このとき、ラッチ回路Ｍは、サンプリングモードとなり、以後同様の動作を続ける。

ここで、図１に示すようなＤ−ＦＦ１に電源電圧を印加する場合には、ことさらに分ける理由がないので、各々の回路部分に対して一律に同じ電圧値の電源電圧を印加するのが一般的である。

これに対し、本実施の形態に係るＤ−ＦＦ１では、図１に示すように、各回路部分に印加する電源を、電源ＶＤＤ１と電源ＶＤＤ２とに分けている。そして、ＶＤＤ１を、データを保持する（状態を保持する）ために必要となるトランジスタ（以下、「状態保持トランジスタ」という場合がある）に電流を供給する電源とし、ＶＤＤ２を、それ以外のトランジスタ（以下、「非状態保持トランジスタ」という場合がある）に電流を供給する電源としている。その上で、ＶＤＤ１およびＶＤＤ２を供給する外部の電源は、ＶＤＤ１とＶＤＤ２との電圧の制御が個別に行えるような電源としている。

図１に示すように、本実施の形態に係るＤ−ＦＦ１の状態保持トランジスタは、スレーブ側のラッチ回路Ｓの一部であるＭＰ５およびＭＮ５からなるインバータ、およびＭＰ６、ＭＰ７、ＭＮ６、ＭＮ７からなるクロックドインバータと、クロックバッファ２であり、これらの部分には電源ＶＤＤ１が印加されている。また、該状態保持トランジスタ以外の非状態保持トランジスタには電源ＶＤＤ２が印加されている。

先述したように、ＭＰ５およびＭＮ５からなるインバータと、ＭＰ６、ＭＰ７、ＭＮ６、ＭＮ７からなるクロックドインバータと、によりラッチ回路Ｓが構成されているので、
この部分に電源を印加しておけば、そのときの論理状態が保持される。

一方、本実施の形態に係る半導体集積回路が待機モードに移行する際には、半導体集積回路内の各回路を同期して動作させるためのシステムクロックについても停止状態を維持させる必要がある。

そのため、システムクロックの伝送経路を構成するインバータ等の組み合わせ回路については電源ＶＤＤ１に接続し、それ以外のインバータ等の組み合わせ回路は電源ＶＤＤ２に接続する。以下、停止状態を維持させる（状態を保持させる）インバータ等の組み合わせ回路を「状態保持インバータ」といい、停止状態を維持させない（状態を保持させない）インバータ等の組み合わせ回路を「非状態保持インバータ」という場合がある。

図２（ａ）は、状態保持インバータ３の回路の一例を示し、図２（ｂ）は非状態保持インバータ４の回路の一例を示している。同図に示すように、状態保持インバータ３は電源ＶＤＤ１に接続され、非状態保持インバータ４は電源ＶＤＤ２に接続されている。

図１に示すクロックバッファ２は、ＭＰ９とＭＮ９とからなる状態保持インバータ、およびＭＰ１０とＭＮ１０とからなる状態保持インバータを縦続接続した回路となっており、クロックバッファ２は待機モード移行時にクロックの停止時の状態（論理）を維持する。

このように電源を分けている本実施の形態に係る半導体集積回路が具備する状態保持回路、つまり図１に示すＤ−ＦＦ１の動作について以下に説明する。

まず、半導体集積回路の全回路を動作させる動作モードでＤ−ＦＦ１を動作させる場合には、外部の電源からＶＤＤ１とＶＤＤ２とに同じ電圧値の電圧を印加する。この状態は、回路の動作上は、従来の単一電源の場合と同じ状態である。

つぎに、待機モードに移行する場合には、半導体集積回路のシステムクロックを停止させ、ＶＤＤ２からの電源供給を停止させる。この状態においては、クロックバッファ２およびＤ−ＦＦ１の状態保持トランジスタ（すなわち、ＭＰ５、ＭＮ５、ＭＰ６、ＭＰ７、
ＭＮ６およびＭＮ７）にのみＶＤＤ１から電源が供給され、非状態保持トランジスタ（すなわち、ＭＰ５、ＭＮ５、ＭＰ６、ＭＰ７、ＭＮ６およびＭＮ７以外のトランジスタ）に対しては電源が供給されない。したがって、非状態保持トランジスタにおけるリーク電流が抑制される。以上の手順で、電源遮断処理が完了し、待機モードに移行する。

停止中の回路の動作を再開し、動作モードに移行する場合には、ＶＤＤ２の電源供給を再開し、ＶＤＤ２の電源レベルが安定した後、システムクロックの動作を再開する。以上の手順により電源復帰処理が完了し、再び動作モードに移行する。このように、本実施の形態に係るＤ−ＦＦ１によれば、従来のＤ−ＦＦで必要であった記憶データの退避・復帰処理は不要である。

つぎに、図３および図４を参照して、本実施の形態に係る半導体集積回路のレイアウト設計における回路レイアウト方法について説明する。本実施の形態では、スタンダードセル方式を用いてレイアウト設計を行う形態を例示して説明する。

図３（ａ）は、図２（ａ）に示す状態保持インバータ３の回路レイアウトをスタンダードセルのセルライブラリとして実現した回路レイアウト図の一例であり、図３（ｂ）は、
図２（ｂ）に示す非状態保持インバータ４の回路レイアウトをスタンダードセルのセルライブラリとして実現した回路レイアウト図の一例である。また、図４（ａ）および（ｂ）は、各々図３（ａ）および（ｂ）に示す回路レイアウトによって半導体集積回路を作成した場合の、Ａ−Ａ’断面図およびＢ−Ｂ’断面図を示している。

図３（ａ）および図４（ａ）に示すように、本実施の形態に係る状態保持インバータ３の配線は、半導体基板側から見て下層に位置する第１メタル１０と、上層に位置する第２メタル１２とにより実現されている。また、図３（ａ）に示すように、状態保持インバータ３のＰ型ＭＯＳＦＥＴであるＭＰが紙面上上側に、Ｎ型ＭＯＳＦＥＴであるＭＮが紙面上下側に配置されている。

図３（ａ）および図４（ａ）に示すように、ＭＰでは、第１メタル１０がコンタクト１８（ソースに接続するコンタクトを１８Ｓ、ドレインに接続するコンタクトを１８Ｄと表記する）を介して基板１００に形成されたソースアクティブ１４Ｓ（ソース領域、ドレイン領域を含むウエル３０内の領域）に接続されている。コンタクト１８Ｓと１８Ｄとの間にはゲート電極１６が配置されている。また、第１メタル１０は、コンタクト１８ｓｕｂを介して回路の周囲に配置されたサブコンタクト１４ｓｕｂに接続され、サブコンタクト１４ｓｕｂ上の第１メタル１０がＶＤＤ１の電源ラインとなっている。第２メタル１２はＶＤＤ２の電源ラインとなっているが、状態保持インバータ３のＭＰでは、回路に接続されていない（浮いている）。

図３（ａ）および図４（ａ）に示すように、ＭＮについても、第１メタル１０がコンタクト１８Ｓ、コンタクト１８Ｄを介してソースアクティブ１４Ｓに接続されている。コンタクト１８Ｓと１８Ｄとの間にはゲート電極１６が配置されている。また、第１メタル１０は、コンタクト１８ｓｕｂを介して回路の周囲に配置されたサブコンタクト１４ｓｕｂに接続され、サブコンタクト１４ｓｕｂ上の第１メタル１０が電源ライン（本実施の形態では、接地（ＧＮＤ））となっている。第２メタル１２はＧＮＤラインとなっており、状態保持インバータ３のＭＮでは、スルーホール２０を介して第１メタル１０に接続されている。つまり、状態保持インバータ３のＭＮでは、第１メタル１０も第２メタル１２もＧＮＤに接続されている。

以上のように回路レイアウトされた状態保持インバータ３では、ＭＰのソースがコンタクト１８Ｓおよび第１メタル１０を介して電源ＶＤＤ１に接続され、ＭＮのソースがコンタクト１８Ｓ、第１メタル１０、および第１メタル１０と短絡された第２メタル１２を介してＧＮＤに接続されている。

したがって、図３（ａ）および図４（ａ）に示すレイアウト図で回路レイアウトされた状態保持インバータ３によれば、ＶＤＤ１およびＶＤＤ２が印加される動作モードにおいても、ＶＤＤ１のみが印加される待機モードにおいてもＶＤＤ１から電源が供給されるため、いずれのモードにおいても動作する。したがって、動作時の状態を待機時に保持することが可能となる。

つぎに、図３（ｂ）および図４（ｂ）を参照して、本実施の形態に係る非状態保持インバータ４のスタンダードセル方式を用いた回路レイアウトの一例について説明する。

非状態保持インバータ４の回路レイアウトは、状態保持インバータ３の回路レイアウトとほぼ同様であるが、図３（ｂ）および図４（ｂ）に示すように、ＭＰにおいて、コンタクト１８Ｓと接続された第１メタル１０がＶＤＤ１ラインの第１メタル１０（サブコンタクト１４ｓｕｂ上の第１メタル１０）と接続されていない。また、ソースアクティブ１４Ｓにコンタクト１８Ｓを介して接続された第１メタル１０に、第２メタル１２がスルーホール２０を介して接続されている。これらの点が状態保持インバータ３の回路レイアウトと異なる点である。なお、ＭＮの回路レイアウトについては、状態保持インバータ３と同じである。

以上のように回路レイアウトされた非状態保持インバータ４では、ＭＰのソースがコンタクト１８Ｓ、ＶＤＤ１とは接続されていない第１メタル１０、および第１メタル１０と短絡された第２メタル１２を介して電源ＶＤＤ２に接続され、ＭＮのソースがコンタクト１８Ｓ、第１メタル１０、および第１メタル１０と短絡された第２メタル１２を介してＧＮＤに接続されている。

以上のような方法で回路レイアウトされた非状態保持インバータ４によれば、半導体集積回路の外部からＶＤＤ１およびＶＤＤ２が印加される動作モードにおいては、ＶＤＤ２により電源供給されて動作する。一方、ＶＤＤ２が遮断されＶＤＤ１のみ電源供給される待機モードにおいては、ＶＤＤ２から電源が供給されないため動作しない。したがって、
待機時のリーク電流を抑制することが可能となる。

図３（ａ）、（ｂ）に示すように、本実施の形態に係る状態保持インバータ３のセルと非状態保持インバータ４のセルとは、セルの外形、ＶＤＤ１およびＶＤＤ２の供給ラインのレイアウトパターンを共通化している。そのため、従来の単一電源のスタンダードセルによる回路レイアウト同様、スタンダードセルを上下左右に自由に隣接配置して、自動配置配線ツールを利用した回路レイアウトが可能となっている。

以上詳述したように、本実施の形態に係る半導体集積回路によれば、間欠動作する半導体集積回路において、待機モードへの移行時に、ＦＦ等のデータ保持のためにＳＲＡＭ等にデータを退避させたり、また、動作モードへの移行時にＳＲＡＭ等からＦＦのデータを復元させたりする処理が不要となる。そのため、データ退避のためのＳＲＡＭやデータ退避・復元のための制御回路が不要となるので、トランジスタ数を削減するとともに、待機時のリーク電流を抑制することが可能となる。さらに、データの退避や復元のための回路動作が不要になるので、その分の動作電流の削減も可能となる。

また、本実施の形態に係る回路レイアウト方法によれば、従来のスタンダードセルによる配置配線と同様に配置配線することにより本実施の形態に係る半導体集積回路を実現することができるので、自動配置配線ツールによる回路レイアウトに適した回路レイアウト方法を実現することが可能となる。

［第２の実施の形態］
図５を参照して、本実施の形態に係る半導体集積回路が具備する状態保持回路の一例であるクロック伝送回路について説明する。

図５に示すように、本実施の形態に係るクロック伝送回路５は、状態保持クロックバッファ６、およびクロックバッファ７、８を備えて構成されている。クロックバッファ７とクロックバッファ８との間には、クロックバッファ７あるいはクロックバッファ８と同じクロックバッファが複数段接続される場合もある。クロックバッファ７あるいは８は、回路形式的にはクロックバッファ２と同じものであり、インバータが２段縦続接続された回路となっている。

そして、クロックバッファ７、８（およびその間のクロックバッファ）は、電源ＶＤＤ２に接続され、状態保持クロックバッファ６は電源ＶＤＤ１に接続されている。したがって、動作モードにおいてはクロック伝送回路５の全体が動作するが、待機モードにおいては、状態保持クロックバッファ６のみ動作する。

状態保持クロックバッファ６は、ＭＰ２０、ＭＰ２１、ＭＮ２０、ＭＮ２１からなるＮＡＮＤ回路と、ＭＰ２２とＭＮ２２とからなるインバータと、を備えている。状態保持クロックバッファ６は、動作モード時はパワーダウン信号ＰＤＢがＨレベルに維持されることにより、節点Ａの入力信号に応じた出力信号を節点Ｙに出力する。一方、待機モード時はＰＤＢがＬレベルに維持されることにより、節点Ｙからの出力をＬレベルに固定する。

一般に、半導体集積回路内のシステムクロックは、多数の回路に分散配置された多数のＦＦ（たとえば、図１に示すＤ−ＦＦ１）を同時に駆動する必要がある。他方、システムクロックに同期した回路設計においては、クロックの始点である供給源から終点である各ＦＦのクロック入力までの時間を合わせる必要がある。そのため、通常クロックライン（クロック伝送回路）は多数のクロックバッファで構成され、その分リーク電流も大きくなる傾向にある。

そこで、本実施の形態に係るクロック伝送回路５では、クロックラインの終点にパワーダウン機能付きのクロックバッファである状態保持クロックバッファ６を配置している。
そして、待機モード移行時にＰＤＢをＨレベルからＬレベルに遷移させて固定することにより、ＦＦのデータを保持させたまま電源ＶＤＤ２を遮断させる。このことにより、待機モードにおいてクロックバッファ７、クロックバッファ８、およびその間のクロックバッファに電源が供給されなくなるのでリーク電流を減少させることができる。

クロック伝送回路５の動作について、より詳細に述べる。
動作モードにおいては、本実施の形態に係る半導体集積回路の外部からＶＤＤ１とＶＤＤ２に同じ電圧値の電源が供給される。さらに、ＰＤＢをＨレベルに固定してパワーダウン機能をオフさせることにより、全回路が動作する動作モードになる。

つぎに、待機モードに移行する場合には、システムクロックを停止させた後、ＰＤＢをＬレベルに固定してパワーダウン機能をオンとし、その後電源ＶＤＤ２を遮断する。ＶＤＤ２が遮断されることにより、ＶＤＤ２に接続されたクロックバッファ７、クロックバッファ８、およびその間のクロックバッファに電源が供給されなくなるので、リーク電流が抑制される。

一方、状態保持クロックバッファ６の節点Ｙからの出力はＬレベル固定となるので、たとえば、クロック伝送回路５が図１に示すＤ−ＦＦ１に接続されている場合には、ラッチ回路Ｓが保持モードになるので、データを保持することが可能となる。

なお、本実施の形態に係るクロック伝送回路５のスタンダードセルによる回路レイアウトは、図３に示す状態保持インバータ３と非状態保持インバータ４とを組み合わせて行えばよい。

なお、本実施の形態では、状態保持クロックバッファ６のパワーダウン信号により出力を固定する回路としてＮＡＮＤ回路を用いる形態を例示して説明したが、これに限られない。たとえば、ＮＯＲ回路を用いてもよく、この場合はパワーダウン信号ＰＤＢの論理を逆（Ｌレベルでパワーダウン非動作、Ｈレベルでパワーダウン動作）にすればよい。

［第３の実施の形態］
図６および図７を参照して、本実施の形態に係るスタンダードセルを用いた回路レイアウト方法について説明する。

本実施の形態に係る回路レイアウト方式では、図３（ａ）に示す状態保持インバータ３と図３（ｂ）に示す非状態保持インバータ４とを組み合わせて接続し、１つのセルＳＣとしている。なお、本実施の形態に係るセルＳＣの構成は一例であり、セルＳＣに含ませるインバータの種類、個数等は適宜に選択し、組み合わせてよい。

図６は、セルＳＣ１、ＳＣ２、およびＳＣ３を横方向に敷き詰めて回路レイアウトした状態を示している。同図に示すように、本実施の形態に係る回路レイアウト方法では、セルＳＣを並べて配置することにより、本実施の形態に係る半導体集積回路の外部に接続される電源ＶＤＤ１（またはＧＮＤ）に接続される第１メタル１０同士、および電源ＶＤＤ２（またはＧＮＤ）に接続される第２メタル１２同士が自動的に接続され、電源ＶＤＤ１およびＶＤＤ２の配線系を構成する。

そして、状態保持回路にインバータを用いる場合には、ＳＣ１ないしＳＣ３の各々の状態保持インバータ３を選択して配線し、非状態保持回路にインバータを用いる場合には、
ＳＣ１ないしＳＣ３の各々の非状態保持インバータ４を選択して配線する。配線は、たとえば、ＭＰとＭＮの間の配線領域ＷＡを使用して配線すればよい。

図７も同様にセルＳＣ４、ＳＣ５、およびＳＣ６を敷き詰めて回路レイアウトした状態を示している。ＳＣ４とＳＣ５とは、図６と同じように横方向に接続されているが、ＳＣ５とＳＣ６とは、ＭＰ側の第１メタル１０と第２メタル１２とが背中合わせに（ＳＣ４とＳＣ５とを並べる方向に対して線対称に）接続されている。本実施の形態に係る回路レイアウト方法では、このように回路レイアウトしても、状態保持回路および非状態保持回路への電源ＶＤＤ１およびＶＤＤ２の配線系が自動的に構成される。

本実施の形態に係る回路レイアウト方法によれば、半導体集積回路内の信号の流れに応じて図６あるいは図７に示す回路レイアウトを選択することも可能となるので、より回路レイアウトの自由度が増し、しかも状態保持回路および非状態保持回路への電源ＶＤＤ１およびＶＤＤ２の配線系が自動的に構成される。

１ Ｄ−ＦＦ（状態保持回路）
２、７、８ クロックバッファ
３ 状態保持インバータ、４ 非状態保持インバータ
５ クロック伝送回路（状態保持回路）
６ 状態保持クロックバッファ
１０ 第１メタル、１２ 第２メタル
１４Ｓ ソースアクティブ
１４ｓｕｂ サブコンタクト
１６ ゲート電極
１８、１８Ｓ、１８Ｄ、１８ｓｕｂ コンタクト
２０ スルーホール
３０ ウエル
１００ 基板
ＭＰ Ｐ型ＭＯＳＦＥＴ、ＮＮ Ｎ型ＭＯＳＦＥＴ
ＰＤＢ パワーダウン信号
ＳＣ セル
ＳＷ 伝送ゲート

Claims (10)

1. 通常動作時および待機動作時に稼動とされる第１の電源に接続される第１の配線と、
   通常動作時に稼動とされるとともに待機動作時に非稼動とされる第２の電源に接続される第２の配線と、
   ソース領域上の第３の配線が前記第１の配線に接続される第１のトランジスタと、
   ソース領域上の第４の配線が前記第２の配線に接続される第２のトランジスタと、を備え、
   待機動作時に前記第１のトランジスタは前記第１の電源から電力を供給されて回路の論理状態を保持するとともに、前記第２のトランジスタは動作を停止する
   半導体集積回路。
2. 前記第１の配線、第２の配線、第３の配線、および第４の配線は多層配線の一部とされるとともに、前記第１の配線と前記第３の配線とが同じ層の配線とされ、かつ前記第２の配線と前記第４の配線とが異なる層の配線とされるとともに、前記第２の配線と前記第４の配線とがスルーホールを介して接続される
   請求項１に記載の半導体集積回路。
3. 前記第１の配線同士および前記第２の配線同士が接続された前記第１のトランジスタと前記第２のトランジスタとを含む単位回路を複数有し、かつ複数の前記単位回路が隣接して配置されるとともに、複数の前記単位回路の前記第１の配線同士および前記第２の配線同士が接続される
   請求項１または請求項２に記載の半導体集積回路。
4. 複数の前記単位回路の一部が所定の方向に隣接して配置されるとともに、複数の前記単位回路の他部が前記所定の方向に対して線対称となるように隣接して配置される
   請求項３に記載の半導体集積回路。
5. 通常動作時に稼動とされるとともに待機動作時に非稼動とされる第１の電源に接続され、かつ入力されたデータ信号をクロック信号に基づいて保持する第１のラッチ回路と、
   通常動作時および待機動作時に稼動とされる第２の電源に接続され、かつ前記第１のラッチ回路に従属接続されるとともに、前記第１のラッチ回路から受け取ったデータ信号をクロック信号に基づいて保持する第２のラッチ回路と、を備え、
   待機動作時に、前記第２のラッチ回路は前記第２の電源から電力を供給され、かつ固定された論理の前記クロック信号に基づいて論理状態を保持するとともに、前記第１のラッチ回路は動作を停止する
   半導体集積回路。
6. 前記第２の電源に接続されるとともに、前記第１のラッチ回路および前記第２のラッチ回路にクロック信号を供給するクロックバッファをさらに備え、
   待機動作時に、前記クロックバッファは供給するクロック信号の論理を固定する
   請求項５に記載の半導体集積回路。
7. 通常動作時に稼動とされるとともに待機動作時に非稼動とされる第１の電源に接続されたインバータ回路が複数従属接続されるとともに、クロック信号を伝送する第１のクロックバッファと、
   前記第１のクロックバッファに接続されるとともに、通常動作時および待機動作時に稼動とされる第２の電源に接続され、かつ前記第１の電源が稼動状態から非稼動状態に移行するタイミングの情報に基づき、前記第１の電源が非稼動状態に移行する前に前記クロック信号の論理を固定して出力する第２のクロックバッファと、を備え、
   待機動作時に、前記第２のクロックバッファは前記第２の電源から電力を供給されて前記固定された論理のクロック信号を出力するとともに、前記第１のクロックバッファは動作を停止する
   半導体集積回路。
8. 前記第２のクロックバッファは、前記第２の電源に接続されたＮＡＮＤ回路またはＮＯＲ回路と、前記ＮＡＮＤ回路またはＮＯＲ回路に接続されるとともに前記第２の電源に接続されたインバータと、を含む
   請求項７に記載の半導体集積回路。
9. 前記第１の電源に接続されるとともに、入力されたデータ信号をクロック信号に基づいて保持する第１のラッチ回路、および前記第２の電源に接続され、かつ前記第１のラッチ回路に従属接続されるとともに、前記第１のラッチ回路から受け取ったデータ信号をクロック信号に基づいて保持する第２のラッチ回路を備え、待機動作時に、前記第２のラッチ回路は前記第２の電源から電力を供給され、かつ固定された論理の前記クロック信号に基づいて論理状態を保持するとともに、前記第１のラッチ回路は動作を停止するフリップ・フロップをさらに備え、
   前記第２のクロックバッファは、前記第１のラッチ回路および前記第２のラッチ回路にクロック信号を供給する
   請求項７または請求項８に記載の半導体集積回路。
10. 待機動作時において第１のトランジスタに第１の電源から電力を供給して回路の論理状態を保持させるとともに、第２のトランジスタの動作を停止させる半導体集積回路の回路レイアウト方法であって、
    前記第１のトランジスタのソース領域上の第３の配線を、通常動作時および待機動作時に稼動とされる第１の電源に接続される第１の配線に接続し、
    前記第２のトランジスタのソース領域上の第４の配線を、通常動作時に稼動とされるとともに待機動作時に非稼動とされる第２の電源に接続される第２の配線に接続する
    回路レイアウト方法。

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