JP2016035995A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ＩＲドロップを低減し、且つ、ラッシュカレント等の対策が容易な半導体集積回路装置を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体基板に形成され、所定の機能を実行する回路ブロックを有するパワードメイン領域を有する。外部電源電圧が供給される第１の電源ラインを有する。前記パワードメイン領域の周辺領域に配置され、第１のイネーブル信号に応答して前記第１の電源ラインと第２の電源ラインを接続する第１のパワースイッチ回路部を有する。前記パワードメイン領域内に形成され、第２のイネーブル信号に応答して前記第１の電源ラインと前記第２の電源ラインを接続する第２のパワースイッチ回路部を備える半導体集積回路装置が提供される。【選択図】図２

Description

本実施形態は、パワードメインを有する半導体集積回路装置に関する。

従来、複数のパワードメインを備えた半導体集積回路装置の技術が開示されている。動作が不要なパワードメインを選択的にオフさせることにより消費電力の抑制が図られる。パワードメインに外部電源電圧を選択的に供給するパワースイッチが設けられるが、パワースイッチに至る経路、及び、パワースイッチ自体によるＩＲドロップが生じる為、外部電源電圧を効率よくパワードメインに供給する工夫が必要である。また、パワードメインに外部電源電圧を供給した際のラッシュカレントの抑制を図る必要がある。

特開２０１３−１２５７７４号公報 特表２００８−５３２２６５号公報 特開２０１１−１５９８１０号公報 特開２０１０−２５８２６７号公報

一つの実施形態は、パワードメインに至るＩＲドロップを低減し、且つ、ラッシュカレント等の対策が容易な半導体集積回路装置を提供することを目的とする。

一つの実施形態によれば、半導体基板に形成され、所定の機能を実行する回路ブロックを有するパワードメイン領域を有する。外部電源電圧が供給される第１の電源ラインを有する。前記パワードメイン領域の周辺領域に配置され、第１のイネーブル信号に応答して前記第１の電源ラインと第２の電源ラインを接続する第１のパワースイッチ回路部を有する。前記パワードメイン領域内に形成され、第２のイネーブル信号に応答して前記第１の電源ラインと前記第２の電源ラインを接続する第２のパワースイッチ回路部を備える半導体集積回路装置が提供される。

図１は、半導体集積回路装置の一つの実施形態を概略的に示す図である。 図２は、半導体集積回路装置の各パワースイッチ回路部の配置関係の一つの実施形態を示す図である。 図３は、半導体集積回路装置の断面構造の一つの実施形態を模式的に示す図である。 図４は、パワースイッチ回路部の接続関係の一つの実施形態を示す図である。 図５は、半導体集積回路装置に供給される電圧とイネーブル信号の関係の一つの実施形態を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路装置を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、半導体集積回路装置の第１の実施形態を示す図であり、半導体集積回路装置に形成される各構成要素の配置関係を概略的に示している。半導体チップ１は、複数の電極パッドを有しており、その内の電極パッド２に外部電源電圧ＶＤＤが印加される。電極パッド２は、外部電源供給配線１００に接続される。

半導体チップ１には、複数のパワードメイン領域（１０、２０、３０）が形成されている。一つの電源電圧が印加され、所定の機能を実行する回路ブロックを有するパワードメインが形成された領域をパワードメイン領域（１０、２０、３０）として表示している。パワードメイン領域（１０、２０、３０）には、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、あるいは、所定のロジック回路等が形成される。

各パワードメイン領域（１０、２０、３０）には、周辺領域（１１、２１、３１）が設けられる。例えば、パワードメイン領域（１０、２０）には、その外周を取り囲む周辺領域（１１、２１）が設けられ、パワードメイン領域３０には、その２辺に周辺領域（３１）が設けられる。周辺領域（１１、２１、３１）には、第１のパワースイッチ回路部（図示せず）と第２のパワースイッチ回路部（図示せず）が形成される。パワードメイン領域１０内には、第３のパワースイッチ回路部（図示せず）が形成される。各パワードメイン領域（１０、２０、３０）とその周辺領域（１１、２１、３１）の構成は、同様の構成とすることが出来る為、第１のパワードメイン領域１０とその周辺領域１１の構成を例に説明する。

外部電源供給配線１００は、入力接続ノード１０１において、周辺領域１１に形成された第１のパワースイッチ回路部に接続され、入力接続ノード１０２において、周辺領域１１に形成された第２のパワースイッチ回路部に接続される。

外部電源供給配線１００は、入力接続ノード１０３において、パワードメイン領域１０内に形成された第３のパワースイッチ回路部に接続される。外部電源供給配線１００と第３のパワースイッチ回路部への入力接続ノード１０３をパワードメイン領域１０上に設けることにより、第３のパワースイッチ回路部からパワードメイン領域１０に形成される回路ブロック（図示せず）に至る電源配線を短くすることが出来る為、ＩＲドロップを低減することが出来る。尚、各パワースイッチ回路部を含めた構成については後述する。

周辺領域１１に形成された第１のパワースイッチ回路部からの出力が、出力接続ノード１１１において内部電源供給配線１１０に供給される。すなわち、第１のパワースイッチ回路部がオン状態の時に、外部電源電圧ＶＤＤが第１のパワースイッチ回路部を介して内部電源供給配線１１０に供給される。同様に、第２のパワースイッチ回路部がオン状態の時に、第２のパワースイッチ回路部からの出力が、出力接続ノード１１２において内部電源供給配線１１０に供給される。内部電源供給配線１１０は、例えば、周辺領域１１で囲まれたパワードメイン領域１０の形成位置に対応して、パワードメイン領域１０上の多層配線領域（図示せず）に形成される。

内部電源供給配線１１０は、内部配線接続ノード（１１３、１１４）において、パワードメイン領域１０内に形成された回路ブロック（図示せず）に接続される。第１のパワースイッチ回路部と第２のパワースイッチ回路部をオフにすることにより外部電源供給配線１００と内部電源供給配線１１０の間の接続が遮断される。これにより、内部電源供給配線１１０を介してのパワードメイン領域１０への外部電源電圧ＶＤＤの供給を遮断することが出来る。例えば、パワードメイン領域１０に形成される回路ブロックへのクロック信号の供給が停止され回路ブロックが動作しない場合に、外部電源電圧ＶＤＤの供給を遮断することにより、パワードメイン領域１０内で発生するリーク電流を低減することが出来る。これにより、消費電力が抑制される。パワードメイン領域１０について説明したが、他のパワードメイン領域（２０、３０）についても同様である。回路ブロックを含めた構成については後述する。

本実施形態によれば、外部電源電圧ＶＤＤが、パワードメイン領域（１０、２０、３０）の周辺領域（１１、２１、３１）に形成された第１及び第２のパワースイッチ回路部と、パワードメイン領域（１０、２０、３０）内に形成された第３のパワースイッチ回路部により並列的にパワードメイン領域（１０、２０、３０）内の回路ブロックに供給される。例えば、第１のパワースイッチ回路部と第２のパワースイッチ回路部でラッシュカレントの対策を行った上で、外部電源電圧ＶＤＤを内部電源供給配線１１０に供給することが出来る。また、第３のパワースイッチ回路部をパワードメイン領域（１０、２０、３０）内に設けることにより、ＩＲドロップを低減して外部電源電圧ＶＤＤをパワードメイン領域（１０、２０、３０）内の回路ブロックに供給することが可能である。

例えば、パワードメイン領域１０内の全体の容量は、パワードメイン領域１０内に形成される回路ブロックのゲート数等を基に、比較的容易に見積もることが出来る。この容量の見積もり値に基づいて、パワードメイン領域１０の周辺領域１１に形成した第１と第２のパワースイッチ回路部でラッシュカレントの対策を担う構成とすることにより、設計の初期段階にラッシュカレントのシミュレーションを比較的容易に行うことが出来る。外部電源電圧ＶＤＤをパワードメイン領域１０に供給するパワースイッチ回路部をパワードメイン領域１０の周辺領域１１とパワードメイン領域１０内に夫々設け、周辺領域１１に設けられたパワースイッチ回路部によりラッシュカレント対策を行う構成とすることにより設計の容易化が図られ、また、パワードメイン領域１０内に設けられたパワースイッチ回路部によりＩＲドロップを低減して外部電源電圧ＶＤＤをパワードメイン領域１０内の回路ブロックに供給することが可能な半導体集積回路装置を提供することが出来る。

（第２の実施形態）
図２は、半導体集積回路装置の各パワースイッチ回路部の配置関係の一つの実施形態を概略的に示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。各パワードメイン領域については、同様の構成とすることが出来る為、代表してパワードメイン領域１０について説明する。

外部電源電圧ＶＤＤが印加される電極パッド２に、外部電源供給配線１００が接続される。外部電源供給配線１００の電圧をＶＤＤＣで示す。外部電源供給配線１００は、入力接続ノード１０１において、配線２０１を介して周辺領域１１に形成された第１のパワースイッチ回路部４０に接続される。第１のパワースイッチ回路部４０には、第１のイネーブル信号Ｅｎ１が供給される。第１のイネーブル信号Ｅｎ１に応答して第１のパワースイッチ回路部４０はオンになり、外部電源供給配線１００と内部電源供給配線１１０が配線３０１を介して接続ノード１１１において接続される。

外部電源供給配線１００は、入力接続ノード１０２において、配線２０２を介して周辺領域１１に形成された第２のパワースイッチ回路部４１に接続される。第２のパワースイッチ回路部４１には、第２のイネーブル信号Ｅｎ２が供給される。第２のイネーブル信号Ｅｎ２に応答して第２のパワースイッチ回路部４１はオンになり、外部電源供給配線１００と内部電源供給配線１１０が配線３０２を介して接続ノード１１２において接続される。すなわち、外部電源供給配線１００と内部電源供給配線１１０との間に第２のパワースイッチ回路部４１を経由するルートが形成される。

例えば、第２のイネーブル信号Ｅｎ２は、第１のイネーブル信号Ｅｎ１から所定の時間遅れたタイミングで供給される。第１のパワースイッチ回路部４０と第２のパワースイッチ回路部４１がオンするタイミングを調整して内部電源供給配線１１０に印加される電圧の立上りを緩和することが出来る。電圧の立上りを緩和することによりラッシュカレントを抑制することが出来る。内部電源供給配線１１０は、内部配線接続ノード１１３において、下層配線１３０に接続され、下層配線１３０は、パワードメイン領域１０内の回路ブロック５０に動作電圧ＶＤＤＶを供給する。

外部電源供給配線１００は、入力接続ノード１０３において、配線２０３を介してパワードメイン領域１０内に形成された第３のパワースイッチ回路部４２に接続される。第３のパワースイッチ回路部４２には、第３のイネーブル信号Ｅｎ３が供給される。第３のイネーブル信号Ｅｎ３に応答して第３のパワースイッチ回路部４２はオンになり、外部電源供給配線１００と下層配線１３０が接続される。例えば、第３のイネーブル信号Ｅｎ３は、第２のイネーブル信号Ｅｎ２に対して所定の時間遅れたタイミングで供給される。

第３のパワースイッチ回路部４２の出力は、配線６０１を介して接続ノード１３１において下層配線１３０に接続される。第３のパワースイッチ回路部４２は、入力接続ノード１０３において、外部電源供給配線１００に接続される。この為、第３のパワースイッチ回路部４２がオンすることにより、外部電源供給配線１００は第３のパワースイッチ回路部４２を介して下層配線１３０に接続される。第３のパワースイッチ回路部４２を介して外部電源供給配線１００の電圧ＶＤＤＣを下層配線１３０に供給することにより、下層配線１３０の電圧、すなわち、回路ブロック５０に供給される動作電圧ＶＤＤＶを引き上げることが出来る。また、下層配線１３０の電圧は、第１のパワースイッチ回路部４０と第２のパワースイッチ回路部４１によりラッシュカレン対策が行われて昇圧されているため、第３のパワースイッチ回路部４２においては、ラッシュカレント対策を行う必要が無く、回路構成を簡素化することが出来る。

（第３の実施形態）
図３は、半導体集積回路装置の断面構造の一つの実施形態を概略的に示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。各パワードメイン領域（１０、２０、３０）については、同様の構成とすることが出来る為、代表してパワードメイン領域１０について説明する。図示する断面構造が半導体チップ１に形成される。半導体チップ１に形成された電極パッド２に、外部電源電圧ＶＤＤが供給される。電極パッド２には、多層配線領域３の上層側に形成された外部電源供給配線１００が接続される。

外部電源供給配線１００は、入力接続ノード１０１に接続される配線２０１を介して、周辺領域１１に形成された第１のパワースイッチ回路部４０に接続される。配線２０１は、例えば、多層配線領域３に形成されたビア（ｖｉａ）と多層配線（図示せず）を適宜組み合わせて接続することにより構成される。ビアは、例えば多層配線領域３に形成される層間絶縁膜（図示せず）をエッチングしてビアホール（図示せず）を開口し、そのビアホールをメタル材料で埋め込んで形成する。上層側の配線と下層側の配線、あるいは、半導体基板４に形成された回路素子を接続する配線は、同様な方法で構成することが出来る。例えば、ビアを介しての配線間の接続構成を、接続ノードとして示している。

第１のパワースイッチ回路部４０の出力は、配線３０１を介して、出力接続ノード１１１において、内部電源供給配線１１０に接続される。

外部電源供給配線１００は、入力接続ノード１０２に接続される配線２０２を介して、周辺領域１１に形成された第２のパワースイッチ回路部４１に接続される。第２のパワースイッチ回路部４１の出力は、配線３０２を介して内部配線接続ノード１１２において内部電源供給配線１１０に供給される。

内部電源供給配線１１０は、配線４０１と配線４０２を介して内部配線１２０に接続される。内部配線１２０は、内部電源供給配線１１０の電圧を下層側の配線層に供給する配線であり、適宜設けられる。内部配線１２０は、接続ノード１２１と接続ノード１２２に接続される配線５０１と配線５０２を介して、夫々、下層配線１３０の接続ノード１３１と接続ノード１３２において、下層配線１３０に接続される。図２においては、便宜上、内部電源供給配線１１０と下層配線１３０との接続は配線４０１で接続する構成として説明した。

外部電源供給配線１００は、入力接続ノード１０３に接続される配線２０３を介して、パワードメイン１０内に設けられる第３のパワースイッチ回路部４２に接続される。第３のパワースイッチ回路部４２の出力は、配線６０１を介して、接続ノード１３１において下層配線１３０に供給される。下層配線１３０は、接続ノード１３２において配線６０２に接続され、回路ブロック５０に動作電圧ＶＤＤＶを供給する。下層配線１３０は、例えば、半導体基板４上に形成された最下層の配線で構成される。配線６０２は、例えば、半導体基板４上に形成された開口（図示せず）を介しての下層配線１３０と回路ブロック５０との接続で構成される。

本実施形態によれば、パワードメイン領域１０の回路ブロック５０に供給される動作電圧ＶＤＤＶは、パワードメイン領域１０の周辺領域１１に形成された第１のパワースイッチ回路部４０及び第２のパワースイッチ回路部４１を経るルートと、パワードメイン領域１０内に形成された第３のパワースイッチ回路部４２を経るルートによって供給される。

第３のパワースイッチ回路部４２は、パワードメイン領域１０内に形成され、また、その出力電圧は、多層配線領域３の下層側に設けられた下層配線１３０を経由して回路ブロック５０に供給される。例えば、第３のパワースイッチ回路部４２の出力電圧は、半導体基板４上に設けられた絶縁膜（図示せず）の開口（図示せず）に充填されたメタル材料により下層配線１３０に接続される。従って、多層配線領域３の下層側の配線層を用いることにより、第３のパワースイッチ回路部４２から回路ブロック５０に至る配線長を短く抑えることが可能である。配線長を短くすることによりＩＲドロップが低減される為、第３のパワースイッチ回路部４２を経由することにより、ＩＲドロップが低減された経路で外部電源電圧ＶＤＤをパワードメイン領域１０内の回路ブロック５０に供給することが可能である。ＩＲドロップを低減することにより回路ブロック５０に供給する動作電圧ＶＤＤＶを高めることが出来る為、回路ブロック５０の動作速度を速めることが出来る。また、動作電圧ＶＤＤＶを高めることが出来る為、例えば、回路ブロック５０の動作速度を同じに維持する場合には、回路ブロック５０を構成する回路素子（図示せず）のサイズを小さくすることが可能であり、チップ面積を縮小することが出来る。

（第４の実施形態）
図４は、パワースイッチ回路部の接続関係の一つの実施形態を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。各パワードメイン領域（１０、２０、３０）については、同様の構成とすることが出来る為、代表してパワードメイン領域１０について説明する。各パワースイッチ回路部（４０〜４２）は、夫々、一つのＰＭＯＳトランジスタ（４００、４１０、４２０）で示している。第１のパワースイッチトランジスタ４００は、第１のパワースイッチ回路部４０に相当し、第２のパワースイッチトランジスタ４１０は第２のパワースイッチ回路部４１に相当し、第３のパワースイッチトランジスタ４２０は第３のパワースイッチ回路部４２に相当する。

制御端子７００にイネーブル信号Ｅｎが供給される。イネーブル信号Ｅｎは、インバータ（７０１、７０２）で遅延され、第１のイネーブル信号Ｅｎ１となる。第１のイネーブル信号Ｅｎ１は、インバータ７０３で反転されて第１のパワースイッチトランジスタ４００に供給される。第１のイネーブル信号Ｅｎ１は、更に、インバータ（７０４、７０５）で遅延され第２のイネーブル信号Ｅｎ２になる。第２のイネーブル信号Ｅｎ２は、インバータ７０６で反転され第２のパワースイッチトランジスタ４１０に供給される。第２のイネーブル信号Ｅｎ２は、インバータ（７０７、７０８）で遅延され第３のイネーブル信号Ｅｎ３になる。第３のイネーブル信号Ｅｎ３は、インバータ７０９で反転され、第３のパワースイッチトランジスタ４２０に供給される。すなわち、第１のイネーブル信号Ｅｎ１が先行して第１のパワースイッチトランジスタ４００に供給され、引き続いて、順次、第２のイネーブル信号Ｅｎ２が第２のパワースイッチトランジスタ４１０に供給され、第３のイネーブル信号Ｅｎ３が第３のパワースイッチトランジスタ４２０に供給される。

パワースイッチトランジスタ（４００、４１０、４２０）の間に設けられるインバータ（７０４、７０５、７０７、７０８）の段数を変更することで、各イネーブル信号（Ｅｎ１〜Ｅｎ３）の発生タイミングを調整することが出来る。イネーブル信号（Ｅｎ１〜Ｅｎ３）は、個別に生成しても良い。夫々のパワースイッチ回路部を構成するパワースイッチトランジスタ（４００、４１０、４２０）のソース電極には外部電源電圧ＶＤＤが印加され、ドレイン電極は下層配線１３０を介して回路ブロック５０に接続される。

（第５の実施形態）
図５は、半導体集積回路装置に供給される電圧とイネーブル信号の関係の一つの実施形態を示す図である。図４の各パワースイッチ回路部の動作と電圧の関係を、図５を用いて説明する。第５図（Ａ）は、電極パッド２に接続される外部電源供給配線１００の電圧ＶＤＤＣを示す。電極パッド２に外部電源電圧ＶＤＤが印加され、外部電源供給配線１００の電圧ＶＤＤＣはＶＤＤまで上昇している。タイミングｔ１で第１のイネーブル信号Ｅｎ１がＨレベルになり、その反転信号がインバータ７０３を介して第１のパワースイッチトランジスタ４００のゲート電極に供給される。これにより、第１のパワースイッチトランジスタ４００がオンとなって下層配線１３０の動作電圧ＶＤＤＶが上昇する（同図（Ｅ））。

タイミングｔ２で、第２のイネーブル信号Ｅｎ２がＨレベルになり、その反転信号がインバータ７０６を介して第２のパワースイッチトランジスタ４１０のゲート電極に供給される。これにより、第２のパワースイッチトランジスタ４１０がオンとなり、下層配線１３０の動作電圧ＶＤＤＶが更に上昇する（同図（Ｅ））。下層配線１３０の動作電圧ＶＤＤＶがある程度上昇したタイミングｔ３で、第３のイネーブル信号Ｅｎ３がＨレベルになり、その反転信号がインバータ７０９を介して第３のパワースイッチトランジスタ４２０のゲート電極に供給される。これにより、第３のパワースイッチトランジスタ４２０がオンとなり、下層配線１３０の動作電圧ＶＤＤＶは、更に上昇する（同図（Ｅ））。

この様にして、回路ブロック５０に供給される動作電圧ＶＤＤＶは、第１のパワースイッチトランジスタ４００と第２のパワースイッチトランジスタ４１０、更に、第３のパワースイッチトランジスタ４２０により立上りが緩和されて供給される為、いわゆるラッシュカレントが抑制される。

第３のパワースイッチトランジスタ４２０がオンする段階では、第１のパワースイッチトランジスタ４００と第２のパワースイッチトランジスタ４１０がオンしている為、回路ブロック５０に接続される下層配線１３０の動作電圧ＶＤＤＶは有る程度上昇している。この為、第３のパワースイッチトランジスタ４２０のソース・ドレイン電圧が小さくなって駆動能力が低下するが、第３のパワースイッチトランジスタ４２０はパワードメイン領域１０内に形成されている為、回路ブロック５０に至る配線長が短く、ＩＲドロップが軽減されている。この為、第３のパワースイッチトランジスタ４２０を経る経路を設けることによりＩＲドロップが軽減された経路で外部電源電圧ＶＤＤを下層配線１３０に供給することが出来る為、回路ブロック５０に供給される動作電圧ＶＤＤＶを引き上げることが出来る。

各パワースイッチ回路部を一つのＭＯＳトランジスタで示したが、並列に接続された複数のＭＯＳトランジスタ（図示せず）で各パワースイッチ回路部を構成し、夫々のＭＯＳトランジスタのゲート電極にイネーブル信号を供給する構成としても良い。また、第１のパワースイッチ回路部４０を構成する複数のＭＯＳトランジスタのゲート電極に、少しずつタイミングが調整されたイネーブル信号を供給し、各ＭＯＳトランジスタのオンのタイミングを調整してラッシュカレント対策を行う構成としても良い。この場合には、例えば周辺領域１１に設けられる第２のパワースイッチ回路部４１は別途設ける必要は無い。第１のパワースイッチ回路部４０でラッシュカレント対策を行うことが出来るからである。

第３のパワースイッチ回路部４２は、複数のＭＯＳトランジスタで構成した場合でも、各ＭＯＳトランジスタのゲート電極には同時にイネーブル信号を供給して、同時にオンさせる構成にすることが出来る。ラッシュカレントは、パワードメイン領域１０の周辺領域１１に形成された第１のパワースイッチ回路部４０と第２のパワースイッチ回路部４１により対策することが出来る為、第３のパワースイッチ回路部４２では、外部電源電圧ＶＤＤを一度に下層配線１３０に供給する構成とすることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体チップ、２ 電源パッド、３ 多層配線領域、４ 半導体基板、１０ パワードメイン領域、１１ 周辺領域、２０ パワードメイン領域、２１ 周辺領域、３０ パワードメイン領域、３１ 周辺領域、４０乃至４２ パワースイッチ回路部、１００ 外部電源供給配線、１１０ 内部電源供給配線、１２０ 内部配線、１３０ 下層配線。

Claims (8)

1. 半導体基板と、
   前記半導体基板に形成され、所定の機能を実行する回路ブロックを有するパワードメイン領域と、
   外部電源電圧が供給される第１の電源ラインと、
   前記回路ブロックに接続される第２の電源ラインと、
   前記パワードメイン領域の周辺領域に配置され、第１のイネーブル信号に応答して前記第１の電源ラインと前記第２の電源ラインを接続する第１のパワースイッチ回路部と、
   前記パワードメイン領域内に形成され、第２のイネーブル信号に応答して前記第１の電源ラインと前記第２の電源ラインを接続する第２のパワースイッチ回路部と、
   を備えることを特徴とする半導体集積回路装置。
2. 前記第１の電源ラインは、多層配線領域の上層側に形成され、前記第２の電源ラインは前記多層配線領域の下層側に形成されることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記パワードメイン領域の周辺領域に配置され、第３のイネーブル信号に応答して前記第１の電源ラインと前記第２の電源ラインを接続する第３のパワースイッチ回路部を備えることを特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記第１のイネーブル信号は、前記第２のイネーブル信号に先行して供給されることを特徴とする請求項１から３のいずれか一項に記載の半導体集積回路装置。
5. 前記第３のパワースイッチ回路部に供給される第３のイネーブル信号は、前記第１のイネーブル信号と前記第２のイネーブル信号の間のタイミングで供給されることを特徴とする請求項３に記載の半導体集積回路装置。
6. 半導体基板と、
   前記半導体基板上に形成される多層配線領域と、
   前記半導体基板に形成され、所定の機能を実行する回路ブロックを有するパワードメイン領域と、
   前記多層配線領域の上層側に形成され、外部電源電圧が供給される第１の電源ラインと、
   前記多層配線領域の下層側に形成され、前記回路ブロックに動作電圧を供給する第２の電源ラインと、
   第１のイネーブル信号に応答して前記第１の電源ラインと前記第２の電源ラインを接続する第１のパワースイッチ回路部と、
   第２のイネーブル信号に応答して、前記第１の電源ラインと前記第２の電源ラインを接続する第２のパワースイッチ回路部と、
   を備え、前記第２のパワースイッチ回路部は、前記パワードメイン領域上に形成された接続ノードにおいて前記第１の電源ラインに接続されることを特徴とする半導体集積回路装置。
7. 前記第１のパワースイッチ回路部は、前記パワードメイン領域の周辺領域に形成され、前記第２のパワースイッチ回路部は、前記パワードメイン領域内に形成されることを特徴とする請求項６に記載の半導体集積回路装置。
8. 前記第１のイネーブル信号は、前記第２のイネーブル信号に先行して供給されることを特徴とする請求項６または７に記載の半導体集積回路装置。

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