CN109155284A - 半导体集成电路装置 - Google Patents

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Abstract

在布置有标准单元(1)的电路块中，设有开关单元(20)，开关单元(20)能够在对沿X方向延伸的电源布线(3)和沿Y方向延伸的带状电源布线(11)进行电连接与不进行电连接之间进行切换。开关单元(20)相对于带状电源布线(11)布置为，相对于每M(M是3以上的整数)条电源布线(3)布置有一个开关单元(20)。开关单元(20)的在Y方向上的布置位置为在相邻的带状电源布线(11)处互不相同且在沿X方向观察时每隔M条带状电源布线(11)相同。

Description

半导体集成电路装置
技术领域
本公开涉及一种半导体集成电路装置中的电源切断技术。
背景技术
用以实现半导体集成电路装置的低功耗化的技术之一是电源切断技术。电源切断技术是如下所述的技术：将半导体集成电路装置的内部分割成多个电路块，并将没有工作的电路块的电源切断，由此抑制产生功耗的原因即泄漏电流。专利文献1在电源切断领域公开了以下构成：在各标准单元列布置用于供给电源/切断电源的开关，实现电源供给控制。从带状电源布线经由开关和标准单元电源布线向各标准单元供给电源。
专利文献1：日本公开专利公报特开2008-277788号公报
发明内容
-发明要解决的技术问题-
就专利文献1的构成而言，在要切断电源的电路块中，需要在各标准单元电源布线处分别设置用于供给电源/切断电源的开关。即，需要在电路块内布置很多开关。因此，电路块的面积会与开关的面积相应地增加，又因为存在很多开关，所以标准单元的布置自由度会下降。即，由于存在很多开关而导致的面积增加、标准单元布置自由度下降会造成时序收敛性变差，因此可能产生设计工时增多这一问题。
此外，每个开关能够供给的电流量是固定的，根据该电路块的总电流量，能够将布置在电路块内的开关的数量设为所需要的最低限度。但在此情况下，开关间的距离有时会因开关的布置位置而变长，这可能使开关间的电源布线中电压降较大。电源电压的电压降会成为电路误动作的原因，因此是不理想的。
本公开的目的在于，在采用了电源切断技术的半导体集成电路装置中，既将布置的开关的数量抑制得较少，又有效地抑制电源电压的电压降。
-用以解决技术问题的技术方案-
在本方面的发明中，提供下述半导体集成电路装置。所述半导体集成电路装置具有：多个标准单元列，多个所述标准单元列沿第二方向并排布置且分别包括沿第一方向并排布置的多个标准单元，所述第二方向与所述第一方向垂直；多条电源布线，多条所述电源布线分别以沿所述第一方向延伸的方式布置，且向多个所述标准单元供给电源；多条带状电源布线，多条所述带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置；多条副带状电源布线，多条所述副带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置，且分别与多条所述电源布线相连；以及多个开关单元，多个所述开关单元设在多条所述带状电源布线中任一者与由多条所述电源布线中的N条组成的布线组之间，且构成为根据控制信号，能够在将该带状电源布线与属于该布线组的所述电源布线进行电连接和不进行电连接之间进行切换，N是1以上的整数，多个所述开关单元相对于多条所述带状电源布线分别布置为，相对于每M个所述布线组布置有一个所述开关单元，M是3以上的整数，多个所述开关单元的在所述第二方向上的布置位置为，在相邻的所述带状电源布线处互不相同且在沿所述第一方向观察时每隔M条所述带状电源布线相同。
根据上述方面的发明，就各带状电源布线而言，相对于每M条电源布线(M为3以上的整数)布置有一个开关单元。即，布置的开关单元的数量被抑制得较少。并且，开关单元的在带状电源布线的延伸方向即第二方向上的布置位置为，在相邻的带状电源布线处互不相同且每隔M条带状电源布线相同。因此，即使标准单元离设在与它相连的电源布线处的开关单元较远，设在相邻的电源布线处的开关单元也会布置在它附近。因此，因为从该开关单元经由副带状电源布线供给电源，所以能抑制电源电压的电压降。因此，既能够将开关单元的数量抑制得较少，又能够抑制各标准单元中的电源电压的电压降。
并且可以是：在上述方面的半导体集成电路装置中，多个所述开关单元包括第一开关单元、第二开关单元和第三开关单元，所述第一开关单元和所述第二开关单元分别设在所述布线组中的一个布线组即第一布线组处且在所述第一方向上相邻，所述第三开关单元设于在所述第二方向上与所述第一布线组相邻的所述布线组处，所述第三开关单元设在如下所述的带状电源布线处，该带状电源布线位于设有所述第一开关单元的所述带状电源布线与设有所述第二开关单元的所述带状电源布线之间的中间位置上。
还可以是：在上述方面的半导体集成电路装置中，如果以沿X轴方向延伸的各行与所述布线组对应且沿Y轴方向延伸的各列与所述带状电源布线对应的网格表示多个所述开关单元的布置情况，并且将没有布置所述开关单元的第一网格与布置有所述开关单元且离该第一网格最近的第二网格之间的X坐标之差设为X且将Y坐标之差设为Y时，则满足以下关系：X+Y≤M/4。
-发明的效果-
根据本公开，在采用了电源切断技术的半导体集成电路装置中，既能够将布置的开关的数量抑制得较少，又能够有效地抑制电源电压的电压降。
附图说明
图1是示出第一实施方式所涉及的半导体集成电路装置的构成的俯视图。
图2是示出开关单元的构成例的示意图。
图3是图1的III-III线剖视图。
图4是图1的IV-IV线剖视图。
图5是示出第一实施方式的变形例所涉及的半导体集成电路装置的构成的俯视图。
图6是示出第一实施方式的变形例所涉及的半导体集成电路装置的构成的俯视图。
图7是示出第一实施方式的变形例所涉及的半导体集成电路装置的构成的俯视图。
图8是示出第二实施方式所涉及的半导体集成电路装置的构成的俯视图。
图9是示出第三实施方式所涉及的半导体集成电路装置的构成的俯视图。
图10是示出第四实施方式所涉及的半导体集成电路装置的构成的俯视图。
图11是抽象地示出图1的构成中开关单元的布置情况的图。
图12是抽象地示出作为对比例的开关单元的布置情况的图。
图13是用于说明开关单元的布置方法的图。
图14(a)～图14(d)是抽象地示出开关单元的布置情况的其他例子的图。
图15(a)～图15(c)是抽象地示出开关单元的布置情况的其他例子的图。
具体实施方式
下面参照附图对实施方式进行说明。
(第一实施方式)
图1是示出第一实施方式所涉及的半导体集成电路装置的构成的俯视图，其简化示出将切断电源的电路块中的布局图案(之后的俯视图也一样)。在图1所示的半导体集成电路装置中，在基板上布置有多个标准单元1。标准单元列2具有沿X方向(附图横向，相当于第一方向)并排布置的多个标准单元1，标准单元列2沿Y方向(附图纵向，是与第一方向垂直的方向即第二方向)布置有多行。标准单元1是具有例如反相器、逻辑电路等功能的基本电路元件，通过将标准单元1组合起来布置和布线，就能够设计和制造出可实现规定功能的半导体集成电路装置。标准单元1分别具有供P型MOS(Metal Oxide Semiconductor)晶体管(PMOS)形成的N型区域和供N型MOS晶体管(NMOS)形成的P型区域。在本公开中，在标准单元1中，N型区域和P型区域沿Y方向并排布置，并且，在标准单元列2中，N型区域和P型区域的排列方式是每一行都发生反转，即紧挨的上下行的排列方式是反转的。需要说明的是，省略关于标准单元1的内部结构的图示。
在两个标准单元列2之间，交替布置有向标准单元1供给电源电位的标准单元电源布线3(在右边标记为VVDD)和向标准单元1供给接地电位的接地电源布线4(在右边标记为VSS)。标准单元电源布线3和接地电源布线4都以沿X方向延伸的方式布置。标准单元电源布线3向其Y方向两侧的标准单元列2供给电源电位。接地电源布线4向其Y方向两侧的标准单元列2供给接地电位。并且，开关单元20(阴影部分)设在各标准单元电源布线3处。开关单元20用于控制是否切断对标准单元1的电源供给，其构成为根据控制信号，能够在将标准单元电源布线3与后述的带状电源布线11在进行电连接和不进行电连接之间进行切换。控制信号是例如由控制电源切断的控制块送来的。
图2是示出开关单元20的构成例的示意图。需要说明的是，在图2中，用电路符号图示出了构成，但实际上，形成有由扩散区、栅极布线、金属布线等构成的布局(layout)。图2所示的开关单元20是双倍高度单元，且具有与带状电源布线11相连的输入端子21、接收控制信号的控制端子22、PMOS23和接收施加到控制端子22上的控制信号的缓冲器24。PMOS23的源极与输入端子21相连，漏极与标准单元电源布线3相连，栅极接收缓冲器24的输出。当控制信号为高电平时，PMOS23不导通，输入端子21与标准单元电源布线3之间被电隔离。而当控制信号为低电平时，PMOS23导通，输入端子21与标准单元电源布线3之间被电连接。需要说明的是，虽然在图2中省略了图示，但是经由输入端子21向缓冲器24供给电源的。
返回图1，在标准单元列2、标准单元电源布线3的上层设有带状电源布线11，带状电源布线11以沿Y方向延伸的方式布置。带状电源布线11与布置在其下方的开关单元20的输入端子21相连。在标准单元列2、标准单元电源布线3的上层设有副带状电源布线12，副带状电源布线12以沿Y方向延伸的方式布置。副带状电源布线12经由导通孔(via)结构13与通过其下方的标准单元电源布线3相连。在图1的构成中，带状电源布线11具有俯视时与开关单元20重合的部分。副带状电源布线12也具有俯视时与开关单元20重合的部分。需要说明的是，在本申请的说明书中，“带状电源布线”的意思是沿与标准单元列2的方向正交的方向延伸的电源布线。虽然在图1中省略了图示，但用于供给接地电位的带状电源布线也是以沿附图纵向延伸的方式布置在标准单元列2、标准单元电源布线3的上层。
需要说明的是，在图1中，将从电源供给源到开关单元20为止的电源布线即带状电源布线11标记为“VDD”，将经过了开关单元20之后的电源布线即副带状电源布线12和标准单元电源布线3标记为“VVDD”。在之后的图中也一样，不过，PMOS23导通时向开关单元20供给的电源电位在标记为“VDD”的电源布线和标记为“VVDD”的电源布线中是相同的。
图3是图1的III-III线剖视图，图4是图1的IV-IV线剖视图，二者均示出布置有开关单元20的部位处的剖面结构。图1的半导体集成电路装置在基板上具有五层以上的布线层。如图3和图4所示，以从基板侧依次叠层的方式形成有第一到第五布线层(M1～M5)。带状电源布线11形成在第五布线层(M5)上，副带状电源布线12形成在第三布线层(M3)上。即，此处，副带状电源布线12设在设置有带状电源布线11的层的下层中。标准单元电源布线3形成在第一布线层(M1)中。虽未图示，但接地电源布线4形成在第一布线层中，标准单元1的信号布线主要形成在第一布线层中。需要说明的是，在图1中，第一、第二和第四布线层的优先布线方向是X方向，第三和第五布线层的优先布线方向是Y方向。
此处，对图1的构成中开关单元20的布置位置进行说明。开关单元20设在俯视时带状电源布线11与标准单元电源布线3相交的位置且该带状电源布线11与该标准单元电源布线3之间。不过，在俯视时带状电源布线11与标准单元电源布线3的相交的位置中，也有没有布置开关单元20的位置。
在图1的构成中，就各带状电源布线11而言，相对于每四条标准单元电源布线3布置有一个开关单元20。换言之，就各带状电源布线11而言，在Y方向上相邻的两个开关单元20之间，存在三条标准单元电源布线3。开关单元20的在Y方向上的布置位置在相邻的带状电源布线11处互不相同。开关单元20的在Y方向上的布置位置为，每隔四条带状电源布线11相同。
例如，注意附图下侧的四条标准单元电源布线3(标记为(1)～(4))和附图左侧的四条带状电源布线11(标记为(1)～(4))。就带状电源布线11(1)而言，仅在带状电源布线11(1)与标准单元电源布线3(1)之间布置有开关单元20，在带状电源布线11(1)与其他标准单元电源布线3(2)～(4)之间没有布置开关单元20。同样，就带状电源布线11(2)而言，仅在带状电源布线11(2)与标准单元电源布线3(3)之间布置有开关单元20，就带状电源布线11(3)而言，仅在带状电源布线11(3)与标准单元电源布线3(2)之间布置有开关单元20，就带状电源布线11(4)而言，仅在带状电源布线11(4)与标准单元电源布线3(4)之间布置有开关单元20。即，就四条带状电源布线11(1)～(4)而言，在四条带状电源布线11(1)～(4)与标准单元电源布线3(1)、(3)、(2)、(4)之间依次布置有开关单元20。在X方向和Y方向上以上述方式反复布置有开关单元20。
此处，注意标准单元1A(阴影部分)。在图1中，将向标准单元1A供给电源的电源供给路径中的一部分用带箭头的虚线标记出来。虽然标准单元1A与标准单元电源布线3(2)相连，但标准单元1A离设在标准单元电源布线3(2)处的开关单元201、202较远。因此，电源电压可能下降。另一方面，在与标准单元电源布线3(2)相邻的标准单元电源布线3(1)处且与标准单元1A较近的位置，布置有开关单元203。因此，因为从开关单元203经由副带状电源布线12向标准单元1A供给电源，所以能抑制电源电压的电压降。即，作为第一开关单元的开关单元201和作为第二开关单元的开关单元202分别设在标准单元电源布线3(2)处，且在X方向上相邻。作为第三开关单元的开关单元203设于在Y方向上与标准单元电源布线3(2)相邻的标准单元电源布线3(1)处。开关单元203设在如下所述的带状电源布线11处，该带状电源布线11位于设有开关单元201的带状电源布线11与设有开关单元202的带状电源布线11之间的中间位置上。
像这样，在图1的构成中，即使标准单元1离设在与它相连的标准单元电源布线3处的开关单元20较远，设在相邻的标准单元电源布线3处的开关单元20也会布置在它附近。例如，标准单元1位于在X方向上相邻的两个开关单元20之间的中间位置上，与该标准单元1在Y方向上相邻的位置处，布置有开关单元20。因此，因为经由副带状电源布线12从上述开关单元20供给电源，所以能抑制电源电压的电压降。因此，根据本实施方式，既能够将开关单元20的数量抑制得较少，又能够抑制各标准单元1中的电源电压的电压降。
需要说明的是，在图1的构成中，副带状电源布线12分别在带状电源布线11旁边并排布置，但不限于此。例如，也可以与带状电源布线11拉开间距布置副带状电源布线12，且保证俯视时开关单元20与副带状电源布线12不重合。此外，还可以不让副带状电源布线12在一部分带状电源布线11的旁边并排布置。
此外，在图1的构成中，开关单元20布置在带状电源布线11的下方，带状电源布线11具有俯视时与开关单元20重合的部分，但不限于此。不过，当把开关单元20布置在带状电源布线11的下方时，因为开关单元20的输入端子21与带状电源布线11之间的布线和导通孔等路径上的电阻值较小，所以能抑制电源电压的电压降。此外，在图1的构成中，副带状电源布线12具有俯视时与开关单元20重合的部分，但不限于此。
此外，在图1的构成中，副带状电源布线12与通过其下方的所有标准单元电源布线3电连接，但不限于此。例如，还可以是副带状电源布线12仅与通过其下方的标准单元电源布线3中的一部分电连接。
(变形例1)
在图1的构成中，就四条带状电源布线11(1)～(4)而言，在四条带状电源布线11(1)～(4)与标准单元电源布线3(1)、(3)、(2)、(4)之间依次布置有开关单元20。不过，开关单元20的布置图案(pattern)不限于图1所示的图案。
图5是示出本实施方式的变形例1所涉及的半导体集成电路装置的构成的俯视图。标准单元1的布置情况、标准单元电源布线3、接地电源布线4、带状电源布线11和副带状电源布线12的布置情况与图1相同，此处不进行详细说明。
与图1的构成同样，在图5的构成中，就各带状电源布线11而言，相对于每四条标准单元电源布线3布置有一个开关单元20。开关单元20的在Y方向上的布置位置在相邻的带状电源布线11处互不相同。开关单元20的在Y方向上的布置位置为，每隔四条带状电源布线11相同。
不过，在图5的构成中，开关单元20的布置图案与图1的构成不同。即，就带状电源布线11(1)而言，仅在带状电源布线11(1)与标准单元电源布线3(1)之间布置有开关单元20，在带状电源布线11(1)与其他标准单元电源布线3(2)～(4)之间没有布置开关单元20。同样，就带状电源布线11(2)而言，仅在带状电源布线11(2)与标准单元电源布线3(2)之间布置有开关单元20，就带状电源布线11(3)而言，仅在带状电源布线11(3)与标准单元电源布线3(3)之间布置有开关单元20，就带状电源布线11(4)而言，仅在带状电源布线11(4)与标准单元电源布线3(4)之间布置有开关单元20。即，就四条带状电源布线11(1)～(4)而言，在四条带状电源布线11(1)～(4)与标准单元电源布线3(1)、(2)、(3)、(4)之间依次布置有开关单元20。在X方向和Y方向上以上述方式反复布置有开关单元20。
在图5的构成中也是：即使标准单元1离设在与它相连的标准单元电源布线3处的开关单元20较远，设在相邻的标准单元电源布线3处的开关单元20也会布置在它附近。因此，因为经由副带状电源布线12从上述开关单元20供给电源，所以能抑制电源电压的电压降。因此，既能够将开关单元20的数量抑制得较少，又能够抑制各标准单元1中的电源电压的电压降。
(变形例2)
图6是示出本实施方式的变形例2所涉及的半导体集成电路装置的构成的俯视图。在图6中，为了简化图示，省略了关于标准单元1的布置情况的图示。并且，标准单元电源布线3、接地电源布线4、带状电源布线11和副带状电源布线12的布置情况基本与图1相同，此处不进行详细说明。
在图6的构成中，开关单元25的在Y方向上的尺寸即单元高度是图1的开关单元20的两倍，等于四列标准单元列2的高度。并且，各开关单元25设在带状电源布线11与两条标准单元电源布线3之间。即，将两条标准单元电源布线3看作一个“布线组”时，各开关单元25设在带状电源布线11与布线组之间。
在图6的构成中，就各带状电源布线11而言，相对于每四个布线组布置有一个开关单元25。开关单元25的在Y方向上的布置位置在相邻的带状电源布线11处互不相同。并且，开关单元25的在Y方向上的布置位置为，每隔四条带状电源布线11相同。
例如，注意附图左侧的四条带状电源布线11(标记为(1)～(4))与附图下侧的四个布线组(1)～(4)。就带状电源布线11(1)而言，仅在带状电源布线11(1)与布线组(1)之间布置有开关单元25，在带状电源布线11(1)与其他布线组(2)、(3)、(4)之间没有布置开关单元25。同样，就带状电源布线11(2)而言，仅在带状电源布线11(2)与布线组(3)之间布置有开关单元25，就带状电源布线11(3)而言，仅在带状电源布线11(3)与布线组(2)之间布置有开关单元25，就带状电源布线11(4)而言，仅在带状电源布线11(4)与布线组(4)之间布置有开关单元25。即，就四条带状电源布线11(1)～(4)而言，在四条带状电源布线11(1)、(2)、(3)、(4)与布线组(1)、(3)、(2)、(4)之间依次布置有开关单元25。在X方向和Y方向上以上述方式反复布置有开关单元25。
即，在图6的构成中，按照与图1的开关单元20相同的布置图案布置有开关单元25。因此，既能够将开关单元25的数量抑制得较少，又能够抑制各标准单元1中的电源电压的电压降。
需要说明的是，开关单元25的布置图案不限于图1所示的图案。例如还可以与图5的构成相同，就四条带状电源布线11(1)～(4)而言，在四条带状电源布线11(1)、(2)、(3)、(4)与布线组(1)、(2)、(3)、(4)之间依次布置开关单元25。
(变形例3)
图7是示出本实施方式的变形例3所涉及的半导体集成电路装置的构成的俯视图。在图7中，为了简化图示，省略了关于标准单元1的布置情况的图示。并且，标准单元电源布线3、接地电源布线4、带状电源布线11和副带状电源布线12的布置情况基本与图1相同，此处不进行详细说明。
在图7的构成中，开关单元26的在Y方向上的尺寸即单元高度是图1的开关单元20的三倍，等于六列标准单元列2的高度。并且，各开关单元26设在带状电源布线11与三条标准单元电源布线3之间。即，将三条标准单元电源布线3看作一个“布线组”时，各开关单元26设在带状电源布线11与布线组之间。
与图6的构成相同，在图7的构成中，就各带状电源布线11而言，相对于每四个布线组布置有一个开关单元26。开关单元26的在Y方向上的布置位置在相邻的带状电源布线11处互不相同。并且，开关单元26的在Y方向上的布置位置为，每隔四条带状电源布线11相同。
例如，注意附图左侧的四条带状电源布线11(标记为(1)～(4))与附图下侧的四个布线组(J)～(4)。就带状电源布线11(1)而言，仅在带状电源布线11(1)与布线组(1)之间布置有开关单元26，在带状电源布线11(1)与其他布线组(2)～(4)之间没有布置开关单元26。同样，就带状电源布线11(2)而言，仅在带状电源布线11(2)与布线组(3)之间布置有开关单元26，就带状电源布线11(3)而言，仅在带状电源布线11(3)与布线组(2)之间布置有开关单元26，就带状电源布线11(4)而言，仅在带状电源布线11(4)与布线组(4)之间布置有开关单元26。即，就四条带状电源布线11(1)～(4)而言，在四条带状电源布线11(1)、(2)、(3)、(4)与布线组(1)、(3)、(2)、(4)之间依次布置有开关单元26。在X方向和Y方向上以上述方式反复布置有开关单元26。
即，在图7的构成中，按照与图1的构成相同的布置图案布置有开关单元26。因此，既能够将开关单元26的数量抑制得较少，又能够抑制各标准单元1中的电源电压的电压降。
需要说明的是，开关单元26的布置图案不限于图7所示的图案。例如还可以与图5的构成相同，就四条带状电源布线11(1)～(4)而言，在四条带状电源布线11(1)、(2)、(3)、(4)与布线组(1)、(2)、(3)、(4)之间依次布置开关单元26。
此处，在变形例2中，将两条标准单元电源布线3看作一个“布线组”，在变形例3中，将三条标准单元电源布线3看作一个“布线组”，但属于布线组的标准单元电源布线3的条数不限于两条或三条。例如还可以是，将四条标准单元电源布线3看作一个“布线组”，将单元高度等于八列标准单元列2的单元高度的开关单元以与本实施方式相同的方式进行布置。此外，在图1和图5的构成中，相当于将一条标准单元电源布线3看作一个“布线组”。即，将N条(N是1以上的整数)标准单元电源布线3看作一个布线组，来布置开关单元即可。
(第二实施方式)
图8是示出第二实施方式所涉及的半导体集成电路装置的构成的俯视图。标准单元1的布置情况、标准单元电源布线3、接地电源布线4、带状电源布线11和副带状电源布线12的布置情况与图1相同，此处不进行详细说明。
与图1相比，在图8中，在带状电源布线11和副带状电源布线12的上层，布置有沿X方向延伸的上层电源布线14。上层电源布线14通过导通孔16与位于其下层的副带状电源布线12相连。像这样，通过设置将副带状电源布线12彼此连接起来的上层电源布线14，就能够强化电源供给，因此能够进一步抑制电源电压的电压降。
需要说明的是，在图8的构成中，上层电源布线14与通过其下方的所有副带状电源布线12电连接，但不限于此。例如还可以是，上层电源布线14仅与通过其下方的副带状电源布线12中的一部分电连接。
(第三实施方式)
图9是示出第三实施方式所涉及的半导体集成电路装置的构成的俯视图。标准单元1的布置情况、标准单元电源布线3、接地电源布线4和带状电源布线11的布置情况与图1相同，此处不进行详细说明。
与图1相比，在图9中，副带状电源布线的条数增多。例如，在区域A1、A2，在两条带状电源布线11之间，布置有两条副带状电源布线12。在区域A3，在两条带状电源布线11之间，不仅布置有副带状电源布线12，还布置有副带状电源布线15，副带状电源布线15形成在与副带状电源布线12不同的布线层(此处设为第五布线层(M5))中。需要说明的是，在两条带状电源布线11之间，也可以布置三条以上的副带状电源布线12、15。
像这样，通过增加副带状电源布线12、15的条数，就能够在不增加开关单元20的数量的情况下强化电源供给，因此能够抑制半导体集成电路装置的面积增加。
(第四实施方式)
图10是示出第四实施方式所涉及的半导体集成电路装置的构成的俯视图。标准单元1的布置情况、标准单元电源布线3、接地电源布线4、带状电源布线11和副带状电源布线12的布置情况与图1基本相同，此处不进行详细说明。
在图10的构成中，布置有具有标准驱动能力的开关单元20a和具有高驱动能力的开关单元20b。开关单元20a的晶体管尺寸与开关单元20b的晶体管尺寸互不相等。此处，用虚线圈出的区域X是欲强化电源供给的区域。但是，因为在区域X高密度地布置有标准单元1，所以不能进一步增设开关单元20a。于是，在区域X的周围，布置驱动能力比开关单元20a高的开关单元20b。这样一来，就能够从驱动能力高的开关单元20b经由副带状电源布线12向区域X供给电源。
(开关单元的布置图案和布置方法)
图11是抽象地示出图1的构成中开关单元20的布置图案的图。在图11中，沿X轴方向延伸的各行与标准单元电源布线3对应，沿Y轴方向延伸的各列与带状电源布线11对应。各网格分别对应于俯视时标准单元电源布线3与带状电源布线11相交的位置，换言之，对应于可能会布置有开关单元20的位置。灰色网格表示布置有开关单元20的位置，白色网格表示没有布置开关单元20的位置。需要说明的是，如果像图6和图7的构成那样，单元高度比开关单元20高的开关单元25、26布置在多个标准单元电源布线3处，则图11的沿X轴方向延伸的各行就与由多个标准单元电源布线3组成的“布线组”对应。
在图11中，标记在白色网格内的数字表示该网格和与它最近的灰色网格之间的距离。具体而言，标记的数字是将该网格与灰色网格之间的X坐标之差与Y坐标之差加起来而得到的和的最小值。在图11中，白色网格内全部标记有“1”。即，在各个没有布置开关单元的位置的上下左右中任一位置处布置有开关单元。
图12是抽象地示出作为对比例的开关单元的布置图案的图。在图12中，开关单元布置为所谓的交错状。由图12可知，在该交错状的布置图案中，白色网格内也全部标记为“1”，在各个没有布置开关单元的位置的上下左右中任一位置处布置有开关单元。因此，能得到抑制电源电压的电压降的效果。不过，与图11相比可知，所需要的开关单元的数量是上述实施方式的两倍，显著增多。即，在本实施方式中，既能够将开关单元的数量抑制得较少，又能够抑制各标准单元1中的电源电压的电压降。
需要说明的是，在上述实施方式中，将四条带状电源布线11、和四条标准单元电源布线3或四个布线组看作一个单位，来设定开关单元20、25、26的布置图案。不过，本公开不限于此。即，将M(M为3以上的整数)条带状电源布线11、和M条标准单元电源布线3或M个布线组看作一个单位，来设定开关单元20、25、26的布置图案即可。
此时，开关单元的布置图案例如按照下述内容设定即可。参照图13，以M＝8的情况为例进行说明。首先，制作由M个×M个格子构成的网格。在网格中，沿X轴方向延伸的各行与标准单元电源布线3或由多个标准单元电源布线3组成的布线组对应，沿Y轴方向延伸的各列与带状电源布线11对应。首先，以左上方的坐标(1，1)为出发点，布置开关单元。然后，下移一格后向右移动mx(图13中为mx＝3)格，在此坐标处布置开关单元。反复进行该动作。其结果是，能够得到如图13所示的那种布置图案。
图14和图15是通过上述方法得到的开关单元的布置图案。在图14(a)中，M＝3，在图14(b)中，M＝5，在图14(c)中，M＝6，在图14(d)中，M＝7。在图15(a)中，M＝8，在图15(b)中，M＝12，在图15(c)中，M＝16。表示方法与图11相同，灰色网格与布置有开关单元的位置对应，标记在白色网格内的数字表示该网格和与它最近的灰色网格(即最近的开关单元)之间的距离。
M的值与移动量mx的值之间的关系如下所述。
M＝3：mx＝2
M＝4：mx＝依次为2、3、2
M＝5：mx＝2
M＝6：mx＝依次为2、3、4、4、3、2
M＝7：mx＝3
M＝8：mx＝3
M＝12：mx＝5
M＝16：mx＝5
此处，设标记在白色网格内的数字的最大值为Dmax，则有下述结果。
M＝3：Dmax＝1
M＝4：Dmax＝1
M＝5：Dmax＝1
M＝6：Dmax＝2
M＝7：Dmax＝2
M＝8：Dmax＝2
M＝12：Dmax＝3
M＝16：Dmax＝4
在该例中，M＝4、5、8、12、16时，下述关系成立。
Dmax≤M/4
通过将图14和图15所示的开关单元的布置图案应用于半导体集成电路装置，就能够利用较少数量的开关单元更有效地抑制电源电压的电压降。
(其他实施方式)
在上述说明中，将带状电源布线11设在第五布线层中，副带状电源布线12、15设在第三布线层、第五布线层中，但带状电源布线和副带状电源布线所形成的布线层不限于此。不过，优选将副带状电源布线形成在尽可能离标准单元电源布线较近的布线层中。这样一来，副带状电源布线与标准单元电源布线之间的布线和导通孔等路径中的电阻值就减小，能够抑制电源电位下降。此外，在上述说明中，将标准单元电源布线3设在第一布线层中，但不限于此，例如还可以设在多个布线层中。
此外，图2所示的开关单元20的构成仅为一例，开关单元20只要构成为根据控制信号，能够在将标准单元电源布线3与带状电源布线11进行电连接和不进行电连接之间进行切换即可。例如在图2中，也可以使用反相器代替缓冲器24。此时，控制信号的逻辑与连接/切断之间的关系与上述说明相反。或者，也可以设置两组图2所示的电路构成。此外，在图2的构成例中，开关单元20为双倍高度单元，但还可以是单倍高度单元。
此外，在上述说明中，在供给电源电位的标准单元电源布线3处设置了开关单元20，但还用以下做法代替上述做法：在供给接地电位的接地电源布线4处设置开关单元，并采用与上述的说明相同的构成。此时，将副带状电源布线设为与接地电源布线4相连即可。
-产业实用性-
在本公开中，在采用了电源切断技术的半导体集成电路装置中，能够在不增加开关单元的情况下，强化电源供给，因此例如对LSI的功耗削减和面积削减很有效。
-符号说明-
1 标准单元
2 标准单元列
3 标准单元电源布线(电源布线)
11 带状电源布线
12、15 副带状电源布线
14 上层电源布线
20、20a、20b 开关单元
25、26 开关单元
201 第一开关单元
202 第二开关单元
203 第三开关单元

Claims (12)

1.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有：
多个标准单元列，多个所述标准单元列沿第二方向并排布置且分别包括沿第一方向并排布置的多个标准单元，所述第二方向与所述第一方向垂直；
多条电源布线，多条所述电源布线分别以沿所述第一方向延伸的方式布置，且向多个所述标准单元供给电源；
多条带状电源布线，多条所述带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置；
多条副带状电源布线，多条所述副带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置，且分别与多条所述电源布线相连；以及
多个开关单元，多个所述开关单元设在多条所述带状电源布线中任一者与由多条所述电源布线中的N条组成的布线组之间，且构成为根据控制信号，能够在将该带状电源布线与属于该布线组的所述电源布线进行电连接和不进行电连接之间进行切换，N是1以上的整数，
多个所述开关单元相对于多条所述带状电源布线分别布置为，相对于每M个所述布线组布置有一个所述开关单元，M是3以上的整数，
多个所述开关单元的在所述第二方向上的布置位置为，在相邻的所述带状电源布线处互不相同且在沿所述第一方向观察时每隔M条所述带状电源布线相同。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有上层电源布线，所述上层电源布线在多条所述副带状电源布线的上层以沿所述第一方向延伸的方式布置，且分别与多条所述副带状电源布线相连。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述副带状电源布线设在设置有所述带状电源布线的层的下层中。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述带状电源布线具有俯视时与所述开关单元重合的部分。
5.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述副带状电源布线具有俯视时与所述开关单元重合的部分。
6.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述带状电源布线包括两条下述带状电源布线，在两条所述带状电源布线之间布置有两条以上所述副带状电源布线。
7.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述副带状电源布线包括两条下述副带状电源布线，两条所述副带状电源布线所布置的层互不相同。
8.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述开关单元包括晶体管尺寸互不相等的两个开关单元。
9.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有：
多个标准单元列，多个所述标准单元列沿第二方向并排布置且分别包括沿第一方向并排布置的多个标准单元，所述第二方向与所述第一方向垂直；
多条电源布线，多条所述电源布线分别以沿所述第一方向延伸的方式布置，且向多个所述标准单元供给电源；
多条带状电源布线，多条所述带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置；
多条副带状电源布线，多条所述副带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置，且分别与多条所述电源布线相连；以及
多个开关单元，多个所述开关单元设在多条所述带状电源布线中任一者与由多条所述电源布线中的N条组成的布线组之间，且构成为根据控制信号，能够在将该带状电源布线与属于该布线组的所述电源布线进行电连接和不进行电连接之间进行切换，N是1以上的整数，
多个所述开关单元相对于多条所述带状电源布线分别布置为，相对于每M个所述布线组布置有一个所述开关单元，M是3以上的整数，
多个所述开关单元的在所述第二方向上的布置位置为，在相邻的所述带状电源布线处互不相同且在沿所述第一方向观察时每隔M条所述带状电源布线相同，
多个所述开关单元包括第一开关单元、第二开关单元和第三开关单元，所述第一开关单元和所述第二开关单元分别设在所述布线组中的一个布线组即第一布线组处且在所述第一方向上相邻，所述第三开关单元设于在所述第二方向上与所述第一布线组相邻的所述布线组处，
所述第三开关单元设在如下所述的带状电源布线处，该带状电源布线位于设有所述第一开关单元的所述带状电源布线与设有所述第二开关单元的所述带状电源布线之间的中间位置上。
10.根据权利要求9所述的半导体集成电路装置，其特征在于，
M为4。
11.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有：
多个标准单元列，多个所述标准单元列沿第二方向并排布置且分别包括沿第一方向并排布置的多个标准单元，所述第二方向与所述第一方向垂直：
多条电源布线，多条所述电源布线分别以沿所述第一方向延伸的方式布置，且向多个所述标准单元供给电源；
多条带状电源布线，多条所述带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置；
多条副带状电源布线，多条所述副带状电源布线在多条所述电源布线的上层中以沿所述第二方向延伸的方式布置，且分别与多条所述电源布线相连；以及
多个开关单元，多个所述开关单元设在多条所述带状电源布线中任一者与由多条所述电源布线中的N条组成的布线组之间，且构成为根据控制信号，能够在将该带状电源布线与属于该布线组的所述电源布线进行电连接和不进行电连接之间进行切换，N是1以上的整数，
多个所述开关单元相对于多条所述带状电源布线分别布置为，相对于每M个所述布线组布置有一个所述开关单元，M是3以上的整数，
多个所述开关单元的在所述第二方向上的布置位置为，在相邻的所述带状电源布线处互不相同且在沿所述第一方向观察时每隔M条所述带状电源布线相同，
如果以沿X轴方向延伸的各行与所述布线组对应且沿Y轴方向延伸的各列与所述带状电源布线对应的网格表示多个所述开关单元的布置情况，
并且将没有布置所述开关单元的第一网格与布置有所述开关单元且离该第一网格最近的第二网格之间的X坐标之差设为X且将Y坐标之差设为Y时，
则满足以下关系：
X+Y≤M/4。
12.根据权利要求11所述的半导体集成电路装置，其特征在于，
M为4、8、12、16中任一者。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020155597A (ja) * 2019-03-20 2020-09-24 株式会社東芝 半導体装置
CN110752203B (zh) * 2019-10-30 2021-03-23 珠海格力电器股份有限公司 一种低功耗芯片及其制备方法
CN113935273A (zh) * 2021-09-17 2022-01-14 东科半导体(安徽)股份有限公司 一种低功耗模块的控制信号连接方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011545B2 (en) 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
CN110531136B (zh) * 2018-05-23 2021-11-12 中芯国际集成电路制造(上海)有限公司 标准单元漏电流的测试电路及测试方法
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads
CN113688594A (zh) * 2020-05-18 2021-11-23 元太科技工业股份有限公司 电子装置
WO2022113282A1 (ja) * 2020-11-27 2022-06-02 株式会社ソシオネクスト 半導体集積回路装置の設計方法、半導体集積回路装置及びプログラム
JP2022110807A (ja) 2021-01-19 2022-07-29 株式会社ソシオネクスト 半導体装置
CN115472195A (zh) * 2021-07-27 2022-12-13 台湾积体电路制造股份有限公司 半导体器件及其操作方法
WO2024071040A1 (ja) * 2022-09-27 2024-04-04 ヌヴォトンテクノロジージャパン株式会社 半導体集積回路装置

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224195A (ja) * 2002-01-30 2003-08-08 Ricoh Co Ltd スタンダードセルまたはマクロセルを含む半導体集積回路、およびその配置配線方法
JP2005251862A (ja) * 2004-03-02 2005-09-15 Sony Corp 半導体集積回路およびそのレイアウト設計方法
US20060184808A1 (en) * 2005-02-14 2006-08-17 Chua-Eoan Lew G Distributed supply current switch circuits for enabling individual power domains
JP2007095787A (ja) * 2005-09-27 2007-04-12 Nec Electronics Corp 半導体集積回路
JP2008277788A (ja) * 2007-04-05 2008-11-13 Nec Electronics Corp 半導体装置
US20090066160A1 (en) * 2007-09-07 2009-03-12 Nec Corporation Apparatus, circuit and method of wiring for supplying power
JP2009076501A (ja) * 2007-09-18 2009-04-09 Sony Corp 半導体集積回路
JP2009152453A (ja) * 2007-12-21 2009-07-09 Fujitsu Microelectronics Ltd 電子回路装置及び電子回路装置の制御方法
JP2010153535A (ja) * 2008-12-25 2010-07-08 Renesas Electronics Corp 半導体装置及びそのスイッチトランジスタの制御方法
CN101908877A (zh) * 2004-05-27 2010-12-08 高通股份有限公司 用于电源管理的头部开关及脚部开关电路
JP2011159810A (ja) * 2010-02-01 2011-08-18 Renesas Electronics Corp 半導体集積回路及びその制御方法
JP2011243794A (ja) * 2010-05-19 2011-12-01 Renesas Electronics Corp 半導体装置、電源スイッチの制御方法及びその設計方法
JP2012190998A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 電源制御装置
US20130221538A1 (en) * 2012-02-23 2013-08-29 Renesas Electronics Corporation Semiconductor device
JP2016035995A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体集積回路装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4636077B2 (ja) * 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
US8368226B2 (en) * 2009-12-23 2013-02-05 Oracle International Corporation Die power structure
JP5364023B2 (ja) * 2010-03-29 2013-12-11 パナソニック株式会社 半導体装置
US10394299B2 (en) * 2016-05-23 2019-08-27 Qualcomm Incorporated Systems and methods to separate power domains in a processing device

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224195A (ja) * 2002-01-30 2003-08-08 Ricoh Co Ltd スタンダードセルまたはマクロセルを含む半導体集積回路、およびその配置配線方法
JP2005251862A (ja) * 2004-03-02 2005-09-15 Sony Corp 半導体集積回路およびそのレイアウト設計方法
CN101908877A (zh) * 2004-05-27 2010-12-08 高通股份有限公司 用于电源管理的头部开关及脚部开关电路
US20060184808A1 (en) * 2005-02-14 2006-08-17 Chua-Eoan Lew G Distributed supply current switch circuits for enabling individual power domains
JP2007095787A (ja) * 2005-09-27 2007-04-12 Nec Electronics Corp 半導体集積回路
JP2008277788A (ja) * 2007-04-05 2008-11-13 Nec Electronics Corp 半導体装置
US20090066160A1 (en) * 2007-09-07 2009-03-12 Nec Corporation Apparatus, circuit and method of wiring for supplying power
JP2009076501A (ja) * 2007-09-18 2009-04-09 Sony Corp 半導体集積回路
JP2009152453A (ja) * 2007-12-21 2009-07-09 Fujitsu Microelectronics Ltd 電子回路装置及び電子回路装置の制御方法
JP2010153535A (ja) * 2008-12-25 2010-07-08 Renesas Electronics Corp 半導体装置及びそのスイッチトランジスタの制御方法
JP2011159810A (ja) * 2010-02-01 2011-08-18 Renesas Electronics Corp 半導体集積回路及びその制御方法
JP2011243794A (ja) * 2010-05-19 2011-12-01 Renesas Electronics Corp 半導体装置、電源スイッチの制御方法及びその設計方法
JP2012190998A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 電源制御装置
US20130221538A1 (en) * 2012-02-23 2013-08-29 Renesas Electronics Corporation Semiconductor device
JP2016035995A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体集積回路装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020155597A (ja) * 2019-03-20 2020-09-24 株式会社東芝 半導体装置
JP7080845B2 (ja) 2019-03-20 2022-06-06 株式会社東芝 半導体装置
CN110752203B (zh) * 2019-10-30 2021-03-23 珠海格力电器股份有限公司 一种低功耗芯片及其制备方法
CN113935273A (zh) * 2021-09-17 2022-01-14 东科半导体(安徽)股份有限公司 一种低功耗模块的控制信号连接方法

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