JP2020155597A

JP2020155597A - 半導体装置

Info

Publication number: JP2020155597A
Application number: JP2019052925A
Authority: JP
Inventors: 白井　利明; Toshiaki Shirai; 利明白井
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-03-20
Filing date: 2019-03-20
Publication date: 2020-09-24
Anticipated expiration: 2039-03-20
Also published as: US10892220B2; US20200303298A1; JP7080845B2

Abstract

【課題】配線層下に電源スイッチを設ける位置においても、中間配線層で信号配線が通過する配置を可能とすること。【解決手段】最下配線層下の、機能ブロック領域を電源遮断する電源スイッチPSと、電源スイッチPSとのアクセスポイントを有する電源配線1C1，1C2、グラウンド配線1S1，1S2、仮想電源配線1V1を形成した第１配線層(M1)と、中間配線層を構成する第２配線層(M2〜M5)と、第１配線層(M1)の電源配線、グラウンド配線、仮想電源配線の配列方向(Ｘ)と垂直となる配列方向(Ｙ)で電源配線7C1〜7C3、グラウンド配線7S1，7S2、仮想電源配線7V1〜7V3を形成した第３配線層(M6，M7)と、第１配線層(M1)の電源配線、グラウンド配線、仮想電源配線の配列方向に沿って並設された、第３配線層から前記第１配線層までを貫通する電源ビア11C，12C、グラウンドビア11S，12S、仮想電源ビア11Vとを備える。【選択図】図１

Description

本実施形態は、半導体装置に関する。

信号配線の配線性を向上させることを課題とした半導体集積回路に関する技術が提案されている。

特開２０１４−１７５４９３号公報

複数の配線層が積層された半導体集積回路において、コア領域を機能ブロック領域に分割し、分割した機能ブロック領域毎に最下配線層下に敷設した電源スイッチによって電源の遮断制御を行なっている。

この種の半導体集積回路では、上層側の電源配線層と電源スイッチとを接続するために電源スタックトビア部が敷詰めて配置される。そのため、各種の回路を形成する中間配線層では、それら電源スタックトビア部を避けて直線状に信号配線を通過させることができず、回路を設計する上での自由度を著しく低下させる要因となっていた。

本実施形態は、配線層下に電源スイッチを設ける位置においても、中間配線層で信号配線が通過する配置が可能な半導体装置を提供することを目的とする。

実施形態の半導体装置は、複数の配線層を積層した半導体装置において、最下配線層下に単純単位格子で実装された、分割された機能領域内の電源を遮断する電源スイッチと、前記電源スイッチとのアクセスポイントを有する電源配線、グラウンド配線、仮想電源配線を形成した、前記最下配線層である第１配線層と、前記第１配線層の上層に位置し、中間配線層を構成する第２配線層と、前記第２配線層の上層に位置し、前記第１配線層の電源配線、グラウンド配線、仮想電源配線の配列方向と垂直となる配列方向で電源配線、グラウンド配線、仮想電源配線を形成した第３配線層と、前記第１配線層の電源配線、グラウンド配線、仮想電源配線の配列方向に沿って並設された、前記第３配線層から前記第１配線層までを貫通するスタックトビアである電源ビア、グラウンドビア、仮想電源ビアと、を備える。

図１は、実施形態に係る半導体集積回路の電源配線系の概要構成を示す平面図である。図２は、実施形態に係る図１の配線層Ｍ６，Ｍ７の構成を削除して示す図である。図３は、実施形態に係る半導体集積回路の一機能ブロック領域での電圧降下の分布傾向を従来の構成と比較して示す図である。

以下、実施形態について図面を参照して説明する。
図１は、実施形態に係る半導体集積回路１０の電源配線系の概要構成を示す平面図である。同図は、半導体集積回路１０の最下配線層下のシリコン領域に単純単位格子で実装されるＣＭＯＳトランジスタで構成された電源スイッチＰＳの１つに対応した構成を例示している。電源スイッチＰＳは、半導体集積回路１０を複数の機能ブロックに分割する場合に、各機能ブロックの領域毎に電源の供給と遮断とを制御するべく配設される。電源スイッチＰＳは、例えば機能ブロックの領域の枠に沿って機能ブロックの領域を囲むように複数配列される。

図１では、半導体集積回路１０が、例えば最上配線層をＭ７、最下配線層をＭ１とする７層の配線層を有する場合を例にとって、最上配線層Ｍ７と最下配線層Ｍ１の電源配線の構成を示している。

最下配線層Ｍ１は、グラウンド配線（ＶＳＳ）１Ｓ１、電源配線（ＶＤＤＣ）１Ｃ１、仮想電源配線（ＶＤＤＶ）１Ｖ１、電源配線（ＶＤＤＣ）１Ｃ２、及びグラウンド配線（ＶＳＳ）１Ｓ２が一組となって、これらの配線に、その下層側に実装された電源スイッチＰＳとのアクセスポイントが設けられる。

一方の最上配線層Ｍ７では、最下配線層Ｍ１の配線の配列方向と垂直となる配列方向で、仮想電源配線７Ｖ１、電源配線７Ｃ１、グラウンド配線７Ｓ１、仮想電源配線７Ｖ２、電源配線７Ｃ２、グラウンド配線７Ｓ２、‥‥というように、仮想電源配線、電源配線、及びグラウンド配線が循環的に形成されている。

同図中では、例えば、最下配線層Ｍ１でのグラウンド配線１Ｓ、電源配線１Ｃ、仮想電源配線１Ｖの配列方向をＸ、最上配線層Ｍ７でのグラウンド配線７Ｓ、電源配線７Ｃ、仮想電源配線７Ｖの配列方向を、方向Ｘと垂直となるＹ、図の紙面（Ｘ−Ｙ平面）と直交する７層の積層方向をＺとしている。

さらに最上配線層Ｍ７の仮想電源配線７Ｖ１、７Ｖ２、‥‥に沿って、第６配線層Ｍ６から最下配線層Ｍ１の各配線１Ｓ１、１Ｃ１、１Ｖ１、１Ｃ２、１Ｓ２までを貫通するように、それぞれスタットビアである、グラウンドビア１１Ｓ，１１Ｓ，‥‥、電源ビア１１Ｃ，１１Ｃ，‥‥、及び仮想電源ビア１１Ｖ，１１Ｖ，‥‥が並設される。これらグラウンドビア１１Ｓ，１１Ｓ，‥‥、電源ビア１１Ｃ，１１Ｃ，‥‥、及び仮想電源ビア１１Ｖ，１１Ｖ，‥‥は、いずれもそれらの断面形状が、最下配線層Ｍ１の各配線の延在方向に沿った長辺を有する矩形状となる。

加えて、最上配線層Ｍ７直下の配線層Ｍ６と最上配線層Ｍ７との２層間において、配線層Ｍ６のグラウンドビア１１Ｓ，１１Ｓ，‥‥が最上配線層Ｍ７の仮想電源配線７Ｖ１、仮想電源配線７Ｖ２、‥‥と隣接する（図中では左側の）グラウンド配線７Ｓ１、７Ｓ２、‥‥と接続するような、スタックトビアである、グラウンドビア１２Ｓ，１２Ｓ，‥‥が設けられる。

同様に、最上配線層Ｍ７直下の配線層Ｍ６と最上配線層Ｍ７との２層間において、配線層Ｍ６の電源ビア１１Ｃ，１１Ｃ，‥‥が最上配線層Ｍ７の仮想電源配線７Ｖ１，７Ｖ２，‥‥と隣接する（図中では右側の）電源配線７Ｃ１，７Ｃ２，‥‥と接続するような、スタックトビアである、電源ビア１２Ｃ，１２Ｃ，‥‥が設けられる。

配線層Ｍ６の仮想電源ビア１１Ｖ，１１Ｖ，‥‥は、そのまま最上配線層Ｍ７の仮想電源配線７Ｖ１，７Ｖ２，‥‥まで延在するような仮想電源ビア１２Ｖ，１２Ｖ‥‥が設けられる。

グラウンドビア１２Ｓ，１２Ｓ，‥‥と電源ビア１２Ｃ，１２Ｃ，‥‥はいずれも、配線層Ｍ６においてグラウンドビア１１Ｓ，１１Ｓ，‥‥、電源ビア１１Ｃ，１１Ｃ，‥‥の矩形の断面形状でその長手方向に沿って略半分程度と電気的に接続し、最上配線層Ｍ７において仮想電源配線７Ｖ１，７Ｖ２，‥‥と隣接するグラウンド配線７Ｓ１，７Ｓ２，‥‥、電源配線７Ｃ１，７Ｃ２，‥‥と電気的に接続する。そのため、グラウンドビア１２Ｓ，１２Ｓ，‥‥と電源ビア１２Ｃ，１２Ｃ，‥‥は、最上配線層Ｍ７の各配線の幅の１．５倍程度のＹ方向の長さを有するものとなる。

このように仮想電源ビア１１Ｖ，１１Ｖ，‥‥を優先して仮想電源ビア１２Ｖ，１２Ｖ‥‥により最上配線層Ｍ７まで延在させることにより、電源系の配線全体における電圧降下の影響を最適化できる。

最上配線層Ｍ７とその直下の配線層Ｍ６の２層において、グローバル配線層として電源配線層を構成している。一方で、第２配線層Ｍ２乃至第５配線配線層Ｍ５において中間配線層を構成している。

図２は、図１におけるグローバル配線層Ｍ６，Ｍ７の構成を削除して示す図である。同図に示すように、最下配線層Ｍ１から上側の中間配線層Ｍ２〜Ｍ５において、グラウンドビア１１Ｓ，１１Ｓ，‥‥、電源ビア１１Ｃ，１１Ｃ，‥‥、及び仮想電源ビア１１Ｖ，１１Ｖ，‥‥がいずれも最上配線層Ｍ７の仮想電源配線７Ｖ１，７Ｖ２，‥‥に沿って並設されている。そのため、最上配線層Ｍ７の電源配線７Ｃ１，７Ｃ２，‥‥及びグラウンド配線７Ｓ１，７Ｓ２，‥‥に該当する、図中のII，II，‥‥で示す範囲では信号配線等を自由に配置して通過させることが可能となる。

図３は、実施形態に係る半導体集積回路の一機能ブロック領域での電圧降下の分布傾向を従来の構成と比較して示す図である。
図３（Ａ）は、図１で示したような構成を有さない、従来の構造での機能ブロック領域２０を参照のために例示している。機能ブロック領域２０全体での外枠に沿って複数の電源スイッチＰＳを配列しているが、この機能ブロック領域２０の信号端子部Ｔ１においては、信号配線を通過させるために、その下部に電源スイッチＰＳを配置することができない。

そのため、信号端子部Ｔ１に近い回路部の電源を遮断するための電源スイッチとして、信号端子部Ｔ１から外れたい位置にあるものから選択して接続する構成を採らざるを得ない。したがって、図３（Ａ）の略中央周辺で電圧降下の生じる程度をハッチングの濃淡で表すように、信号端子部Ｔ１の近傍のように本来は機能ブロック領域２０の周辺側に近い部分でも電圧降下による影響を生じる結果となっている。

図３（Ｂ）は、本実施形態に係る半導体集積回路１０での機能ブロック領域３０を例示する。機能ブロック領域３０全体での外枠に沿って複数の電源スイッチＰＳを配列しており、それは信号端子部Ｔ２においても同様であって、図２に示した如く電源スイッチＰＳを配置した位置でも信号配線を通過させることが可能となる。

そのため、図３（Ｂ）の略中央周辺で電圧降下の生じる程度をハッチングの濃淡で表すように、信号端子部Ｔ２の近傍のように、機能ブロック領域３０の周辺側に近い部分では確実に電圧降下の影響を排除することが可能となる。

以上に述べた如く実施形態によれば、配線層下に電源スイッチを設ける位置においても、中間配線層で信号配線が通過する配置が可能となる。

本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１Ｃ１，１Ｃ２…Ｍ１層電源配線（Ｍ１ＶＤＤＣ）、１Ｓ１，１Ｓ２…Ｍ１層グラウンド配線（Ｍ１ＶＳＳ）、１Ｖ１…Ｍ１層仮想電源配線（Ｍ１ＶＤＤＶ）、７Ｃ１〜７Ｃ３…Ｍ７層電源配線（Ｍ７ＶＤＤＣ）、７Ｓ１，７Ｓ２…Ｍ７層グラウンド配線（Ｍ７ＶＳＳ）、７Ｖ１〜７Ｖ３…Ｍ７層仮想電源配線（Ｍ７ＶＤＤＶ）、１０…半導体集積回路、１１Ｃ…電源ビア、１１Ｓ…グラウンドビア、１１Ｖ…仮想電源ビア、１２Ｃ…電源ビア、１２Ｓ…グラウンドビア、１２Ｖ…仮想電源ビア、２０，３０…機能ブロック領域、ＰＳ…電源スイッチ、Ｔ１，Ｔ２…信号端子部。

Claims

複数の配線層を積層した半導体装置において、
最下配線層下に単純単位格子で実装された、分割された機能領域内の電源を遮断する電源スイッチと、
前記電源スイッチとのアクセスポイントを有する電源配線、グラウンド配線、仮想電源配線を形成した、前記最下配線層である第１配線層と、
前記第１配線層の上層に位置し、中間配線層を構成する第２配線層と、
前記第２配線層の上層に位置し、前記第１配線層の電源配線、グラウンド配線、仮想電源配線の配列方向と垂直となる配列方向で電源配線、グラウンド配線、仮想電源配線を形成した第３配線層と、
前記第１配線層の電源配線、グラウンド配線、仮想電源配線の配列方向に沿って並設された、前記第３配線層から前記第１配線層までを貫通するスタックトビアである電源ビア、グラウンドビア、仮想電源ビアと、
を備える半導体装置。
前記電源ビア、グラウンドビア、仮想電源ビアは、前記第３配線層の仮想電源配線に沿って並設され、前記第３配線層の前記電源ビア及びグラウンドビアは、それぞれ前記仮想電源配線に隣接する電源配線及びグラウンド配線まで延在して電気的に接続される、請求項１記載の半導体装置。