CN102282667A - 半导体集成电路的电源布线构造 - Google Patents

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Abstract

在半导体集成电路的电源布线构造中，具有：单无边叠层孔(20)，其将相互不同的两个布线层的电源布线之间电连接而构成布线连接部；和多叠层孔(75)，其起到将所述电源布线之间电连接的其他布线连接部的作用且具有较宽的焊盘部。所述单无边叠层孔(20)配置于信号的布线密度高的布线区域，所述多叠层孔(75)配置于信号布线密度低的布线区域。因此，信号布线密度高的区域上的布线效率变高，布线性提高，能够实现芯片的小面积化，并且能够增加与EDA工具之间的亲和性，还能够优化IR-DROP。

Description

半导体集成电路的电源布线构造
技术领域
本发明涉及将配置于相互不同的布线层的电源布线之间用通孔(via)电连接的半导体集成电路的电源布线构造。
背景技术
在现有技术中，在半导体集成电路中，作为将配置于相互不同的两个布线层的两条电源布线之间用通孔电连接的构造，使用了多叠层孔(multistack via)的电源布线构造被熟知。以下，利用图11，对该现有的电源布线构造进行说明。
图11表示LSI布线层的剖面图，图13表示其平面图。在这些图中，L1～L4是第1～第4布线层，51是配置于所述第1布线层L1的第1电源布线，52是配置于所述第4布线层L4的第4电源布线。在将第1电源布线51和第4电源布线52连接为1条电源布线时，在第2及第3布线层L2、L3中，配置有用于连接这两条电源布线51、52的第2布线53及第3布线54，在3个绝缘层I1～I3中分别配置有第1～第3通孔56、57、58。所述第2及第3布线53、54和第1～第3通孔56～58具有图13的俯视图所示的形状，通孔56～58是分别在图13的上下方向靠近排列了两个的多(在该图中为双)通孔，并且与该多通孔连接的布线53、54以从平面来观察所述双通孔时包含于其内部的方式，在纵向和横向较宽地形成。
并且，从图11可知，由位于1条垂直线上的第1通孔56、第2布线53、第2通孔57、第3布线54、第3通孔58，构成在同一垂直线上堆积起来的形状的1个多叠层孔，将该多叠层孔作为1个单元，在该图中形成了5个单元，通过它们来连接所述第1电源布线51和第4电源布线52，使其成为电连接的1条电源布线。
并且，在专利文献1中，通过计算在第1及第2电源布线51、52间流过的电流量，根据该电流量算出必要最小限度的单元的个数，并去掉不需要的通孔，由此来增加布线资源，如图11所例示的那样，在5个单元之间配置第2布线层L2的信号布线62，来提高布线效率，从而实现了布线性的提高。
另一方面，与所述电源布线构造不同，作为信号布线的连接构造，如非专利文献1所记载的那样，开发了无边通孔(borderless via)。该无边通孔是没有像所述图13所示的多通孔那样的作为在DFM(Design ForManufacture)方面作为主流的多余的较宽的布线区域的焊盘部分的通孔，通过半导体的制造工艺的进化，能够更精确地将通孔和布线形成于规定位置，因此是将通孔的纵向及横向的长度设定得大致等于与通孔连接的布线的纵向及横向的长度的通孔。
专利文献1：JP特开2003-86681号公报
非专利文献1：SEMI日本出版“半导体工艺教本”P362～363
另外，在所述半导体集成电路的电源布线构造中，配置许多多叠层孔的理由在于，为了IR-DROP对策和电迁移(electro-migration)(以下，称作EM)对策，为了减小到目标单元为止的电压下降、或消除通孔部分的断线。
但是，从与IR-DROP对策和EM对策不同观点的高集成化设计这个观点来看所述多叠层孔，将通孔周边的布线效率最大化、最佳化，仍然存在不充分的情况。利用图12对此进行详细说明。
图12是将所述图11中用○标记包围的区域中的多叠层孔及布线的一部分扩大后的图。在该图中，60表示布线轨道(track)。在该图中，表示了4条布线轨道60，尽管在多叠层孔间存在两条布线轨道60，但因为存在从布线部突出的较宽的焊盘(pad)部61、61，所以为了遵守与布线宽度相同的分离规则(separation rule)，在多叠层孔间只能通过1条布线62。
这从所述图13的俯视图来看则更加明显。在该图中，若使横向轨道为6条，纵向轨道为3条，则在多(在该图中为双)叠层孔附近，到接近的纵向及横向的布线轨道为止的分离宽度原本是到通孔58为止的距离So，但因为布线54的焊盘部61的存在，而成为比所述距离So短了焊盘部的长度的距离Sx，因此在纵向轨道中原本能够布线的轨道1、3也无法布线，在横向轨道中原本能够布线的轨道B、E也无法布线，结果能够使用于信号布线的布线资源原本能够在纵向确保2条、在横向确保4条，但被限制为在纵向0条、在横向2条。
发明内容
因此，本发明者们着眼于在所述信号布线中采用的无边通孔，作为半导体集成电路的电源布线构造，研究了使电源布线的通孔为单个且应用叠层的无边通孔的构造。在具有该单无边叠层孔的电源布线构造中，没有多叠层孔所具有的焊盘部，布线效率提高，能够实现布线性的提高，另一方面，考虑到IRDROP对策和EM对策，关于IR-DROP对策，在图4(b)所示的现有的多叠层孔构造中，到目标单元40为止的电源布线长度较长从而寄生电阻变大，但在该图(a)所示的单无边叠层孔中，该单无边叠层孔配置为与该图(b)相比通孔间隔较宽的散布状，单无边叠层孔位于目标单元40的附近，因此能够缩短到目标单元40为止的电源布线长度，与多叠层孔构造相比减小了IR-DROP。此外，关于被通孔部限速(律束)的EM，可以认为只要通孔的个数为相同个数则EM特性不论单通孔还是多通孔都相同。因此，知道了采用单无边叠层孔构造作为电源布线构造，也能够在良好地确保IR-DROP对策和EM对策的同时，提高布线效率从而实现布线性的提高。
根据以上的研究，本申请发明，作为半导体集成电路的电源布线构造，为了连接相互不同的布线层的电源布线之间而采用单无边叠层孔构造，在良好地确保IR-DROP对策和EM对策的同时，提高布线效率从而实现布线性的提高。
即，本发明的半导体集成电路的电源布线构造的特征在于，具备：电源布线，其配置于中间至少夹着1个中间布线层的两个相互不同的布线层；和单无边叠层孔，其将配置于所述两个布线层的电源布线之间电连接而构成布线连接部。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，构成所述布线连接部的单无边叠层孔具有：单通孔，其分别配置于位于所述两个布线层之间的两个以上的绝缘层；和布线，其配置于所述中间布线层，具有与所述各绝缘层的单通孔相同的剖面形状，所述各绝缘层的各单通孔和所述中间布线层的布线以在同一垂直线上交替重叠的状态电连接而构成单元。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，所述单无边叠层孔的单元由如下部分构成：单通孔，其在3个绝缘层上分别配置1个；和布线，其在所述3个绝缘层所夹着的两个中间布线层上分别配置1条。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，形成多条所述单无边叠层孔的单元，所述各单元间的间隔为等间隔。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，形成多条所述单无边叠层孔的单元，所述各单元间的间隔为等间隔和不等间隔混合存在。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，形成多条所述单无边叠层孔的单元，在所述多条单元中的相邻的任意2条单元间的区域中配置信号布线。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，所述单无边叠层孔和所述信号布线的间隔等于所述信号布线和与该信号布线相邻的其他信号布线的间隔。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，具备：所述单无边叠层孔，其构成所述布线连接部；和多叠层孔，其将配置于所述两个布线层的电源布线之间电连接而构成其他布线连接部。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，所述多叠层孔具有：通孔，其在位于所述两个布线层之间的两个以上的绝缘层中分别配置多个；和布线，其配置于所述中间布线层，以从平面来观察所述各绝缘层的多个通孔时包含于内部的方式具有焊盘部，所述各绝缘层的多个通孔和所述中间布线层的布线以在同一垂直线上交替重叠的状态电连接。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，构成所述布线连接部的所述单无边叠层孔配置于信号布线区域，构成所述其他布线连接部的所述多叠层孔配置于信号没有被布线的非布线区域。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，构成所述其他布线连接部的所述多叠层孔配置于信号布线区域中的信号布线密度为规定密度的区域，构成所述布线连接部的所述单无边叠层孔配置于所述信号布线区域中的信号布线密度高于所述规定密度的布线区域。
本发明的特征在于，在所述半导体集成电路的电源布线构造中，所述单无边叠层孔配置于多处，所述多处的单无边叠层孔间的间隔比所述多叠层孔的同一绝缘层内的多个的通孔间的间隔宽。
如上所述，在本发明中，用单无边叠层孔将相互不同的布线层的电源布线之间电连接，因此与如现有技术这样具有较宽的焊盘部的多叠层孔相比能够提高布线效率，能够实现布线性的提高，其结果，能够有效地削减芯片面积，并且还能够良好地维持乃至优化IR-DROP和EM。
而且，在现有技术中，很难将多叠层孔周围的信号布线放在由EDA工具定义的布线轨道上，但能够将单无边叠层孔周围的信号布线良好地放在布线轨道上，与EDA工具之间的亲和性也较好。
特别是，在本发明中，作为连接两个电源布线的布线连接部，具备单无边叠层孔和多叠层孔这2种，因此即使在产生了通孔的OPEN不良的情况下，也能够有效地抑制电源布线整体的合成电阻值的增大，能够实现成品率的提高。
如上所述，通过本发明的半导体集成电路的电源布线构造，由于采用了单无边叠层孔构造，因此能够提高布线效率从而实现布线性的提高，并能够削减芯片面积，同时能够良好地维持乃至优化IR-DROP和EM，而且，与EDA工具之间的亲和性增加，起到能够缩短TAT(TurnAround Time)的效果。
特别是，本发明还具备多叠层孔作为布线连接部，因此能够有效地抑制在产生了通孔的OPEN不良的情况下的电源布线整体的合成电阻值的增大，能够实现成品率的提高。
附图说明
图1是本发明的第1实施方式的半导体集成电路的电源布线构造的主要部分剖面图。
图2是该电源布线构造的俯视图。
图3是图1的电源布线构造的用○标记包围的部分的放大图。
图4(a)是该电源布线构造中的IR-DROP被优化的说明图，该图(b)是现有的该电源布线构造中的IR-DROP的说明图。
图5是用1个芯片构成了具有该电源布线构造的半导体集成电路的俯视图。
图6是用1个芯片构成了具有现有的电源布线构造的半导体集成电路的俯视图。
图7是用1个芯片构成了具有本发明的第2实施方式的电源布线构造的半导体集成电路的俯视图。
图8(a)是表示发生了该电源布线构造所具备的单叠层孔构造中的OPEN不良的情况下的电阻值的变化的图，该图(b)是表示发生了该电源布线构造所具备的多叠层孔构造中的OPEN不良的情况下的电阻值的变化的图。
图9是表示该电源布线构造的作成的流程图。
图10(a)是具有本发明的第3实施方式的电源布线构造的半导体集成电路的信号布线密度较低的布线区域上的布局图，该图(b)是该半导体集成电路的信号布线密度较高的布线区域上的布局图。
图11是现有的半导体集成电路的电源布线构造的主要部分剖面图。
图12是图11的电源布线构造的用○标记包围的部分的放大图。
图13是该电源布线构造的俯视图。
符号说明：
1 第1电源布线
2 第2布线
3 第3布线
4 第4电源布线
5 第1通孔
6 第2通孔
7 第3通孔
8、20单无边叠层孔
10、11信号布线
12 布线轨道
30 信号布线区域
31 非布线区域
40 目标标准单元
61 焊盘部
71 通孔
75 多叠层孔
具体实施方式
(第1实施方式)
以下，参照附图对本发明的第1实施方式进行说明。
图1表示本发明所涉及的半导体集成电路的电源布线构造的剖面图，图2表示该俯视图，举例说明了4层布线构造。在这些图中，L1是第1布线层、L4是第4布线层、L2及L3是配置于所述第1及第4这两个布线层L1、L4之间的第2及第3中间布线层。
此外，1是配置于所述第1布线层L1的第1电源布线、4是配置于所述第4布线层L4的第4电源布线。在将第1电源布线1和第4电源布线4连接为1条电源布线时，在第2及第3中间布线层L2、L3上，配置有用于连接这两条电源布线1、4的第2布线2及第3布线3，在3个绝缘层I1～I3上分别配置有第1～第3通孔5、6、7。从图2所示的俯视图也可知，第1～第3通孔5～7分别为单通孔，并且与该单通孔连接的第2及第3布线2、3具有与所述单通孔的纵向及横向的长度相同的纵向及横向长度而成为同一剖面形状。即，各单通孔5～7由不具有所述现有的图13所示的较宽的焊盘部的无边通孔构成。
并且，从图1可知，由位于1条垂直线上的第1单通孔5、第2布线2、第2单通孔6、第3布线3、第3单通孔7，构成在同一垂直线上堆积起来的形状的1个单无边叠层孔8，该单无边叠层孔8构成将所述第1及第4这两个电源布线1、4电连接的布线连接部。
并且，将所述单无边叠层孔8作为1个单元(柱)，在图1中形成有5个单元，通过这些单元来连接所述第1电源布线1和第4电源布线4，使其成为电连接的1条电源布线。此外，虽然在图1中，将5个单元全部等间隔地形成，但不需要全部等间隔地形成，也可以为等间隔和不等间隔混合存在的形式。此外，所述单元由在3个绝缘层I1～I3上各1个的单通孔5～7、和在两个中间布线层L2、L3上的1条布线2、3构成，但为了采用叠层(堆积)通孔，只要至少由两个绝缘层的各单通孔和1个中间布线层的布线构成即可。
通过采用所述单无边叠层孔构造，在本实施方式中，从作为图1的用○包围的部分的放大图的图3可知，即使将各单元间的叠层孔的间隔与现有例的图12配置为相同间隔，因为在无边通孔5～7上没有所述现有的图12所示的焊盘部61，所以在各单元间的位于通孔间的两条布线轨道12中，即使考虑布线分离规则也能够分别配置1条信号布线10，与该现有的图12的只能配置1条信号布线62的情况相比，布线性提高。
此外，从图2的俯视图可知，能够使用于信号布线的布线资源在纵向轨道上为4条、在横向轨道上为2条，与现有的图13所示的例子的在纵向轨道上0条、在横向轨道上2条的情况相比，布线性优良。
并且，从图3及图2的俯视图也可知，在配置与单无边叠层孔8的布线2相邻的信号布线10的情况下，因为该信号布线10配置于布线轨道12上，所以该信号布线10和单无边叠层孔8的布线2之间的间隔等于该信号布线10和与该信号布线10相邻的其他信号布线10之间的间隔。与此相对，如表示现有例的图12那样在具有焊盘部61的两个多通孔间即使能够配置1条信号布线62，该信号布线62也被配置于2条布线轨道60间，而无法配置于布线轨道60上。因此，在本实施方式中，能够将单无边叠层孔8周围的信号布线10配置于布线轨道12上，与EDA工具之间的亲和性较好。
而且，在图2的俯视图中，在纵向轨道6条、横向轨道3条所占的规定面积内，配置有两个单通孔6，与现有的图13所示的该面积内的多(双)叠层孔的两个通孔个数相同。EM(电迁移)被通孔部限速，可以认为只要其通孔的个数为相同个数，则EM特性无论是单通孔还是多通孔都为相同特性。因此，在本实施方式的单无边叠层孔构造中，也良好地维持了EM特性，并有效地减少了在通孔部发生断线的情况。
并且，在图2的俯视图中，在所述规定面积内配置了两个单通孔6，而在本实施方式的单无边叠层孔构造中，只要在该规定面积内配置两个单通孔6，则这些单通孔6配置于任何位置都可以，例如也可以将这两个单通孔6配置为在这些通孔6间只配置1条信号布线10，或者配置为在这些通孔6间配置3条或4条信号布线10。
如上所述，在本实施方式中，单无边叠层孔8的配置位置的任意性较高。因此，在本实施方式中，如图4(a)所示，能够将例如4个单通孔6配置于其相互间隔较宽的位置。其结果，与该图(b)所示的将构成现有的多叠层孔的4个通孔58相互接近地配置的情况相比，能够缩短到接受电源提供的目标标准单元40为止的电源布线长度，能够减小寄生电阻该部分，从而能够减小并优化IR-DROP。
图5表示将具有本实施方式的单无边叠层孔构造的半导体集成电路集成在1个芯片上的概略图。在该图中，例示了所有的通孔由单无边叠层孔20构成，且其个数为24个的情况。图6表示配置6个现有的由4个通孔70构成的多叠层孔而构成了1个芯片的半导体集成电路，通孔70的合计个数与图5同样地为24个。对比图5和图6可知，在具有本实施方式的单无边叠层孔构造的图5的半导体集成电路中，与图6相比能够在芯片整个面上均匀地配置通孔20，相应地，能够缩短到接受电源提供的目标单元(在图5和图6中未图示)为止的电源布线长度，能够减小并优化IR-DROP。
(第2实施方式)
接下来，参照附图，对本发明的第2实施方式进行说明。
图7表示本实施方式的半导体集成电路的电源布线构造。在该图中，表示了具备如下两种电源布线构造的半导体集成电路：将单无边叠层孔20散布状地配置于多个规定位置的电源布线构造；和具备多个由多个(在该图中为两个)通孔71构成的多(双)叠层孔75来作为其他布线连接部的电源布线构造。所述多叠层孔75的详细的结构，与所述图11～图13所示的结构相同，已经进行了说明，因此省略其说明，但从图7可知，多个单无边叠层孔20间的间隔与多叠层孔75的两个的通孔71相互间的间隔相比当然被设定得较宽。
所述单无边叠层孔20的配置区域是信号布线区域30，所述多叠层孔75的配置区域是信号没有被布线的非布线区域31。这样做的理由是因为考虑到在发生了通孔的OPEN不良的情况下，具有单无边叠层孔20的电源布线构造的电阻值的增大更大这一点。例如，如图8所示，在布线3层、通孔2层的情况下，在该图(a)所示的单叠层孔构造的情况下，若发生通孔的OPEN不良，则无法在该单元中流过电流，若假设1个通孔的电阻值为R，则两个单元整体的合成电阻为2R，而在该图(b)所示的多(双)叠层孔构造的情况下，两个通孔间的具有焊盘部的布线起到保险的作用，合成电阻为3/2R，则电阻的下降较少。因此，在1条电源布线中具备单无边叠层孔构造和多叠层孔构造这2种，即使在产生了通孔的OPEN不良的情况下，也能够降低并保持该电源布线整体的合成电阻值，从而能够抑制电源布线不良，能够在实现成品率的提高的同时实现信号布线区域30上的布线性的提高。
图9表示图7所示的2种电源布线构造的作成流程，在步骤S1中在信号布线区域30内配置设计上所需个数的单叠层孔20，接着，在步骤S2中在该布线区域30中进行布线的布局处理(布线处理)。之后，在步骤S3中，判别该配置的1个单叠层孔20附近的布线的有无，在不存在布线的情况下，判断为非布线区域，在步骤S4中配置多叠层孔75。所述步骤S3及S4针对所有的单叠层孔20反复进行，在针对所有的单叠层孔20结束布线的有无判别后，在步骤S5中布线完成。
(第3实施方式)
接下来，参照附图，对本发明的第3实施方式进行说明。
图10表示本实施方式的半导体集成电路的电源布线构造。在表示所述第2实施方式的图7中，在信号布线区域30内只配置了单无边叠层孔20，但在本实施方式中，采用了在该信号布线区域30内根据信号的布线密度来分别配置单无边叠层孔和多叠层孔的结构。
图10(a)和(b)都表示信号布线区域的一部分，该图(a)是虽然在信号布线区域内配置信号布线43、44，但其信号布线密度较低的规定密度的布线区域，表示了空余区域较多的布线区域。在该布线区域中，在所述空余区域中配置多叠层孔75。该多叠层孔75，在该图中例示了具有两个通孔(双通孔)71的结构。
另一方面，该图(b)所示的信号布线区域是配置许多条信号布线45～49，空余区域较少，信号布线密度比该图(a)所示的布线区域的信号布线密度高的布线区域。在该信号布线密度高的布线区域中，配置单无边叠层孔20。
因此，在本实施方式中，在该图(b)所示的信号布线密度高的布线区域中，配置单无边叠层孔20，因此能够高布线效率地对多条信号布线45～49进行布线。例如，信号布线47、49能够不对单无边叠层孔20的附近不必要地迂回，而用短的布线长度布线。
另一方面，在该图(a)所示的信号布线密度较低的布线区域中，虽然配置多叠层孔75，但因为信号布线43、44的条数较少，空余区域较多，因此这些信号布线的布线路径的选择没有障碍，布线效率较高地被确保。
并且，因为所述单无边叠层孔20和多叠层孔75并联连接于电源布线(图1所示的第1及第4电源布线1、4)，所以即使在发生了通孔的OPEN不良的情况下，也如在所述第2实施方式中详述的那样，能够将电源布线的电阻值保持得较低，能够提高芯片的成品率。
(产业上的可利用性)
如上所述，本发明具有单·无边叠层孔作为将相互不同的布线层的布线之间电连接的布线连接部，因此与具有较宽的焊盘部的双孔以上的多叠层孔相比布线性较好，能够实现芯片面积的削减，而且也能够优化IR-DROP，同时能够将单·无边叠层孔周围的信号布线可靠地配置于布线轨道，也能够提高与EDA工具之间的亲和性，因此作为多种半导体集成电路的电源布线构造有用。

Claims (12)

1.一种半导体集成电路的电源布线构造，其特征在于，具备：
电源布线，其配置于中间至少夹着一个中间布线层的两个相互不同的布线层；和
单无边叠层孔，其将配置于所述两个布线层的电源布线之间电连接而构成布线连接部。
2.根据权利要求1所述的半导体集成电路的电源布线构造，其特征在于，
构成所述布线连接部的单无边叠层孔具有：
单通孔，其分别配置于位于所述两个布线层之间的两个以上的绝缘层；和
布线，其配置于所述中间布线层，具有与所述各绝缘层的单通孔相同的剖面形状，
所述各绝缘层的各单通孔和所述中间布线层的布线以在同一垂直线上交替地重叠的状态电连接而构成单元。
3.根据权利要求2所述的半导体集成电路的电源布线构造，其特征在于，
所述单无边叠层孔的单元由如下部分构成：
单通孔，其在3个绝缘层上分别配置一个；和
布线，其在所述3个绝缘层所夹着的两个中间布线层上分别配置1条。
4.根据权利要求2所述的半导体集成电路的电源布线构造，其特征在于，
形成多条所述单无边叠层孔的单元，
所述各单元间的间隔为等间隔。
5.根据权利要求2所述的半导体集成电路的电源布线构造，其特征在于，
形成多条所述单无边叠层孔的单元，
所述各单元间的间隔为等间隔和不等间隔混合存在。
6.根据权利要求2所述的半导体集成电路的电源布线构造，其特征在于，
形成多条所述单无边叠层孔的单元，
在所述多条单元中的相邻的任意2个单元间的区域中配置信号布线。
7.根据权利要求6所述的半导体集成电路的电源布线构造，其特征在于，
所述单无边叠层孔和所述信号布线的间隔等于所述信号布线和与该信号布线相邻的其他信号布线的间隔。
8.根据权利要求1或2所述的半导体集成电路的电源布线构造，其特征在于，
具备：
所述单无边叠层孔，其构成所述布线连接部；和
多叠层孔，其将配置于所述两个布线层的电源布线之间电连接而构成其他布线连接部。
9.根据权利要求8所述的半导体集成电路的电源布线构造，其特征在于，
所述多叠层孔具有：
通孔，其在位于所述两个布线层之间的两个以上的绝缘层中分别配置多个；和
布线，其配置于所述中间布线层，以从平面来观察所述各绝缘层的多个通孔时包含于内部的方式具有焊盘部，
所述各绝缘层的多个通孔和所述中间布线层的布线以在同一垂直线上交替地重叠的状态电连接。
10.根据权利要求8或9所述的半导体集成电路的电源布线构造，其特征在于，
构成所述布线连接部的所述单无边叠层孔配置于信号布线区域，
构成所述其他布线连接部的所述多叠层孔配置于信号没有被布线的非布线区域。
11.根据权利要求8或9所述的半导体集成电路的电源布线构造，其特征在于，
构成所述其他布线连接部的所述多叠层孔配置于信号布线区域中的信号布线密度为规定密度的区域，
构成所述布线连接部的所述单无边叠层孔配置于所述信号布线区域中的信号布线密度高于所述规定密度的布线区域。
12.根据权利要求10或11所述的半导体集成电路的电源布线构造，其特征在于，
所述单无边叠层孔配置于多处，
所述多处的单无边叠层孔间的间隔比所述多叠层孔的同一绝缘层内的多个的通孔间的间隔宽。
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