JP2011151065A - 半導体集積回路 - Google Patents

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Abstract

【課題】チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供すること。
【解決手段】一列に配列された各IOバッファ1〜5と、各IOバッファ1〜5に対応して配列されたパッド接続用配線21〜25と、各IOバッファ1〜5に対応して一列に配列されるとともに、IOバッファ1〜5及びパッド接続用配線21〜25と異なる層にて対応するパッド接続用配線の一部と重なるように配置され、かつ、対応するパッド接続用配線の隣の他のパッド接続用配線まで延長して配線されたIOバッファ切替用配線31〜35と、を備え、各IOバッファ切替用配線31〜35は、隣の他のIOバッファ切替用配線と短絡しないように同じ形状に形成され、各IOバッファ1〜5は、同じ位置にて対応するIOバッファ切替用配線31〜35と電気的に接続される。
【選択図】図1

Description

本発明は、半導体集積回路に関し、特に、IOバッファとボンディングパッドとの接続配線を改良した半導体集積回路に関する。
近年、半導体集積回路においては搭載される機能の増加や複雑化に伴う素子数の増大が著しく、このため機能実現に必要とされる半導体集積回路の入出力信号数も増加が著しい。多くの入出力信号を半導体集積回路に入出力可能にするためには、より多くのボンディングパッド(接続パッド)の配置が必要となる。このため、ボンディングパッドのパッドサイズの縮小やパッドの単列配置といった手法から千鳥配置に代表されるような複数列配置といった手法への見直しなどが行われている。
例えば、特許文献1では、IO領域30のIOセル131a〜131g(IOバッファ)上に接続パッド141a〜141cの列と接続パッド142a〜142dの列をずらせて配置し、コア領域120の一辺に沿うコア電源配線121上に接続パッド143a〜143dを配置し、接続パッド141a〜141c、142a〜142d、143a〜143dのそれぞれのパッドピッチPをIOセルのセルピッチSに対してP=2Sとし、且つ接続パッド141a〜141c、142a〜142d、143a〜143d全体のパッドピッチをP/3(=2S/3)として、2個のIOセル当り3個の接続パッドを配置した半導体集積回路が開示されている(図9参照)。これによれば、コア領域への電源供給のための接続パッド不足を防止し、IOセルのセル幅を小さくする必要を無くすことができるとしている。
近年、特に顧客要求仕様を基に開発を行うASIC(Application Specific Integrated Circuit)製品などにおいては、顧客自身が作成するボード基板に合わせて半導体集積回路の端子の並びが決定される。しかしながら、要求仕様としての電気的特性の規格が厳しい場合や、端子の並び順によりボード基板上の隣接配線へのノイズの影響が大きい場合などにおいては、ボード基板上の配線の入替えや経路変更や半導体集積回路の端子の並び替えを行う必要が設計の最終段階で生じている。現状の半導体集積回路において、ボンディングパッドの接続を変更するためには、IOバッファとの接続配線の変更や、IOバッファ(IOセル)の配置変更を行う事態が発生してしまう。IOバッファとの接続配線の変更は、配線領域確保のためにIOバッファ及びその周辺素子の配置変更が発生するのは必須であり、また、IOバッファの配置変更は、IOバッファの並びが変更されることで接続される回路素子の配置変更や追加、配置素子入替や接続配線の経路変更、さらに経路変さらによる接続配線の遅延の増減が起き、電気的特性が悪化してしまう。そのため、再度の素子配置の見直しや配線の見直しなどの大幅な変更作業と、これに伴う詳細な動作や配置などの検証が必要となり、設計において大きな後戻りが生じる事態となる。今後の半導体集積回路に搭載される機能や素子数の増加の継続により、さらに多くのボンディングパッドを配置することとなり、端子の並び替えが発生することも増加する。よって、端子の並び替えを容易に実施できる方法が望まれる。
端子の並び替えを実施できる技術として、例えば、特許文献1では、外部端子201−206に接続された外部端子用導入配線211−216と内部回路に接続された内部回路用導入配線221−226を同じ配線層とし、それを挟み込む二つの配線層上の導入配線接続用配線線分241−243を、上位層と下位層で互い違いに、また内部回路用導入配線とは二つの配線層が交差し、外部端子用導入配線とは二つの配線層の一方が交差するように配置し、配線層間を接続するコンタクト231−234の配置を変更することで、内部回路と外部端子の接続関係が変更される半導体集積回路が開示されている(図11参照)。
特開2007−305822号公報(図1) 特開2001−313340号公報(図2)
特許文献2に記載の半導体集積回路では、配線層を3層用いて外部端子と内部回路の接続関係を変更しているが、チップ面積の増大を避けるために、接続関係の変更を行うための配線領域を新たに設けることなく、IOセル上(例えば、CUP;Circuit Under Pad)で接続関係を変更する構成とすると、3層を用いることは不利である。仮に、配線層を3層から2層にしたことを考えた場合(図12参照)、第1層の外部端子用導入配線211、212と、対応する第2層の導入配線接続用配線線分261、262とを接続するコンタクト252、253の位置を、対応する外部端子201、202からの距離が同じになる位置とすることができないため、IOセル271、272を複数種類準備する必要がある。IOセル271、272を複数種類準備すると、チップ面積が増大してしまうおそれがある。
本発明の主な課題は、チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供することである。
本発明の一視点においては、半導体集積回路において、一列に配列された複数のIOバッファと、各前記IOバッファに対応して配列されるとともに、前記IOバッファと異なる層に配された複数のパッド接続用配線と、各前記IOバッファに対応して一列に配列されるとともに、前記IOバッファ及び前記パッド接続用配線と異なる層にて対応する前記パッド接続用配線の一部と重なるように配置され、かつ、対応する前記パッド接続用配線の1又は2以上の隣に配置された他のパッド接続用配線まで延長して配線された複数のIOバッファ切替用配線と、を備え、各前記IOバッファ切替用配線は、その隣の他のIOバッファ切替用配線と短絡しないように同じ形状に形成され、各前記IOバッファは、同じ位置にて対応する前記IOバッファ切替用配線と電気的に接続されることを特徴とする。
本発明の前記半導体集積回路において、前記IOバッファ切替用配線は、1又は2つ以上の段差を有する階段状に形成されていることが好ましい。
本発明の前記半導体集積回路において、前記IOバッファ切替用配線の前記延長して配線された部位は、対応する前記パッド接続用配線の一部と重なる領域から列方向の両側又は片側に配置されていることが好ましい。
本発明の前記半導体集積回路において、前記IOバッファ切替用配線は、対応する前記IOバッファと前記パッド接続用配線との間にて両者と離間して配置されることが好ましい。
本発明の前記半導体集積回路において、対応する前記IOバッファ切替用配線に接続された複数のパッドを備え、前記複数のパッドは、千鳥配置又は単列配置されていることが好ましい。
本発明の前記半導体集積回路において、前記IOバッファに対応して配置されるとともに、対応する前記IOバッファと前記IOバッファ切替用配線とを電気的に接続する複数の第1のヴィアと、前記IOバッファ切替用配線と、対応する前記パッド接続用配線又は前記他のパッド接続用配線とを電気的に接続可能な複数の第2のヴィアと、を備えることが好ましい。
本発明の前記半導体集積回路において、前記第2のヴィアは、前記IOバッファ切替用配線と、対応する前記パッド接続用配線とを電気的に接続する場合、対応する前記第1のヴィアと重なる位置に配置されることが好ましい。
本発明の前記半導体集積回路において、前記第2のヴィアは、前記IOバッファ切替用配線と前記他のパッド接続用配線とを電気的に接続する場合、対応する前記第1のヴィアから行方向にずれた位置に配置されることが好ましい。
本発明の前記半導体集積回路において、前記複数のIOバッファ切替用配線のうち所定のIOバッファ切替用配線は、対応する前記第1のビアを介して前記IOバッファに接続されていないことが好ましい。
本発明の前記半導体集積回路において、前記複数のIOバッファ切替用配線のうち所定のIOバッファ切替用配線は、対応する前記第2のビアを介して対応する前記パッド接続用配線及び前記他のパッド接続用配線のいずれにも接続されていないことが好ましい。
本発明によれば、IOバッファ切替用配線を複数のパッド接続用配線に跨って配置されることで、パッド接続用配線とIOバッファとの接続関係を短期間で変更を実施することができる。また、IOバッファ切替用配線を隣の他のIOバッファ切替用配線と短絡しないように同じ形状に形成することにより、各IOバッファが同じ位置にてヴィア等を介して対応するIOバッファ切替用配線と電気的に接続することが可能となり、複数のIOバッファを準備する必要がなくなり、チップ面積が増大することがない。
本発明の実施例1に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。 本発明の実施例1に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。 本発明の実施例1に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した図2の(A)X−X´間の断面図、(B)Y−Y´間の断面図、(C)Z−Z´間の断面図である。 本発明の実施例2に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。 本発明の実施例2に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。 本発明の実施例3に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。 本発明の実施例3に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。 本発明の実施例4に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。 従来例1に係る半導体集積回路のIO領域の一部とコア領域の一部の一例を部分的に示した平面図である。 比較例1に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。 従来例2に係る半導体集積回路における配線接続方法の一例を部分的に示した平面図である。 比較例2に係る半導体集積回路における配線接続方法の一例を部分的に示した平面図である。
本発明の実施形態に係る半導体集積回路では、一列に配列された複数のIOバッファ(図1の1〜5)と、各前記IOバッファに対応して配列されるとともに、前記IOバッファと異なる層に配された複数のパッド接続用配線(図1の21〜25)と、各前記IOバッファに対応して一列に配列されるとともに、前記IOバッファ及び前記パッド接続用配線と異なる層にて対応する前記パッド接続用配線の一部と重なるように配置され、かつ、対応する前記パッド接続用配線の1又は2以上の隣に配置された他のパッド接続用配線まで延長して配線された複数のIOバッファ切替用配線(図1の31〜35)と、を備え、各前記IOバッファ切替用配線は、その隣の他のIOバッファ切替用配線と短絡しないように同じ形状に形成され、各前記IOバッファは、同じ位置にて対応する前記IOバッファ切替用配線と電気的に接続される。
本発明の実施例1に係る半導体集積回路について図面を用いて説明する。図1は、本発明の実施例1に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。図2は、本発明の実施例1に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。図3は、本発明の実施例1に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した図2の(A)X−X´間の断面図、(B)Y−Y´間の断面図、(C)Z−Z´間の断面図である。
図1を参照すると、半導体集積回路は、信号等が入出力されるIO領域において、IOバッファ1〜5と、ボンディングパッド11〜15と、パッド接続用配線21〜25と、IOバッファ切替用配線31〜35と、ヴィア41〜45と、ヴィア51a〜51c、52a〜52c、53a〜53c、54a〜54c、55a〜55cと、を有する。なお、ヴィア51a〜51c、52a〜52c、53a〜53c、54a〜54c、55a〜55cについては、IO領域において全て存在するわけではなく、顧客要求仕様に応じて配置される。
IOバッファ1〜5は、入出力される信号等の入出力速度変動、逆流、負荷変動の影響を吸収するために用いられる回路であり、例えば、入力回路素子、出力回路素子、ESD保護素子等を用いることができる。IOバッファ1〜5は、IO領域において図1の左側から順に列をなして並べて配置されている。IOバッファ1〜5の内部回路は、最上から3番目の配線層(第3層)以下の配線層に形成されている。IOバッファ1上には、IOバッファ1と所定の間隔をおいて、ボンディングパッド11の一部(全体でも可)、及びボンディングパッド11に接続されたパッド接続用配線21が配置されている。同様に、IOバッファ2〜5上にも、それぞれ、ボンディングパッド12〜15の一部(全体でも可)、及びボンディングパッド12〜15に接続されたパッド接続用配線22〜25が配置されている。IOバッファ1〜5は、対応するヴィア41〜45を介して、対応するIOバッファ切替用配線31〜35と電気的に接続されている。IOバッファ1〜5と、対応するヴィア41〜45とが接続される位置は、それぞれ同様の位置であり、図1ではIOバッファ1〜5の中央部分で同様な位置である。これにより、IOバッファを複数種類準備しなくともよくなる。
ボンディングパッド11〜15は、外部に電気的に接続するための端子(外部接続端子、接続パッド)である。ボンディングパッド11〜15は、それぞれ、対応するパッド接続用配線21と接続されている。ボンディングパッド11〜15は、それぞれ、対応するIOバッファ1〜5上に所定の間隔をおいて配置されている。ボンディングパッド11〜15は、最上層の配線層(第1層)に形成されている。ボンディングパッド11、13、15は、IOバッファ1、3、5における図1の下側の端部の近傍に配置されている。ボンディングパッド12、14は、IOバッファ2、4における図1の上側の端部の近傍に配置されている。つまり、ボンディングパッド11〜15は、奇数番目のボンディングパッドが下段、偶数番目のボンディングパッドが上段となった千鳥配置となっている。
パッド接続用配線21〜25は、対応するボンディングパッド11〜15に接続するために用いられる配線である。パッド接続用配線21〜25は、それぞれIOバッファ1〜5の領域内に配線されている。パッド接続用配線21〜25は、それぞれ、IOバッファ1〜5上に所定の間隔をおいて配置されている。パッド接続用配線21〜25は、ボンディングパッド11〜15と同じ最上層の配線層(第1層)に形成されている。パッド接続用配線21は、図1において、ヴィア51b又はヴィア52cを介してIOバッファ切替用配線31又はIOバッファ切替用配線32と電気的に接続可能である。パッド接続用配線22は、ヴィア51a又はヴィア52b若しくはヴィア53cを介してIOバッファ切替用配線31又はIOバッファ切替用配線32若しくはIOバッファ切替用配線33と電気的に接続可能である。パッド接続用配線23は、ヴィア52a又はヴィア52b若しくはヴィア54cを介してIOバッファ切替用配線32又はIOバッファ切替用配線33若しくはIOバッファ切替用配線34と電気的に接続可能である。パッド接続用配線24は、ヴィア53a又はヴィア54b若しくはヴィア55cを介してIOバッファ切替用配線33又はIOバッファ切替用配線34若しくはIOバッファ切替用配線35と電気的に接続可能である。パッド接続用配線25は、図1において、ヴィア54a又はヴィア55bを介してIOバッファ切替用配線34又はIOバッファ切替用配線35と電気的に接続可能である。
IOバッファ切替用配線31〜35は、対応するIOバッファ1〜5と電気的に接続する切替対象のボンディングパッド(パッド接続用配線)を変更可能にするために用いられる切替用配線である。IOバッファ切替用配線31〜35は、IOバッファ1〜5とパッド接続用配線21〜25との間にて、IOバッファ1〜5及びパッド接続用配線21〜25と離間して配されている。IOバッファ切替用配線31〜35は、最上から2番目の配線層(第2層)に形成されている。IOバッファ切替用配線31〜35は、隣り合うIOバッファ切替用配線と短絡しないように、複数(図1では3個)のIOバッファ1〜5(パッド接続用配線21〜25)上に跨るように配置されている。図1では、IOバッファ切替用配線31〜35は、対応するIOバッファ1〜5、及び、その両隣のIOバッファの3つのIOバッファ上に跨って配置されている。IOバッファ切替用配線31〜35は、1又は2つ以上(図1では2つ)の段差を有する階段状(複数の折れ曲がった形状)に形成されている。このように、IOバッファ切替用配線31〜35を階段状に折れ曲がる形状とすることで、一列に並べることが可能となり、左右両隣のIOバッファ領域上に配置されているボンディングパッドと接続の入れ替えを行うことが可能となる。なお、IOバッファ切替用配線31〜35の形状は、右上がりの階段状に折れ曲がる形状に限るものではなく、それぞれが短絡しないようにすれば、右下がりの階段状に折れ曲がる形状や、斜め(右上がり、右下がり)に直線状又は曲線状に形成してもよい。
IOバッファ切替用配線31は、IOバッファ1に電気的に接続するボンディングパッドを変更するための切替用配線である。IOバッファ切替用配線31は、対応するIOバッファ1、及び、その両隣(図1では片隣のみ表示)にあるIOバッファ2の3つのIOバッファ上を跨るように配置されており、パッド接続用配線21、及び、その両隣(図1では片隣のみ表示)にあるパッド接続用配線22の3つのパッド接続用配線とそれぞれ一部が重なるように配置されている。IOバッファ切替用配線31は、IOバッファ1の左隣に配置されているIOバッファ(図示せず)の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、IOバッファ1の右隣に配置されているIOバッファ2の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。IOバッファ切替用配線31は、対応するIOバッファ1と重なる領域にて、対応するヴィア41を介してIOバッファ1と電気的に接続されている。IOバッファ切替用配線31は、パッド接続用配線21と重なる領域にてヴィア51bを介してパッド接続用配線21と電気的に接続可能であり、パッド接続用配線22と重なる領域にてヴィア51aを介してパッド接続用配線22と電気的に接続可能である。
IOバッファ切替用配線32は、IOバッファ2に電気的に接続するボンディングパッドを変更するための切替用配線である。IOバッファ切替用配線32は、対応するIOバッファ2、及び、その両隣にあるIOバッファ1、3の3つのIOバッファ上を跨るように配置されており、パッド接続用配線22、及び、その両隣にあるパッド接続用配線21、23の3つのパッド接続用配線とそれぞれ一部が重なるように配置されている。IOバッファ切替用配線32は、IOバッファ2の左隣に配置されているIOバッファ1の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、IOバッファ2の右隣に配置されているIOバッファ3の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。IOバッファ切替用配線32は、対応するIOバッファ2と重なる領域にて、対応するヴィア42を介してIOバッファ2と電気的に接続されている。IOバッファ切替用配線32は、パッド接続用配線21と重なる領域にてヴィア52cを介してパッド接続用配線21と電気的に接続可能であり、パッド接続用配線22と重なる領域にてヴィア52bを介してパッド接続用配線22と電気的に接続可能であり、パッド接続用配線23と重なる領域にてヴィア52aを介してパッド接続用配線23と電気的に接続可能である。
IOバッファ切替用配線33は、IOバッファ3に電気的に接続するボンディングパッドを変更するための切替用配線である。IOバッファ切替用配線33は、対応するIOバッファ3、及び、その両隣にあるIOバッファ2、4の3つのIOバッファ上を跨るように配置されており、パッド接続用配線23、及び、その両隣にあるパッド接続用配線22、24の3つのパッド接続用配線とそれぞれ一部が重なるように配置されている。IOバッファ切替用配線33は、IOバッファ3の左隣に配置されているIOバッファ2の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、IOバッファ3の右隣に配置されているIOバッファ4の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。IOバッファ切替用配線33は、対応するIOバッファ3と重なる領域にて、対応するヴィア43を介してIOバッファ3と電気的に接続されている。IOバッファ切替用配線33は、パッド接続用配線22と重なる領域にてヴィア53cを介してパッド接続用配線22と電気的に接続可能であり、パッド接続用配線23と重なる領域にてヴィア53bを介してパッド接続用配線23と電気的に接続可能であり、パッド接続用配線24と重なる領域にてヴィア53aを介してパッド接続用配線24と電気的に接続可能である。
IOバッファ切替用配線34は、IOバッファ5に電気的に接続するボンディングパッドを変更するための切替用配線である。IOバッファ切替用配線34は、対応するIOバッファ4、及び、その両隣にあるIOバッファ3、5の3つのIOバッファ上を跨るように配置されており、パッド接続用配線24、及び、その両隣にあるパッド接続用配線23、25の3つのパッド接続用配線とそれぞれ一部が重なるように配置されている。IOバッファ切替用配線34は、IOバッファ4の左隣に配置されているIOバッファ3の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、IOバッファ4の右隣に配置されているIOバッファ5の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。IOバッファ切替用配線34は、対応するIOバッファ4と重なる領域にて、対応するヴィア44を介してIOバッファ4と電気的に接続されている。IOバッファ切替用配線34は、パッド接続用配線23と重なる領域にてヴィア54cを介してパッド接続用配線23と電気的に接続可能であり、パッド接続用配線24と重なる領域にてヴィア54bを介してパッド接続用配線24と電気的に接続可能であり、パッド接続用配線25と重なる領域にてヴィア54aを介してパッド接続用配線25と電気的に接続可能である。
IOバッファ切替用配線35は、IOバッファ5に電気的に接続するボンディングパッドを変更するための切替用配線である。IOバッファ切替用配線35は、対応するIOバッファ5、及び、その両隣(図1では片隣のみ表示)にあるIOバッファ4の3つのIOバッファ上を跨るように配置されており、パッド接続用配線25、及び、その両隣(図1では片隣のみ表示)にあるパッド接続用配線24の3つのパッド接続用配線とそれぞれ一部が重なるように配置されている。IOバッファ切替用配線35は、IOバッファ5の左隣に配置されているIOバッファ4の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、IOバッファ5の右隣に配置されているIOバッファ(図示せず)の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。IOバッファ切替用配線35は、対応するIOバッファ5と重なる領域にて、対応するヴィア45を介してIOバッファ5と電気的に接続されている。IOバッファ切替用配線35は、パッド接続用配線24と重なる領域にてヴィア55cを介してパッド接続用配線24と電気的に接続可能であり、パッド接続用配線25と重なる領域にてヴィア55bを介してパッド接続用配線25と電気的に接続可能である。
ヴィア41〜45は、対応する第2層のIOバッファ切替用配線31〜35と、対応する第3層のIOバッファ1〜5の内部回路とを電気的に接続するヴィアである(図2、図3(B)参照)。ヴィア41〜45は、図1では、対応するIOバッファ1〜5の領域において同じ位置(中央の固定位置)に配置され、IOバッファ1〜5の並びに沿って配置されている。
ヴィア51a〜51c、52a〜52c、53a〜53c、54a〜54c、55a〜55cは、顧客要求仕様に応じて選択的に用いられるヴィアであり、顧客要求仕様に応じて設定された、最上層のパッド接続用配線21〜25と、第2層のIOバッファ切替用配線31〜35とを電気的に接続可能にするためのものである。ヴィア51b、52b、53b、54b、55bは、対応するIOバッファ切替用配線31〜35とパッド接続用配線21〜25とを電気的に接続可能にするヴィアであり、図1では対応するヴィア41〜45と重なる位置に配置される。ヴィア51aは、図1において、ヴィア51bよりも上側かつ右側に配置されている。同様に、ヴィア52a、53a、54a、55aについても、対応するヴィア52b、53b、54b、55bよりも上側かつ右側にて同じ位置に配置されている。ヴィア51cは、図1において、ヴィア51bよりも下側かつ左側に配置されている。同様に、ヴィア52c、53c、54c、55cについても、対応するヴィア52b、53b、54b、55bよりも下側かつ左側にて同じ位置に配置されている。
ヴィア51aは、IOバッファ切替用配線31とパッド接続用配線22とを電気的に接続可能にする(図2、図3(A)参照)。ヴィア51bは、IOバッファ切替用配線31とパッド接続用配線21とを電気的に接続可能にする。ヴィア52aは、IOバッファ切替用配線32とパッド接続用配線23とを電気的に接続可能にする。ヴィア52bは、IOバッファ切替用配線32とパッド接続用配線22とを電気的に接続可能にする。ヴィア52cは、IOバッファ切替用配線32とパッド接続用配線21とを電気的に接続可能にする(図2、図3(C)参照)。ヴィア53aは、IOバッファ切替用配線33とパッド接続用配線24とを電気的に接続可能にする(図2、図3(A)参照)。ヴィア53bは、IOバッファ切替用配線33とパッド接続用配線23とを電気的に接続可能にする。ヴィア53cは、IOバッファ切替用配線33とパッド接続用配線22とを電気的に接続可能にする。ヴィア54aは、IOバッファ切替用配線34とパッド接続用配線25とを電気的に接続可能にする。ヴィア54bは、IOバッファ切替用配線34とパッド接続用配線24とを電気的に接続可能にする。ヴィア54cは、IOバッファ切替用配線34とパッド接続用配線23とを電気的に接続可能にする(図2、図3(C)参照)。ヴィア55bは、IOバッファ切替用配線35とパッド接続用配線25とを電気的に接続可能にする(図2、図3(B)参照)。ヴィア55cは、IOバッファ切替用配線35とパッド接続用配線24とを電気的に接続可能にする。
次に、本発明の実施例1に係る半導体集積回路のIO領域におけるボンディングパッド(端子)の並び順を変更する場合について説明する。
一般的に、半導体集積回路において、当初の設計開発時にはIOバッファ1〜5とボンディングパッド11〜15とは端子配列の設計仕様によって決定し接続される。設計仕様の指定がなければ、通常、配線経路が短くかつ均等になるように、ボンディングパッド11はIOバッファ1と接続し、ボンディングパッド12はIOバッファ2と接続し、ボンディングパッド13はIOバッファ3と接続し、ボンディングパッド14はIOバッファ4と接続し、ボンディングパッド15はIOバッファ5と接続される。つまり、図1のヴィア51a〜51c、52a〜52c、53a〜53c、54a〜54c、55a〜55cのうち51b、52b、53b、54b、55bが選択され、ボンディングパッド11はパッド接続用配線21、ヴィア51b、IOバッファ切替用配線31、及びヴィア41を介してIOバッファ1と電気的に接続し、ボンディングパッド12はパッド接続用配線22、ヴィア52b、IOバッファ切替用配線32、及びヴィア42を介してIOバッファ2と接続し、ボンディングパッド13はパッド接続用配線23、ヴィア53b、IOバッファ切替用配線33、及びヴィア43を介してIOバッファ3と接続し、ボンディングパッド14はパッド接続用配線24、ヴィア54b、IOバッファ切替用配線34、及びヴィア44を介してIOバッファ4と接続し、ボンディングパッド15はパッド接続用配線25、ヴィア55b、IOバッファ切替用配線35、及びヴィア45を介してIOバッファ5と接続される。
しかし、半導体集積回路は、設計の最終段階において、例えば、ボード基板上の隣接配線へのノイズの影響が大きいなどから、端子の並び順を変更する必要が発生する場合がある。例えば、ボンディングパッド11、12とIOバッファ2、1の接続の入替えと、ボンディングパッド13、14とIOバッファ4、3の接続の入替えの必要が発生した場合、図2、図3のように51a、52c、53a、54c、55bが選択され、ボンディングパッド11はパッド接続用配線21、ヴィア52c、IOバッファ切替用配線32、及びヴィア42を介してIOバッファ2と電気的に接続され、ボンディングパッド12はパッド接続用配線22、ヴィア51a、IOバッファ切替用配線31、及びヴィア41を介してIOバッファ1と接続され、ボンディングパッド13はパッド接続用配線23、ヴィア54c、IOバッファ切替用配線34、及びヴィア44を介してIOバッファ4と接続され、ボンディングパッド14はパッド接続用配線24、ヴィア53a、IOバッファ切替用配線33、及びヴィア43を介してIOバッファ3と接続され、ボンディングパッド15はパッド接続用配線25、ヴィア55b、IOバッファ切替用配線35、及びヴィア45を介してIOバッファ5と接続される。
以上のようにして、設計仕様に応じてヴィア51a〜51c、52a〜52c、53a〜53c、54a〜54c、55a〜55cを選択して配置することで、IOバッファ1〜5の位置を変更せずに、ボンディングパッド11〜15とIOバッファ1〜5の接続を変更して、端子の並び順の入替えが容易に行える。
次に、本発明の実施例1に係る半導体集積回路の構成を採用しなかった場合の問題点について図面を用いて説明する。図9は、従来例1に係る半導体集積回路のIO領域の一部とコア領域の一部の一例を部分的に示した平面図である。図10は、比較例1に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。なお、従来例1は、特許文献1に対応するものであり、比較例1は、従来例1を応用して端子の並び順を変更したものである。
例えば、従来例1に係る半導体集積回路は、接続パッド141a〜141c、142a〜142d(ボンディングパッド)と、その下に配されたIOセル131a〜131g(IOバッファ)とをヴィア161を介して接続したCUP(Circuit Under Pad)構造となっている(図9参照)。CUP構造では、接続パッド141a〜141c、142a〜142dとIOセル131a〜131gの接続関係は1対1に固定配置されているのが一般的であり、CUP構造を採用することで、チップサイズの縮小に貢献していることは、広く知られている。
従来例1(図9参照)に示される一般的な構成部分を抜き出し、詳細な内部論理ゲート部分との接続関係を付与すると、例えば、比較例1(図10参照)のようにすることができる。すなわち、接続パッド141a〜141c、142a〜142dはそれぞれヴィア161を介して対応するIOバッファ131a〜131gに接続されている。IOバッファ131a〜131gには、それぞれ第1層信号配線151が接続されている。それぞれの第1層信号配線151は、内部に配置された論理ゲートブロック並び181の対応する論理ゲートブロックにそれぞれ接続されている。
ここで、顧客要求や電気特性未達成他により接続パッドの入替えが必要となった場合、IOバッファの入替えと入替えを行う相互のIOバッファのサイズの違いによるIOバッファの並び方向の配置移動を伴う場合もあるが、以下の例では同サイズとしてIOバッファ131eとIOバッファ131fに接続される信号のみを入れ替えるとする。
IOバッファ131fに接続される第1層信号配線151のうち右側の第1層信号配線151において、配線接続変さらによる第2層追加信号配線172と追加ヴィア171により配線層を別層に切り替えるとともに、配線接続変さらにより第1層信号配線削除部分153を削除することにより、配線の接続経路を変更している。配線の削除に伴い、削除された配線部分の手前(論理ゲートブロック並び181側)では、第1層信号配線151と同層に第1層追加信号配線152の追加を行い配線の接続経路を変更している。同様に、IOバッファ131fに接続される第1層信号配線151のうち左側の第1層信号配線151とIOバッファ131eの信号配線についても接続変更が行われている。
さらに、接続経路の変更での配線層の切り替えによるヴィア追加と配線経路の変さらにより、配線抵抗と配線容量は変化し、配線遅延が大きく変化する。このため、信号を駆動する論理ゲートにおいても駆動能力の過不足の見直しが必要となる。この時、駆動能力が合致しないと判断した場合、見合う駆動能力を持つ論理ゲートブロックに接続しなおすため、新たな配線変更が必要となる。このように接続変さらにより論理ゲートブロック(論理ゲートブロック削除部分183)は削除され、新たに接続変さらにより追加された論理ゲートブロック(追加論理ゲートブロック182)が接続される。
さらに、配線経路の変化により、信号接続の確認の検証と、信号配線の配置間隔の検証と、変更部分の遅延変化と論理ゲートブロックの接続変さらによる動作タイミングの検証などを行うことが必須となる。
接続パッドとIOバッファとの接続においては、通常、自動配線ツールが用いられることが多いが、比較例1(図10参照)のような入替えにおいての変更作業は自動ツールを用いる事は難しく、手作業にて配線修正などの再レイアウトを実施する場合が多い。このため、変更箇所が多い場合などにおいては、修正に多くの時間を要し、さらに修正ミスの作り込みも起き易くなる。また、配線経路の変化によって配線抵抗や配線容量が変化し、回路特性が変化するため、レイアウト検証及び動作タイミング検証を実施することが必須となる。そのため、従来技術を用いた手法では、レイアウト設計の手戻りの影響が大きく、設計期間が増大するという問題がある。
一方、実施例1(図1参照)のように、任意のIOバッファとこれと接続しているボンディングパッド以外の他のボンディングパッドへと接続変更するためのIOバッファ切替用配線を、一つまたはそれ以上隣に配置される他のIOバッファの領域上まで延長して配線し、前記任意のIOバッファが持つ前記IOバッファ切替用配線は、隣接する他のIOバッファが持つ前記IOバッファ切替用配線と短絡することなく並行に配線された構成を有することにより、ボンディングパッドとIOバッファの接続の変更が生じた場合、レイアウト設計の手戻りの影響が大きく、かつ、設計期間が増大するという従来技術の問題を解決することができる。
つまり、実施例1によれば、任意のIOバッファが一つまたはそれ以上隣に配置される他のIOバッファの領域上まで延長して配線されたIOバッファ切替用配線を持つことで、任意のIOバッファと隣接したIOバッファ上層にあるボンディングパッドとを前記IOバッファ切替用配線を介して容易に接続することが可能となり、任意のIOバッファの位置を移動することなく任意のIOバッファと接続するボンディングパッドの並びを修正することで、設計期間が増大しない。
さらに、実施例1では、ヴィアのみで切替えるため、電気的特性の変化も少なく、IOバッファは外部端子に接続する容量を駆動する為に大きな駆動能力を有しているので、前述のボンディングパッドとIOバッファの接続を変更しても回路特性が変化することがなく、レイアウト検証及び動作タイミング検証を実施する必要もないので、設計期間が増大しない。
なお、実施例1においては、任意のIOバッファのIOバッファ切替用配線を隣接する両隣一つずつのIOバッファ領域上に延長することで両隣のIOバッファ領域上に存在するボンディングパッドと自由に接続変更できる例を示したが、片方又は両隣2つ以上のIOバッファ領域上まで延長することで、接続変更できるボンディングパッドの数を増やしてもよい。この点については他の実施例で説明する。また、実施例1は、CUP(Circuit Under Pad)構造を用いた例を示しているが、CUP構造に限定するものではない。
実施例1によれば、以下のような効果を奏する。
第1に、ボンディングパッド11〜15とIOバッファ1〜5との接続の変更が生じた場合、従来に比べて短期間での変更を実施することができる。その理由としては、それぞれのボンディングパッド11〜15毎にボンディングパッド接続用のヴィア51a〜51c、52a〜52c、53a〜53c、54a〜54c、55a〜55cと、IOバッファ切替用配線31〜35と、IOバッファ切替用のヴィア41〜45を有し、IOバッファ切替用配線31〜35はIOバッファ1〜5の並び方向の片側または両側のそれぞれ単一または複数のIOバッファを跨る構成であり、接続の切替はヴィアの切替のみで行えるため、修正が容易で電気的特性の変化も少なくなり、修正に伴う検証も小規模となり、設計において大きな後戻りが生じないからである。
第2に、チップ面積が増大することなくパッドとIOバッファの接続関係を変更することができることである。その理由としては、IOバッファ切替用配線31〜35を階段状の形状とし、対応するIOバッファ1〜5の個々に領域に含めることで、IOバッファ切替用配線31〜35が全て同じ形状とすることができ、隣接配置されたIOバッファ1〜5上でIOバッファ切替用配線31〜35間で配線が重ならいようにIOバッファ切替用配線31〜35の隣接配置が可能となる。その結果、IOバッファ1〜5とIOバッファ切替用配線31〜35とを接続するコンタクト41〜45の配置位置が一定にすることができ、複数種類のIOバッファを準備する必要がなくなるからである。また、IOバッファ切替用配線31〜35を、対応するIOバッファ1〜5上の同じ場所に配置することで切り替えが可能となるため、設計が容易である。
本発明の実施例2に係る半導体集積回路について図面を用いて説明する。図4は、本発明の実施例2に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。図5は、本発明の実施例2に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。
図4を参照すると、実施例2に係る半導体集積回路では、ボンディングパッド12〜14が上段(下段でも可)で単列になった単列配置としたものである。その他の構成は、実施例1と同様である。
なお、図5は、ボンディングパッド12、13とIOバッファ3、2の接続の入替えの必要が発生した場合の例であり、この場合、ヴィア52a、53c、54bが選択され、ボンディングパッド12はパッド接続用配線22、ヴィア53c、IOバッファ切替用配線32、及びヴィア43を介してIOバッファ3と接続され、ボンディングパッド13はパッド接続用配線23、ヴィア52a、IOバッファ切替用配線32、及びヴィア42を介してIOバッファ2と接続され、ボンディングパッド14はパッド接続用配線24、ヴィア54b、IOバッファ切替用配線34、及びヴィア44を介してIOバッファ4と接続されることになる。
実施例2によれば、実施例1と同様な効果を奏する。
本発明の実施例3に係る半導体集積回路について図面を用いて説明する。図6は、本発明の実施例3に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。図7は、本発明の実施例3に係る半導体集積回路のIO領域における配線接続方法の一例を部分的に示した平面図である。
図6を参照すると、実施例3に係る半導体集積回路では、ボンディングパッド12〜15が上段(下段でも可)で単列になった単列配置とし、IOバッファ切替用配線31〜35の段数を2段としたもの(最下段部の1段を削除したもの)である。その他の構成は、実施例1と同様である。
なお、図7は、ボンディングパッド12、13、14に接続されるIOバッファの変更の必要が発生した場合の例であり、ここでは、ヴィア52a、53c、54bが選択され、ボンディングパッド12はパッド接続用配線22、ヴィア51a、IOバッファ切替用配線31、及びヴィア(図示せず;図1の41に相当)を介してIOバッファ(図示せず;図1の1に相当)と接続され、ボンディングパッド13はパッド接続用配線23、ヴィア52a、IOバッファ切替用配線32、及びヴィア42を介してIOバッファ2と接続され、ボンディングパッド14はパッド接続用配線24、ヴィア53a、IOバッファ切替用配線33、及びヴィア43を介してIOバッファ3と接続され、ボンディングパッド15はパッド接続用配線25、ヴィア55b、IOバッファ切替用配線35、及びヴィア45を介してIOバッファ5と接続されることになる。この場合、IOバッファ4及びIOバッファ切替用配線34は用いられず、IOバッファ切替用配線34に接続されるヴィアは存在しない。
実施例3によれば、実施例1と同様な効果を奏するとともに、実施例1よりもボンディングパッドに接続されるIOバッファの変更可能な範囲が小さくなるが、IO領域を小さくすることができる。
本発明の実施例4に係る半導体集積回路について図面を用いて説明する。図8は、本発明の実施例4に係る半導体集積回路のIO領域における構成を部分的に示した平面図である。
図8を参照すると、実施例4に係る半導体集積回路では、ボンディングパッド11〜15が上段(下段でも可)で単列になった単列配置とし、IOバッファ切替用配線31〜35の段数を4段としたもの(最上段部の1段を追加したもの)である。ヴィア51dは、ヴィア51aよりも上側かつ右側に配置されている。同様に、ヴィア52d、53d、54dについても、対応するヴィア52a、53a、54aよりも上側かつ右側にて同じ位置に配置されている。ヴィア51dは、IOバッファ切替用配線31とパッド接続用配線23とを電気的に接続可能にする。ヴィア52dは、IOバッファ切替用配線32とパッド接続用配線24とを電気的に接続可能にする。ヴィア53dは、IOバッファ切替用配線33とパッド接続用配線25とを電気的に接続可能にする。その他の構成は、実施例1と同様である。
実施例4によれば、実施例1と同様な効果を奏するとともに、実施例1よりもIO領域を大きくなるが、ボンディングパッドに接続されるIOバッファの変更可能な範囲を大きくすることができる。
本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1〜5 IOバッファ
11〜15 ボンディングパッド
21〜25 パッド接続用配線
31〜35 IOバッファ切替用配線
41〜45 ヴィア
51a〜51d、52a〜52d、53a〜53d ヴィア
54a〜54d、55a〜55c ヴィア
121 コア電源配線
131a〜131g IOセル
141a〜141c 接続パッド
142a〜142d 接続パッド
143a〜143d 接続パッド
151 第1層信号配線
152 第1層追加信号配線
153 第1層信号配線削除部分
161 ヴィア
171 追加ヴィア
172 第2層追加信号配線
181 論理ゲートブロック並び
182 追加論理ゲートブロック
183 論理ゲートブロック削除部分
201〜206 外部端子
211〜216 外部端子用導入配線
221〜226 内部回路用導入配線
231〜234 コンタクト
241〜243 導入配線接続用配線線分
251〜254 コンタクト
261、262 導入配線接続用配線線分
271、272 IOセル

Claims (10)

  1. 一列に配列された複数のIOバッファと、
    各前記IOバッファに対応して配列されるとともに、前記IOバッファと異なる層に配された複数のパッド接続用配線と、
    各前記IOバッファに対応して一列に配列されるとともに、前記IOバッファ及び前記パッド接続用配線と異なる層にて対応する前記パッド接続用配線の一部と重なるように配置され、かつ、対応する前記パッド接続用配線の1又は2以上の隣に配置された他のパッド接続用配線まで延長して配線された複数のIOバッファ切替用配線と、
    を備え、
    各前記IOバッファ切替用配線は、その隣の他のIOバッファ切替用配線と短絡しないように同じ形状に形成され、
    各前記IOバッファは、同じ位置にて対応する前記IOバッファ切替用配線と電気的に接続されることを特徴とする半導体集積回路。
  2. 前記IOバッファ切替用配線は、1又は2つ以上の段差を有する階段状に形成されていることを特徴とする請求項1記載の半導体集積回路。
  3. 前記IOバッファ切替用配線の前記延長して配線された部位は、対応する前記パッド接続用配線の一部と重なる領域から列方向の両側又は片側に配置されていることを特徴とする請求項1又は2記載の半導体集積回路。
  4. 前記IOバッファ切替用配線は、対応する前記IOバッファと前記パッド接続用配線との間にて両者と離間して配置されることを特徴とする請求項1乃至3のいずれか一に記載の半導体集積回路。
  5. 対応する前記IOバッファ切替用配線に接続された複数のパッドを備え、
    前記複数のパッドは、千鳥配置又は単列配置されていることを特徴とする請求項1乃至4のいずれか一に記載の半導体集積回路。
  6. 前記IOバッファに対応して配置されるとともに、対応する前記IOバッファと前記IOバッファ切替用配線とを電気的に接続する複数の第1のヴィアと、
    前記IOバッファ切替用配線と、対応する前記パッド接続用配線又は前記他のパッド接続用配線とを電気的に接続可能な複数の第2のヴィアと、
    を備えることを特徴とする請求項1乃至5のいずれか一に記載の半導体集積回路。
  7. 前記第2のヴィアは、前記IOバッファ切替用配線と、対応する前記パッド接続用配線とを電気的に接続する場合、対応する前記第1のヴィアと重なる位置に配置されることを特徴とする請求項6記載の半導体集積回路。
  8. 前記第2のヴィアは、前記IOバッファ切替用配線と前記他のパッド接続用配線とを電気的に接続する場合、対応する前記第1のヴィアから行方向にずれた位置に配置されることを特徴とする請求項6記載の半導体集積回路。
  9. 前記複数のIOバッファ切替用配線のうち所定のIOバッファ切替用配線は、対応する前記第1のビアを介して前記IOバッファに接続されていないことを特徴とする請求項1乃至8のいずれか一に記載の半導体集積回路。
  10. 前記複数のIOバッファ切替用配線のうち所定のIOバッファ切替用配線は、対応する前記第2のビアを介して対応する前記パッド接続用配線及び前記他のパッド接続用配線のいずれにも接続されていないことを特徴とする請求項1乃至9のいずれか一に記載の半導体集積回路。
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