CN101320729A - 半导体集成电路 - Google Patents

Abstract

一种半导体集成电路，包括用于传输第一电源电压的第一电源布线(VDD1)；通过被提供上述第一电源电压来进行工作的逻辑电路块(CKB)；用于传输被设为电压比第一电源电压高的第二电源电压的第二电源布线(VDD2)；连接第一电源布线和第二电源布线的开关(MPS)；和在第一电源电压产生了电位降的情况下，控制开关以使第二电源布线能断续地连接到第一电源布线上的控制电路(VCTLC)。通过控制电路的控制能防止局部的电源电压变动，由此实现半导体集成电路的电源性能的提高，所以不需要经常满足LSI芯片的最大工作电流的设计。目的在于使半导体集成电路的电源性能提高而不会使制造成本大幅上升。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路，尤其涉及半导体集成电路中的电源系统的改进技术，例如涉及有效适用于针对便携式设备的系统LSI的技术。

背景技术

近年来，由于半导体工艺技术的进步，已能够在一个芯片上集成所需要的系统功能的大部分。例如声音处理IP(Intellectual Property)及图像处理IP等与CPU一起得以集成。这种LSI芯片被称为SoC(System-on-a-Chip)。另一方面，由于工艺的细微化，构成LSI芯片的各元件其特性无法改善的情况也表面化。例如，可列举出LSI芯片的布线的片电阻逐年增加的情况。例如为了使用铜来制造LSI，则作为线材的表皮而需要被称为嵌入(damascene)的结构。由于在工艺细微化的同时该嵌入所占的比例将会变多，所以线材的片电阻逐年增加的情况受到指出。进而由于构成这种LSI芯片的各IP要求信息处理性能的提高，所以工作频率逐年变高。通过这样提高了集成力，就还能在LSI芯片内部搭载多个CPU，电流消耗密度比以往更加增加。从而担心因LSI芯片内部的电压降而造成的性能恶化。

[非专利文献1]“ln-situ measurement of supply-noise maps withmillivolt accuracy and nanosecond-order time resolution”Symp.on VLSICircuit，pp.78-79，June 2006.

[非专利文献2]“Hierarchical Power Distribution with 20 PowerDomains in 90-nm Low-Power Multi-CPU Processor”，ISSCC Dig.Tech.Paper.pp.540-541，Feb.2006。

发明内容

为了维持LSI的性能，LSI芯片的电源设计非常重要。但是，通过以往所采取的电源布线强化方法难以回避此问题。这可列举出制造成本的上升。增加LSI芯片内部的电源布线总数就会追加新的金属布线工艺，制造成本就会增加。从而，特别是对于成本削减意识较高的针对民用的LSI来说，简单地进行电源布线强化被认为很困难。因而本发明人等着眼于以下方面对课题进行了整理。

(1)在被称为SoC的LSI中，在一个LSI芯片上集成多个CPU和许多硬件加速器。作为被集成的CPU有高速工作的CPU和低速工作的CPU被集成的情况。若从功率消耗的观点来看，低速工作CPU及硬件加速器基本上功率消耗较少，在高速CPU中消耗功率较大。因此，可以认为在这种LSI中仅仅在高速工作的CPU内部的局部发生功率集中，所以局部的电源增强在抑制成本上是有效的。

(2)最近的外带电源IC为了高效率化而大多采用被称为开关型的调节器电路方式。这一类型的调节器的电压转换效率较高、为90％以上，在考虑了系统全体的低功率化时优点较大。但是，这一类型的调节器具有在控制电压的稳定化上花费时间之类的课题。因此在电源控制上存在失效时间(大约10微秒)，即便在这段时间电源电压降低，在该期间内电源电路也不能准确地保证电压。在增强电源的情况下，这一响应时间的高速化也被作为重要的原因之一。

(3)近些年的SoC虽然性能提高显著，但需要该性能的时间相对于SoC的产品寿命却非常短。例如，即便考虑便携式设备，通常大部分是电话的等待或简单的事务处理，需要大量使用图形的最大处理性能的情况非常少。因此若进行始终满足SoC的最大工作电流这样的设计，则不得不使SoC内部的电源网格更加低阻抗化，结果是当通常使用时就必须进行苛刻的技术要求的产品设计。这需要进一步增加布线层、或者增加电源布线条数等在通常使用中不需要的对策，所以将会牵涉到制造成本的大幅上升。

本发明的目的在于提供一种用于使半导体集成电路的电源性能提高而不会使制造成本大幅上升的技术。

本发明的上述以及其他目的和新的特征根据本说明书的记述以及附图将会明确。

如下简单说明本申请所公开的发明之中有代表性的技术方案。

即，设置用于传输第一电源电压的第一电源布线；能通过被提供上述第一电源电压来进行工作的逻辑电路块；用于传输被设为电平比上述第一电源电压高的第二电源电压的第二电源布线；能连接上述第一电源布线和上述第二电源布线的开关；以及在上述第一电源电压产生了电位降的情况下，控制上述开关以使上述第二电源布线能断续地连接到上述第一电源布线的控制电路。通过上述控制电路的控制，能防止局部的电源电压变动，由此能实现半导体集成电路的电源性能的提高。由于通过上述结构实现了半导体集成电路的电源性能的提高，所以不需要经常满足LSI芯片的最大工作电流这样的设计，由此避免制造成本的大幅上升。

如下简单说明由本申请所公开的发明之中有代表性的技术方案所得到的效果。

即，能够提供一种用于使半导体集成电路的电源性能提高而不会使制造成本大幅上升的技术。

附图说明

图1是作为本发明的半导体集成电路的一例的LSI芯片的结构例框图。

图2是应用于上述LSI芯片的环形振荡器的电压与频率的关系说明图。

图3是上述LSI芯片中的电压测定电路和电压控制电路的结构例框图。

图4是在上述LSI芯片中用于实施电压控制的状态转变说明图。

图5是用于说明上述LSI芯片中的电压控制的定时图。

图6是上述LSI芯片中的电压控制的说明图。

图7是上述LSI芯片中的电压测量部的结构例电路图。

图8是上述电压测量部中的主要部分的工作定时图。

图9是上述LSI芯片中的动态比较器电路的结构例电路图。

图10是上述动态比较器电路中的主要部分的工作定时图。

图11是上述LSI芯片中的数字控制电路的结构例电路图。

图12是上述LSI芯片的其他结构例框图。

图13是上述LSI芯片中所包含的电平转换电路的结构例电路图。

图14是上述LSI芯片中所包含的电平转换电路的其他结构例电路图。

图15是上述LSI芯片中所包含的电平转换电路的结构例电路图。

图16是上述LSI芯片中所包含的电平转换电路的结构例电路图。

图17是上述LSI芯片的其他结构例框图。

图18是上述电压控制电路的其他结构例框图。

图19是采用多个开关来实施上述LSI芯片中的开关控制时的结构例电路图。

图20是更加高精度地进行上述LSI芯片中的开关控制时的结构例电路图。

图21是上述LSI芯片中的主要部分的布局例说明图。

图22是上述LSI芯片中的主要部分的布局例说明图。

图23是上述LSI芯片中的主要部分的布局例说明图。

图24是上述LSI芯片中的主要部分的其他结构例电路图。

图25是上述LSI芯片中的主要部分的布局例说明图。

图26是上述LSI芯片中的主要部分的布局例说明图。

图27是关于上述LSI芯片中的电源接通以及切断控制的说明图。

图28是上述LSI芯片中控制薄膜开关时的定时图。

图29是表示上述LSI芯片中实施电压控制时的工作流程图。

图30是表示上述LSI芯片中实施电压控制时的工作的其他流程图。

图31是将本发明与分级型电源切断机构一起进行集成时的一实施例。

图32是用于将图31记载的实施例集成在LSI上的一实施例。

图33是集成DVB开关、薄膜开关及其控制电路的区域的电路图。

图34是用于实现图33的结构的布局的一实施例。

附图标记说明

FB1～4：反馈控制信号

CKB：逻辑电路块

REG1：片外调节器

REG2：片内调节器

VMON：电压测定电路

VCTLC：电压控制电路

SYSC：系统控制电路

ACK：响应信号

EN：使能信号

VDD1：第一电源

VDD2：第二电源

VCC：I/O用电源

SOC：LSI芯片

PSW：电源切断开关

VSS：接地电源

VSSM：假想接地电源

REGC1：控制信号

VMC：电压测量部

DDETC：延迟测量部

ADC：模拟/数字转换部

FSM：有限状态机

DVBC：动态电压增压控制信号

DVBCTLC：动态电压增压控制电路

MONIE：片内电压计使能信号

MONIOUT：片内电压计输出信号

CTLCDVB：控制电路

D1～D3：延时电路

CMPO～n：比较器电路

CPEO～n：比较器使能信号

PHC：探测头电路

PCRC：贯通电流抑制电路

DLC：动态锁存比较器电路

LTC：锁存电路

EQC：均衡器电路

PG：脉冲发生电路

LS：电平转换电路

HPC：高性能电路块

LPC：低功率电路块

MPS：P型MISFET

VSSMH_SPDi：由薄膜开关所切断的上位假想接地

VSSM_PDi：由厚膜开关所切断的电源区域假想接地

VSSM_CPD：由厚膜开关所切断的公共区域假想接地

SPD：子电源区域

PD：电源区域

VDDIPAD：DD1焊盘

VSSPAD：VSS焊盘

VDD2PAD：VDD2焊盘

DVBCA DVB：控制电路集成区域

具体实施方式

1.代表性的实施方式

首先，就本申请中所公开的发明的有代表性的实施方式说明其概要。在关于有代表性的实施方式的概要说明中附加括号来参照的附图参照标记只不过是示例被包含于附加了它的构成要素的概念。

本发明的有代表性的实施方式所涉及的LSI芯片(SOC)包括：用于传输第一电源电压的第一电源布线(VDD1)；能通过被提供上述第一电源电压来进行工作的逻辑电路块(CKB)；用于传输被设为电平比上述第一电源电压高的第二电源电压的第二电源布线(VDD2)；能连接上述第一电源布线和上述第二电源布线的开关(MPS)；以及在上述第一电源电压发生了电位降的情况下，控制上述开关以使上述第二电源布线断续地连接到上述第一电源布线的控制电路(VCTLC)。通过上述控制电路的控制，能防止局部的电源电压变动，由此实现了半导体集成电路的电源性能的提高。由于通过上述结构实现了半导体集成电路的电源性能的提高，所以不需要经常满足LSI芯片的最大工作电流这样的设计。因此，能抑制LSI芯片中的制造成本的大幅上升。此时，上述控制电路能采用与外带的电源电路相比，控制时间常数较小、能进行高速控制的电路，且与CMOS数字工艺的亲和性较高的电路。

2.实施方式的说明

接着，进一步详述实施方式。

图1表示作为本发明的半导体集成电路的一例的针对便携式设备的系统LSI(以下，称为“LSI芯片”)。

图1所示的LSI芯片SOC没有特别限制，包括逻辑电路块CBK、系统控制电路SYSC、电压测定电路VMON、电压控制电路VCTLC、以及片内调节器REG2，通过公知的半导体集成电路制造技术而形成在单晶硅基板等一个半导体基板上。

上述逻辑电路块CBK包含CPU(中央处理装置)、DSP(数字信号处理器)、图像处理功能等硬件(IP)等。这种逻辑电路块CBK被连接到第一电源VDD1和接地电源VSS上进行工作。电源切断开关机构PSW能够切断逻辑电路块CBK的电源供给。在不需要使逻辑电路块CBK工作的情况下，通过电源切断开关机构PSW将逻辑电路块CBK的电源供给切断即可。第一电源VDD1通常由被配置在LSI芯片SOC的外部的片外调节器REG1产生，并提供给该LSI芯片SOC。片外调节器REG1通过被供给电源VDH来进行工作。将片外调节器REG1放置于LSI芯片SOC之外的理由是，电源转换效率较高的电源电路按与LSI芯片SOC的制造工艺不同的制造工艺来进行设计无论成本上还是性能上都具有优势的缘故。在本实施例中该LSI芯片SOC具有电平被设定得高于LSI芯片的通常工作用电源即第一电源VDD1的第二电源VDD2，为了使该第二电源VDD2与第一电源VDD1局部地导通而设置片内调节器REG2。该片内调节器REG2通过电压测定电路VMON来进行工作控制。此外，VCC被设为LSI芯片SOC中的I/O用电源。

电压测定电路VMON中的电压测量结果(电压信息)被输入到电压控制电路VCTLC。该电压控制电路VCTLC处理从上述电压测定电路VMON所传递的电压信息，根据控制信号REGC1来控制片内调节器REG2，并且实施与可以进行LSI芯片SOC的统筹管理的系统控制电路SYSC的信号交换。该片内调节器REG2作为用于在第一电源VDD1的电位局部降低了的情况下，将第一电源VDD1电位返回所希望的值的电流供给电路而工作。上述片内调节器REG2如以下那样发挥作用。

(1)能够防止因时间上的瞬间电流变动而造成的电源电压低下。在这种情况下，假设片外调节器REG1的控制时间常数比片内调节器REG2的控制时间常数还要长。从而，在电源控制上就存在失效时间(大约10微秒)，即便在这段时间电源电压低下，在此期间内电源电路也不能准确地保证电压。在这种情况下，如果采用本实施例的结构，通过在LSI芯片SOC内部对电压变动进行检测，并从具有高于第一电源VDD1电压的第二电源VDD2供给电流，就能避免第一电源VDD1的电压降低。有可能使片内调节器REG2的时间常数充分小于片外调节器REG1的时间常数。

(2)可以进行超过电源设计时的电流容许量的电流消耗时的电流供给的辅助。通常，LSI芯片在设计当初计算容许电流，以能够供给该电流的方式来实施电源干线的设计。但是，近年来的LSI芯片虽然性能提高显著，但需要该性能的时间相对于LSI芯片的产品寿命来说却非常短。例如，即使考虑便携式设备，通常大部分是电话的等待或简单的事务处理，需要大量使用图形的最大处理性能的情况非常短。因此，若对LSI芯片的设计以满足该最大工作电流的方式来设计全部，则不得不使LSI芯片内部的电源网格更加低阻抗化，为此，就需要进一步增加布线层、或者增加电源布线条数等对策。这将牵涉到提高制造成本。

而根据本实施例，就能使上述那样的成本增加最小化。也就是说，如果电源电压高，则即便加大途中的电压降也可以在目的电路部施加所希望的电压，所以高电压的电源布线与低电压的电源布线相比，即便加大布线电阻也不会有故障。作为使用高电源时的缺点，可以认为功率消耗量较多，但需要高性能的实效时间较短，所以能够使在该处的功率消耗增大的影响减小到非常小。在LSI芯片SOC中如上述那样包含多个逻辑电路块(CKB)，特别是在考虑集成多个CPU的多芯的情况下，在一个LSI芯片SOC上将产生多个电流消耗点。片内调节器REG2还可以在LSI芯片SOC上搭载多个。另外，若逻辑电路块CKB与片内的电源切断开关机构PSW并用，则还能够对针对便携式设备的LSI芯片的低泄漏电流化有贡献。

如上述那样，片内调节器REG2其控制响应的时间常数小于片外调节器REG1。通常，为了使LSI的电源质量提高，需要电源的稳定化，为了该稳定化就必须设置电容元件。设置该电容元件的理由是与电源电路的控制响应时间常数有很深的关系。电源电路通过控制电流供给量来调整输出电源的电平。该控制特别是在开关型调节器的情况下离散地实施，所以在一次控制期间与下一控制期间之间的所谓的失效时间中无法跟踪电流的变化。在该期间电流消耗增加的情况下，从LSI芯片SOC侧将会感到电压降。因而在该期间为了使电压稳定化也设置电容元件C1，C2，C3，以吸收电流消耗的急剧变动。将这种目的的电容称为稳定化电容。稳定化电容强烈地依赖于电源电压变动的时间常数，但例如在需要100nF左右的电容的情况下，很难将其形成在LSI芯片内。既然无法在LSI芯片内集成稳定化电容，就与在芯片外部设置电源电路这种情况在电源稳定化的意义上等价。从而，如果作为SOC的标准没有来自芯片外部的电源供给条数的限制等理由，积极地在片内集成电源电路的意义就将没有。为此，在芯片内部集成电源电路的例子迄今不怎么实施。但是在这里若假设电压控制的响应时间常数非常短，则状况将有所改变。也就是说，由于可以高速地控制电源，所以电压控制的失效时间变短，即便不使用稳定化电容等无源元件也能够实现电源的稳定化。特别是在数字电路中，具有电压脉动等微小噪声只要在设计范围内就不会怎样对性能带来影响之类的优点，如果利用这一优点就可以通过高速地控制电源电压来维持逻辑电路的性能。进而，如果能够以与数字CMOS电路工艺的亲和性较高的电路方式来实现片内调节器REG2，就可以在LSI芯片SOC内部的任意地方设置片内调节器REG2。现在主流的LSI是从LSI的4边取出电源和信号的方式。从而，就有芯片的中心部与芯片的边缘部相比，电压降低的影响变大的倾向。根据本实施例，在这种芯片中心部也可以积极地搭载可高速工作的电路块。

接着，就上述片内调节器REG2的控制例进行说明。

作为电源电路，已知有模拟控制型的电路。在本实施例中也可用这种模拟电路来构成。但是，模拟电路可列举出用微细工艺设计困难，和使用微细工艺的高速响应控制电路的设计很难，所以在这里就数字控制型进行叙述。

作为电压测定电路VMON使用应用了环形振荡器的例子进行说明。环形振荡器如作为电压控制型发射器而已知的那样，具有发射频率依照电源电压发生变化这样的特征。该电压对频率的关系若根据非专利文献(1)，则如图2所示那样相对于电源电压是单调增加函数。此外，横轴是电源电压，纵轴是频率。利用这样相对于电源电压为单调增加函数的关系，以频率信息为基础来观测电源电压的变动，并实施电源电压控制。本实施例具备测量该频率的部件和将该测量到的频率转换成数字信号的部件，并根据该测量到的频率信息来控制片内调节器REG2。

在控制时，还可以利用作为频率的倒数的延迟。在电源电压的变动范围受限的情况下，由于即使对电压和延迟时间的关系进行线形近似，其误差变小，所以即便以单纯的电路结构也能够实施高精度的测定和控制。这里以延迟时间为例来进行说明。

图3表示上述电压控制电路VCTLC的结构例。

虽然没有特别限制，但上述电压控制电路VCTLC，如图3所示那样包含电压测量部VMC、有限状态机FSM、以及动态电压增压控制电路DVBCTLC。这里，以使电压动态地变化这样的含义，将片内电源电路(REG2)称为动态电压增压电路。电压测量部VMC包含接收来自上述环形振荡器的片内电压计输出信号MONIOUT并测量该片内电压计输出信号MONIOUT的延迟时间的延迟测量部DDETC，和将该测量到的延迟信息转换成数字信号的模拟/数字转换部ADC。动态电压增压控制电路DVBCTLC接收来自上述模拟/数字转换部ADC的输出信号并控制片内调节器REG2中所含的P型MISFET。有限状态机FSM进行来自LSI芯片SOC的统筹控制部的请求信号RES、使能信号EN、以及响应信号ACK的交换，并控制延迟测量部DDETC、模拟/数字转换部ADC、以及动态电压增压控制电路DVBCTLC的状态转变。

图4表示在上述有限状态机FSM的控制中的状态转变。

在这里，设想使其在电压测量结束状态(VMON OFF状态)和电压测量状态(VMON ON状态)、电压控制状态(PCTL ON状态)、校准状态(CALB)之间进行转变的情况。由于排除针对环形振荡器型电压计相对于温度或工艺差异而受到变动的影响，所以需要校准。在此例子中，通过复位信号(RESB)成为低(L)电平而转变到VMONOFF状态。从VMON OFF状态通过SVMONE信号成为高(H)电平而转变到VMON ON状态，从VMON ON状态通过SCALE成为高(H)电平而转变到校准状态，通过SPCTLE信号成为高(H)电平而转变到PCTL ON状态。从CALIBRATION ON状态在SCALE信号为高(H)电平且SPCTLE信号为高(H)电平的情况下或者SCALE＝L的情况下转变到VMON ON状态。从PCTL ON状态在SCPTLE信号为低(L)电平的情况下或者SCALE＝H且SPCTLE＝H的情况下转变到VMONON状态。

接着，利用图5说明片内调节器REG2的控制概念。

图5表示在测量电压的电压测定电路VMON上所连接的电源的电位差(本地电位差：VDD与VSS之差)和电压测定电路VMON的输出波形、片内调节器REG2的控制波形。

片内调节器REG2的控制分开电压测量期间和电压控制期间来进行。进行使这些期间与电压测定电路VMON的输出信号同步的控制。由此，检测电压低下并实施控制就变得容易。电压测定电路VMON的输出信号的频率依照本地电源的电位差变动，在本地电位差较小的情况下周期时间变长(频率较慢)，而在本地电位差较大的情况下则周期时间变短(频率较高)。根据本地电源的基准值Vtyp来测量本地电位差Vlocal变动了多少。在本实施例中，在期间T1本地电位差变小，在T2电压测定电路VMON检测出该电位差，并判断控制电路对片内调节器REG2进行控制，在期间T3实施片内调节器REG2的控制。若通过期间T3中的片内调节器REG2的控制，本地电位差返回到原来的电平，则在下一期间T4的电压测定电路VMON的周期返回到原来，所以在期间T5不实施片内调节器REG2的控制。这样，通过交替地实施电位差测量期间、和基于该测量出的电位差来实施片内调节器REG2的控制的控制期间，就能进行高精度且高速的片内调节器REG2控制。

在上述片内调节器REG2的控制方法中，若考虑缩小向LSI的搭载电路的规模，则简单的控制概念和电路方式是有效果的。作为其中一例可考虑阈值控制。关于这种控制概念用图6来进行说明。在这里，预先求出电位差变化量与频率变化量的关系，以经过预复位的周期变化量为基准对片内调节器REG2的控制进行数字判断。该经过预复位的周期变化量的阈值还可以设定多个。其结果，还可以如后述那样考虑将电源控制开关分成多个组，按照该电压电平来对其进行控制。也就是说，按照它们的值，在电位差进一步变大的情况下，实施将片内调节器REG2的驱动能力增高的控制，如果电位差为最低电位则使最小限度的片内调节器REG2进行驱动即可。只要使用这种比较单纯的方式就能够实现电位控制的高精度化和小面积化。另外，这种简单的方式有助于控制的高速化。进而，在电压降非常大的情况下，有可能内部的逻辑数据被破坏而保持不合适的数据。在这种情况下，若将临界的信号路径的数据保持电路(触发器)二重化，并设置保持前一时钟的数据的机构，则通过废弃被破坏的数据，实施根据处于经过了二重化的一方FF中的以前数据来再度实施运算等控制，还具有使针对LSI的运算的可靠性增加的效果。

接着，利用图7说明根据电压测定电路VMON的输出信号检测出电压信息而控制片内调节器REG2的电路结构。

在图7中，表示图1中的主要部分的更加详细的结构例。

电压测定电路VMON将奇数级的反相逻辑电路进行接线而构成，在这里表示由偶数级的倒相器和一个NAND(“与非”)电路所构成的环形振荡器的例子。该环形振荡器的振荡及其停止通过用片内电压计使能信号MONIE来控制NAND电路而实施。电压测定电路VMON的片内电压计输出信号MONIOUT被输入到电压测量部VMC内部。若取入片内电压计输出信号MONIOUT的电路例如采用NAND门那样的选通电路，则在电压测定电路VMON所搭载的电源区域被电源切断的情况下能够避免不定信号传播。该片内电压计输出信号MONIOUT的选通用CTL信号来控制。输入到电压测量部VMC中的电压测定电路VMON的信号，之后被输入由比较器电路CMP0至CMPn所构成的延迟测量部以及模拟/数字转换电路部。此时，进行等长布线以使向所有比较器的输入成为等负载。向该比较器CMP输入用于参考的基准电平VREF，电压测定电路VMON的输出信号与该基准电平VREF进行比较。比较的定时使用电压测定电路VMON输出自身的信号，通过电压测量部VMC内部的延时电路(D1，D2)在各比较器上附加合适的延迟而被输入。在图7中表示用于使被输入比较器的信号递变的触发器。这在电压测定电路VMON的振荡频率超前时响应控制来不及的情况下使用即可。特别是若控制来得及的话就不需要这些递变电路。来自比较器的输出信号成为数字信号。在该图所示的电路中通过设置存储来自该比较器CMP0～CMPn的输出信号的触发器电路FF0～FFn和逻辑运算电路(在这里取与存储数据的逆转信号的逻辑和)电路，而成为检测所存储的信息和差分的结构。该逻辑运算电路的输出D0～Dn被传输到高电平检测电路HLDET，以用于检测在那里的高电平。为了使这里所用的延时电路D1～D3对于工艺差异持有耐受性，加大尺寸或者使用阈值小的晶体管则有效果。

在这里，优选为将电压测定电路VMON搭载于想要实施芯片内的电位测量的任意地方，电压测量部VMC被放置于不怎么受到内部的电位变动的电源供给PAD(焊盘)附近。因此，电压测定电路VMON和电压测量部VMC的间隔有时变长。在该情况下若使用中继器电路则信号恶化不多也可以。另外，由于电压测量部VMC想极力排除电源噪声的影响，所以优选为设置低通滤波器、或者从芯片外部供给与内部逻辑电路完全不同系统的电源电压。

图8表示图7中的主要部分的工作波形。示出有片内电压计输出信号MONIOUT0～2、比较器使能信号CPE、比较器输出CO。片内电压计输出信号MONIOUT1是MONIOUT0的1/2分频信号，片内电压计输出信号MONIOUT2是MONIOUT0的1/4分频信号。片内电压计输出信号MONIOUT1和MONIOUT2的上升沿信号与MONOUT0的上升沿同步，并分别按FF内的固有延迟时间滞后。在本实施例中，比较器使能信号(CPE)是按电压测量部VMC内所设置的具有固有延迟时间D1和D2的电路延迟了延迟时间的片内电压计输出信号MONIOUT2。通过适当地设定D1和D2就可以使片内电压计输出信号MONIOUT0的一个周期同步于MONIOUT0来进行测量。这样当CPE 0～n一边持有固有的单位延时(D2)一边缓慢上升时，各比较器分别在D2的延迟被加上的定时，取入并输出片内电压计输出信号MONIOUT0。比较器输出CO对CMONE被输入的瞬间的MONIOUT0的电位与基准电平VREF进行比较，在片内电压计输出信号MONIOUT0低于基准电平VREF的情况下输出低(L)电平，反之在高的情况下输出高(H)电平。该图表示在片内电压计输出信号MONIOUT2的第二次上升沿(T2)时，电压测定电路VMON被设置的地方的本地电位差Vlocal变小，片内电压计输出信号MONIOUT0的周期变长的例子。在这种情况下，若着眼于第i比较器的输出，则第一次比较器工作时(T1″)为高(H)电平输出，但在第二次比较器工作时(T2″)成为低(L)电平输出。这样，若使用该电路，则电压测定电路VMON的输出周期就有可能作为数字信号来把握。

但是，仅仅这样则没有观测到的电压具有怎样的值之类的信息。由于电压距某基准值的差值是重要的，所以需要事先存储作为基准的电压信息。实现它的是用MEM信号所控制的触发器FF1～FFn。这是通过在芯片成为没有电位变动的状态、即备用状态时将MEM信号设成高(H)电平，将片内电压计输出信号MONIOUT0作为触发，并使比较器输出CO0～Con的值存储在FF1～FFn中。在该图中表示在第一次的片内电压计输出信号MONIOUT2的上升沿之前将MEM信号设为高(H)电平的例子。若这样进行处理，则例如第i次的比较器输出的数据保持将在从时刻T1″开始以D3的延时进行了延迟的时刻T1″′保持数据。由于时刻T1″′的比较器输出COi＝H，所以为MCOi＝H。从而，输出数据Di＝L。接下来，以第二次的片内电压计输出信号MONIOUT2成为高(H)电平的情况来说明实际测量电压的情况。此时(时刻T2″)，COi＝L、MCOi＝H，另一方面，第i次的比较器输出COi在第二次的片内电压计输出信号MONIOUT2成为高(H)电平时，COi＝L、MCOi＝H，然后其输出数据Di＝高(H)电平。这样，就可以检测出片内电压计输出信号MONIOUT0的值变化情况。

D2相当于电压测量中的分辨率。如果D2小、且能够大量集成比较器，则测量的电压分辨率可以变小，但面积和消耗功率将会增大。按照芯片的电压控制的目标值来进行设计即可。

在图9中表示可以适用于图7中的CMP0～CMPn的比较器的结构例。

在芯片上检测电位差，其结果是在控制电源电压的情况下，由于电压检测精度过高，信息量也相应地变得过大，所以优选为进行简化，另外，还希望消耗的电流也较少。在该电路中，虽然电压检测精度多少有些白费，但对削减电流消耗量的电路结构进行叙述。该比较器由用于将检测的电位电平与参考电压进行比较的差动探测头PHC、动态比较器电路(DLC)、将该动态比较器电路输出的信号作为数字值保持的锁存电路(LTC)、动态比较器电路的均衡器电路EQC、经由探测头流过的贯通电流抑制电路PCRC所构成。数字信号的锁存电路采用带复位功能的脉冲锁存。为了驱动这一脉冲锁存而需要脉冲发生电路PG，但这对于多个脉冲锁存用1个就够了。

需要保持数字值的锁存电路的理由是，动态锁存比较器反复均衡期间和评价期间并测量电压。在该均衡期间，需要将读出放大器的内部节点o1、o2相等地设成中间电平。此时，若在后级被输入通常的CMOS逻辑电路，就会在该输入电路上流过贯通电流。为了避免这一点而需要数字信号锁存电路。

在本实施例中，作为该数字信号锁存电路示出了带复位功能的脉冲锁存。其理由是可以为面积最小的结构，并可以高速工作。

另外，动态锁存比较器电路为了稳定工作而优选为使构成它的读出放大器的输出负载均等化。为了使输出负载均等化，可以在两节点上附加数字信号锁存，在该图中，为了小面积化而给予与LTC的输入电路同样的负载，因此附有虚拟电路DC。

优选为动态锁存比较器电路DLC及均衡器电路EQC用阈值较小的晶体管构成。另外，优选为探测头电路PHC和贯通电流抑制电路PCRC内的模拟开关也用阈值较小的晶体管而设计。

贯通电流抑制电路PCRC依照C1信号切断从o1到o2的路径，且向接地侧的短路路径也被切断。在这里，作为切断电路，在两节点上附加n沟道型MOS晶体管和p沟道型MOS晶体管的相互包围的电路即模拟开关。通过对称地布置该电路，即便万一因驱动C1而发生了噪声，也由于原本为差动电路所以噪声的影响将被消除。

图10中表示图9所示的电路的工作波形。

通过C1信号成为高(H)电平来实施探测电路的贯通电流抑制电路的切断，并且利用C2信号使动态比较器电路的工作开始。这一时间之差取得非常短。于是，动态比较器电路的输出o1、o2获得高(H)电平、低(L)电平的信号。之后当通过C3信号起动数字锁存电路时，就可以将o1、o2信号取入到锁存电路中。在预充电期间中，用数字锁存电路来保持数据。

接着，说明根据图7所示的电压测定电路的输出D0～Dn来计算数字信息的电路。D0～Dn的信号如前述那样，仅在已存储的数据与测量到的数据不同的情况下输出高(H)电平。说明用于根据该信号来实施数字控制的一个运算方法。电压测定电路VMON的周期因设备差异、稳定条件、工艺偏离条件而敏感地变化。需要将这一变化量取入。在这里，说明从16位之中检测出高(H)电平输出4位的电路。在图7所示的电路中，例如在设D2的延时为100ps，其对应于电压变化10mV的情况下，就能够检测例如400ps的偏差即40mV的电位变动。

图11表示运算电路HCC和高电平检测电路HLDET的结构例。

运算电路HCC如图11(A)所示那样，通过NOR门和NAD门的组合，可以进行4位的信号串(IN0～IN3)之中高(H)电平信号数量的测量。如果使用这一电路，在IN0～IN3的信号之中任意一个为高(H)电平时，仅A成为高(H)电平，在任意两个为高(H)电平时，A和B成为高(H)电平。另外，在任意三个为高(H)电平时，A，B，C成为高(H)电平，在全部为高(H)电平时D成为高(H)电平。

高电平检测电路HLDET如图11(B)所示那样，使用四个运算电路HCC，可以根据图7的D0～D15的输出进行4位的高(H)电平信号的检测。这一检测结果被传递给配置在后级的逻辑电路LG。逻辑电路LG组合AND门和OR门而成。通过使用这种电路，在D0～D15的任意位置高(H)电平信号连续的4位高(H)电平信号被检测出来的情况下，输出DVBON成为高(H)电平。由此，检测出例如40mV的电位变动，可以是在电位变动为40mV的情况下能够实施电压控制的结构。

在图12中表示在LSI芯片内部搭载多个上述电压测定电路VMON时的结构例。

在芯片内部除低功率电路块LPC1，LPC2以外还配置多个高性能电路块HPC。在这种情况下，电压测定电路VMON1，VMON2被集成在多个高性能电路块HPC的电位变动大的部分(热点部)HOTSPOT1，HOTSPOT2。在本实施例中，表示了关心高性能电路块HPC1，HPC2排他地进行工作、或者高性能电路块HPC1，HPC2中某一个高速地进行工作，并共用电压控制电路的例子。在本实施例中，将VCTLC的输出信号通过选择器SEL1进行分配，以使高性能电路块HPC1，HPC2排他地进行工作。此外，在高性能电路块HPC1和HPC2同时实施同等的高速工作的情况下，还可以设置两个电压控制电路VCTLC，同时进行控制。

在用电压测定电路VMON1和电压测定电路VMON2将电压信息转换成延迟信息，并作为延迟信息向电压控制电路VCTLC进行了传递以后，用电压控制电路VCTLC转换成数字信息并实施电压控制。在这里，作为片内的调节器采用连接第二电源VDD2与第一电源VDD1的P型MISFET。这一P型MISFET的电源是VDD2，电位高于VDD1。因此，控制电位必须是以第二电源VDD2进行工作的信号。从而，在控制信号被输入到P型MISFET以前，通过将信号振幅的电平进行转换的电平转换电路将信号振幅的电平从VDD1振幅电平转换成VDD2振幅电平。

在图13中表示电平转换电路LS的结构例。

电平转换电路LS是在VDD1与VDD2的电位差并不那样存在、且VDD2在结构逻辑电路的晶体管的最大耐压以内时能够使用的电路。在该例中表示了VDD1＝1.2V、VDD2＝1.4V的例子。该电路的特征在于以VDD2作为源极的P型MISFET的基板电位是VDD1。另外，使DVB控制用的P型MISFET(MPS)的基板电极也连接到VDD1侧。这样，在使用3重阱结构的整体型CMOS工艺进行制造时就能避免面积增加。在这种情况下，在P型MISFET的基板电极上施加顺方向的偏压，在VDD1与VDD2的电位差较小为0.2V等情况下，虽然基板电流多少从VDD2侧流向VDD1侧，但不用担心P型MISFET的寄生二极管成为接通状态即所谓的锁存放大状态。

图14表示电平转换电路LS的其他结构例。

图14所示的电平转换电路14在VDD1与VDD2的电位差并不那样存在、且VDD2在构成逻辑电路的晶体管的最大耐压以内时能够使用。在该例中表示了VDD1＝1.2V、VDD2＝1.5V的例子。若将VDD2电压原封不动地外加在晶体管上时将会发生耐压破坏，所以设置耐压缓和的电路。在该电路中，在以VDD2作为源极的P型MISFET和连接第一电源VDD1与第二电源VDD2的开关上将会最大外加VDD2电压。因此，该晶体管需要用耐压多少较高的晶体管构成，优选为用I/O用的晶体管来设计、或者用逻辑上使用的晶体管和I/O晶体管的中间膜厚的晶体管来进行设计。这一电路的特征在于以VDD2作为源极的P型MISFET的基板电位是VDD1。另外，使DVB控制用的P型MISFET(MPS)的基板电极也连接到VDD1侧。这样一来在使用3重阱结构的整体型CMOS工艺进行制造时，就能够避免面积增加。在这种情况下，在P型MISFET的基板电极上施加顺方向的偏压，在VDD1与VDD2的电位差较小为0.3V等情况下，虽然基板电流多少从VDD2侧流向VDD 1侧，但不用担心P型MISFET的寄生二极管成为接通状态即所谓的锁存放大状态。在VDD1与VDD2的电位差成为晶体管上寄生的二极管接通的电压(大约0.6V)之前，没有锁存放大的担心。

图15表示电平转换电路LS的其他结构例。

图15所示的电平转换电路LS在VDD1与VDD2的电位差并不那样存在、且VDD2在构成逻辑电路的晶体管的最大耐压以内时能够使用。在该例中表示了VDD1＝1.2V、VDD2＝1.4V的例子。这一电路的特征在于以VDD2作为源极的P型MISFET的基板电位是VDD2。另外，使DVB控制用的P型MISFET(MPS)的基板电极也连接到VDD2侧。这样，在使用3重阱结构的整体型CMOS工艺进行制造时将会增加发生面积，但可以是在P型MISFET的基板电极上根本不施加顺方向的偏压的结构。在VDD1与VDD2的电位差较大的情况下将避免锁存放大，所以很合适。进而，这种电路结构与SOI技术相合性较好。特别是在完全空乏型SOI中可以按每个元件分离基板电极。因此，即便采用本电路方式，也可最小限度地抑制面积增大。这一方式还可适用于图14类型的结构。

图16表示即便在第二电源VDD2的电压超过晶体管的耐压的情况下，也用与逻辑电路中使用的晶体管相同的薄膜晶体管来构成电平转换电路以及连接VDD1与VDD2的开关晶体管的所有晶体管时的结构例。

在图14所示的结构中使用膜厚较厚的晶体管的理由是因为连接第一电源VDD1与第二电源VDD2的晶体管的门电位施加0V与VDD2电位的缘故。这是由于电平转换电路的接地为0V。从而，例如在VDD1＝1.2V、VDD2＝1.5V时设电平转换电路LS的接地VSS2＝0.3V，则电平转换电路LS的输出就成为在1.5V与0.3V之间转变的信号，所以构成这些电路的晶体管可以全部用与逻辑电路中使用的晶体管相同种类的晶体管来构成。VSS2电位由于消耗电流并不那么多，所以该电位的生成利用因二极管连接而造成的电位上升、或者使用片内的调节器即可。

图17中表示在芯片内部设置了温度测量部时的其他结构例。

在图1所示的结构上追加了温度测量部TMP。将温度测量部TMP中的温度测量信息发送给VCON，可以进行基于温度信息的电源电压控制。例如，在芯片的温度变成高温的情况下，担心因电路的高速工作而更加发热。在这种情况下，若用VCON抑制电压上升控制，以抑制发热就具有避免芯片的热失控的效果。这时，若对统筹管理芯片的控制器传递高速工作抑制信号，就可以高效率地控制芯片全体的性能。此外，虽然在该图中未图示，但当在逻辑电路块CKB中使用图1所示的电源开关采取可进行真的接地和切断控制的结构的情况下，也可以适用。

图18中表示电压控制电路的其他结构例。

图18所示的结构与图3所示的最大相异之处在于，进而在电压控制电路VCTLC内部设置电压测定电路VMON，也能测量电压控制电路VCTLC内部的本地电压的变动。预想芯片内部的电源因内部的高速电路块工作而变动较大的情况。为了极力排除该影响，优选为电压控制电路VCTLC被搭载于芯片的电源供给基干部。即便搭载于这种地方，有时也难以完全排除电路板上的电位降等电源降的影响。在该情况下，就需要排除电压控制电路VCTLC中的电源噪声。为此，在电压控制电路VCTLC内部搭载电压测定电路VMON，这样对电压控制电路VCTLC内部的电压变动进行监视，计算该影响并使之反馈给控制。作为计算方法，考虑延时量的加权控制。在电压控制电路VCTLC内部测量的信息是集成在非测定部上的电压测定电路VMON的延迟信息。通过电压控制电路VCTLC内部的延时电路来测量该延迟信息，用于该电压控制电路VCTLC内部的延时电路的延时量的校正。例如，若电压控制电路VCTLC内部的电压测定电路VMON2的延时滞后，则根据该信息计算测量误差并反馈给控制。在这一测量中因查表高速化，故较为方便，考虑该表内的数据预先在制造时进行预复位、或者用片内所搭载的专用控制器逐次计算电位变动并作为校正系数保存在表中。

图19中表示用于将连接第二电源VDD2与第一电源VDD1的开关分成多个块来进行控制的结构例。

以电压测定电路VMON所测量的电压信息为基础，用DVB控制器191决定电压控制量，并实施将所需数量的开关接通的控制。由此，就可以高精度地控制负载电路192上连接的VDD1电位。上述负载电路192包含上述逻辑电路块CKB。

图20表示更高精度地控制连接第二电源VDD2与第一电源VDD1的开关时的结构例。

这是通过模拟/数字转换电路将电压测定电路测量到的电压转换成数字信号，并将该转换后的信号用DSP(数字信号处理器)202进行运算来控制所需量的开关。DSP202中的数字滤波器处理可以是高度的数字信号处理，可以根据电压的变化量的预测或过去的历史来高精度地控制电压控制量。另外，若强化与系统控制部201的协作，并以内部的电压计的信息为基础来实施对芯片外部的调节器的控制，就能期待LSI的总体系统性能的提高。功率控制利用功率控制BUS来实施。这种与芯片外部的调节器的联动控制还可以与图7所示的简单的片内电源控制方式一起使用。

图21表示上述LSI芯片SOC的布局例。

在上述LSI芯片SOC中，第一电源VDD1和接地VSS通过多个引脚而被供给芯片，但电压高于第一电源VDD1的第二电源VDD2则用少个引脚被供给LSI。在这里，假设如非专利文献(2)所记载那样的具有全局电源结构的LSI。这一类型的电源结构作为全局电源，VDD、VSS、经由电源切断开关的假想接地电源VSSM，用最上层金属布线如该图那样在横方向上进行布线。由于第一电源VDD1是LSI的主要电源，所以具有进行低阻抗布线的特征。为此，特别是第一电源VDD1和假想接地电源VSSM，使用芯片的下层金属布线层呈网眼状进行布线。另一方面，第二电源VDD2如果具有用于向电流消耗点DVBR以点方式供给电流的所需最低限度的阻抗就够了，所以布线层用下层的金属布线以所需最低限度的网眼结构进行设计。这一网眼结构优选为在DVBR区域内得到增强。

图22表示DVBR区域的电源布线和构成逻辑电路的标准单元的配置。

第一电源VDD1与假想接地电源VSSM采取基本间隔短、强固的网眼结构，但第二电源VDD2以所需最低限度的间隔进行配置。第一电源VDD1与第二电源VDD2和假想接地电源VSSM纵向布线的区域设为将连接第二电源VDD2与第一电源VDD1的开关和电平转换电路进行集成的区域(SWA)。在SWA区域上所集成的开关晶体管采取与标准单元同样的结构，在集成标准单元的P型MISFET的部位集成有开关晶体管。在这里，假设为了单元的供电而使用第一金属布线(M1)、使用第四金属布线作为纵干线的情况。用该第一金属布线与第四金属布线来构成本地的网眼构造。连接第一电源VDD1与第二电源VDD2的晶体管配置在第一电源VDD1与第二电源VDD2和假想接地电源VSSM被布线的区域上。另一方面，由于第一电源VDD1和假想接地电源VSSM被布线的区域不需要特别集成开关晶体管，所以与其他区域同样地铺满标准单元。通过这样进行配置，就可以一边使面积增大为最小限度，一边回避电位降。

第二电源VDD2的纵布线密度根据逻辑电路中使用的最大电流量以及第二电源VDD2电压来决定即可。

图23放大表示将连接上述第二电源VDD2与第一电源VDD1的开关和电平转换电路进行集成的区域(SWA)之一的SWA1。

图23表示VDD1与VSSM所夹的标准单元的基本单位的2级部分。在该区域中，VDD1、VDD2、VSSM用第四金属布线来进行布线。该布线从M4到M1经由通路V3，V2，V1而被连接。关于VDD1和VSSM，在第一金属M1与M4相交的点上经由上述通路而连接。关于VDD2，从M4经由通路V3进行布线直到第3金属M3，进而经由通路V1、V2进行接线直到其下的M1。其被输入到电平转换电路LS的P型MISFET的源极以及DVB开关的源极。这是对图13的本实施例进行了布局的情况。能够在VDD1、VDD2、VSSM的纵干线下集成电平转换电路LS和DVB开关。当在其余的区域(在这里为N型MISFET的区域)设置能够追加去耦电容的区域(记为DCAP的区域)，则在稳定工作的观点上是有效的。该纵干线两侧的区域是能够集成通常的逻辑电路的标准单元区域。

如以上所述那样，通过对LSI内部的局部电流消耗点，断续地连接到电压高于通常电源VDD1的第二电源VDD2，就能够回避电压降。采用这一结构还可以在电压降发生以前将VDD1电源部分地进行升压控制成直到晶体管耐压最大限度的电压。由于所谓的高负载工作时要求高速性能，所以优选为尽可能增高电压。电源电压的变动范围大多是在规格上具有某范围而被定义，不言而喻其上限电压是MISFET的耐压保障，而且保障逻辑上也是正常工作(建立或保持限制的范围内)的范围内。从而，如果能够在高负载工作时高精度地维持该上限电压，就有望大幅提高性能。在实施这种控制的情况下，也是与作为本申请发明的主要实施方式的环形振荡器型电压计进行联动，一边对耐压最大限度的电压值进行测量，一边以不超过该值的方式来实施动态电压增压控制电路的P型MISFET的接通/切断开关的控制即可。通过实施这种控制，就可以使保障逻辑电路的高速工作用的最低工作电压上升来进行设计，具有能够容易地设计高速工作SOC的效果。在高负载工作时可以使电平正确地上升到设计上限值，具有使SOC的性能最大限度提高的效果。

由于使本申请发明所公开的用于实施电源电压控制的逻辑电路高速地工作是重要的，所以优选为所构成的晶体管也用所谓的阈值较小的晶体管而构成。但是，由于这种晶体管泄漏电流较多，所以优选为通过精细的电源切断控制来削减这一泄漏电流。图24表示如上述那样与可以进行精细的电源切断控制的电源开关一起使用时的结构例。在该图中，包含LSI和在该LSI内部应用本发明的电压降回避技术的电路区域(DVBR2)，在该DVBR2区域进一步设置电源切断开关。在这里，该开关是用与逻辑电路相同膜厚的晶体管所构成的开关。虽然LSI内部基本上以VDD1、和用图1中所记载那样的厚膜开关与真的接地(VSS)进行切断控制的假想接地VSSM来工作，但该DVBR2区域以第一电源VDD1、假想接地VSSM和用上述薄膜开关进行切断控制的假想接地VSSM2来工作。由于该开关的工作电位是第一电源VDD1，所以能够用持有VDD1振幅的信号来进行控制。其控制信号通过控制器TNSWC来控制。从TNSWC所输出的控制信号可以与通常的逻辑电路的信号同样、在LSI内部自由地设置，但在DVBR2区域上由于假想接地不同，所以无法进行设置。从而，DVBR2区域内的薄膜开关TNSW的驱动驱动器被设置于DVBR2区域外的缓冲区域(BUF1，BUF2)等。

图25表示图24中的DVBR部的详细结构例。

在这里，作为纵的电源干线布置第一电源VDD1、第二电源VDD2、假想接地电源VSSM、VSSM2电源，并在横方向上布置第一电源VDD1和VSSM2电源。第二电源VDD2如上述那样，电流供给量是辅助性的，且电压较高，所以还可以削减布局条数来进行布置。由于逻辑单元被排列在横方向上，所以第二电源VDD2的排列方向被设为与逻辑单元的排列方向正交的方向。连接第一电源VDD1与第二电源VDD2的开关、用于控制该开关的电平转换电路、和薄膜开关被集成在这种第二电源VDD2的排列区域上。在第二电源VDD2未被布线的区域上仅仅集成薄膜开关(TNSW)。

图26放大表示图25所示的SWA区域的主要部分。

在这里，表示VDD1与VSSM2所夹的标准单元的基本单位的2级部分。在该区域，VDD1、VDD2、VSSM、VSSM2用第四金属布线来进行布线。该布线从M4到M1经由通路V3，V2，V1而连接起来。关于VDD1和VSSM2，在第一金属M1与M4相交的点上经由上述通路而连接。在DD1、VDD2、VSSM、VSSM2的纵干线之下能够集成电平转换电路LS和DVB开关、薄膜开关。关于VDD2从M4，经由通路V3进行布线直到第3金属M3，在该图中沿横方向延伸，进而经由通路V1、V2进行接线直到其下的M1。其被输入到电平转换电路LS的P型MISFET的源极和DVB开关的源极。这是对图13的本实施例进行了布置的情况。另外，VSSM布线为了连接到薄膜开关的源极部，而从M4布线到M1布线用通路进行接线。该纵干线两侧的区域是能够集成通常的逻辑电路的标准单元区域。优选为，这些电源被纵向布线的位置在使用薄膜开关的情况下将N型MISFET的基板电极进行分离。在这种情况下，需要将电平转换电路LS和DVB开关、薄膜开关被集成的SWSA区域经由阱分离区域WS与标准单元区域连接起来。在采用3重阱结构的情况下，N型MISFET的基板电位分离能够仅通过夹着N型阱而实现，面积的增大得以避免，同时还可以在此N型阱区域上集成P型MISFET。为此，只有在该区域上集成连接第一电源VDD1与第二电源VDD2的开关晶体管，就能获得总选通幅宽，实现电流供给能力的增大。

上述的方式在电源VDD2限定性地外加在某电源区域的情况下能够使面积减小而有效果。在这里，说明芯片全体的多个块中共用电源VDD2时的例子。图31表示对LSI内部的电源区域进行了多次分割时的结构的一例。LSI内部的功能块SB，按数个功能块分别在使用电源VDD1和经由厚膜开关与接地GND连接的假想接地VSSM_PD的电源区域PD被集中起来，并将它们集成多个。在各PD内进一步对每个功能块进行分割，其中的若干进一步作为经由薄膜开关从假想接地VSSM_PD进行了分离的上位假想接地VSSH上所连接的子电源区域SPD而被集成。片内的电源电压控制的实施和非实施，通过对每个功能块选择性对DVB开关进行接通/切断控制来实施。在这里，表示用同一电源VDD2来实施芯片内的多个电源区域的DVB开关控制的例子。片内的电源电压控制用片内的电压控制电路VCTLC来实施。VCTLC收集来自各功能块的电压信息，并依照经由功率控制总线来自上位的控制系统IRM的控制信息来实施各功能块的电压控制。IRM使用从各种监视器(温度传感器TMON、工艺监视器PMON)及各功能块收集的活性化信息等，并使控制信息传递给VCTLC。被供给芯片的电源电压控制通过经由功率控制总线所连接的芯片内接口电路IF来控制芯片外调节器，由此进行实施。

图32表示对SoC内部的电源区域进行了多次分割时的集成方法的一例。在芯片内部集成多个电源区域PD，它们之中的若干进一步作为经由薄膜开关的子电源区域(SPD)而构成。电源布线使全局电源VDD1，VSS，VSS_CPD以及电源区域上所布线的本地假想电源线VSSM_PDi在最上层布线。VSSM_PDi是电源区域i(PDi)的假想接地。在这里，表示了使其在芯片的横方向(平行于标准单元的单元列的方向)上进行布线的例子。它们之中的从芯片外部所供给的电源VDD1和VSS的电源供给从芯片的左右边开始，使用多个电源焊盘VDDPAD，VSSPAD。示出了电源VDD2最好是集中配置在实施片内电源控制的地方，考虑到与其他全局电源线相比，能够用高电阻进行布线，在芯片的上下边配置一个以上的电源供给焊盘VDD2PAD，并从那里供给电源的例子。芯片内的VDD2布线设想以允许高电阻化的前提，向芯片的纵方向用不是最上层的下层布线层在芯片的纵方向上进行布线。片内的电源控制电路VCTLC集成在芯片的边缘部，实施作为来自多个电压控制块的片内电压计输出信号的电压信息信号MONIOUT的获取以及作为该块的片内电压计使能信号的电压控制信号MONIE发射。这些信号为了避免复杂化而用SIG(SIG1～SIGn，SIGm)汇总显示。另外，如图12所示那样，若使多个信号SIG经由选择器传递给VCTLC，就具有面积削减的效果。该电压信息用集成在电压控制块内的电压测量电路VMON来进行测量。电压控制电路使从电压测量电路VMON传递的频率信息数字化，并使频率信息转换成电压信息。VCTLC的控制是LSI内资源管理电路IRM进行控制。对控制信号MONIE以及MONIOUT的传递中继，使用公共电源区域CPD。这是即便周围的电源区域被切断电源也可继续通电的区域。由此，即便在到被控制块为止经由的功能块的电源被切断的情况下，也能够实施信号传递。从电压控制块向电压控制部的电压监视信号还可以根据需要一边用公共电源区域CPD进行缓冲中继，一边进行传递。这样，在对电源区域进行了多次分割的情况下，相对于电压测量电路VMON设置在各电源区域上，片内的电源控制电路(VCTLC)最好是将因小面积化以及VCTLC电路的电源稳定化的原因而汇总成一个配置在芯片的边缘部。在这种情况下，控制信号SIG(这包含MONIE、MONIOUT)的中继电路通过使用公共电源区域CPD进行布线，就可以将电源控制电路和电压测量电路连接起来。

图33是表示用于控制图32内的电压控制块DVBR的电源的、DVB开关DVBSW、电平移相器LS、薄膜开关TNSW、以及缓冲电路BUF的框图。它们如后述那样，被汇总集成在DVB开关控制区域DVBCA上。构成薄膜开关TNSW的NMOS基板以及源极电压被连接到电源区域PDi的假想接地线VSSM_PDi上，构成DVB开关的PMOS基板以及源极电位被连接到VDD1上。这是因为薄膜开关的控制以用包含被控制子电源区域的电源区域PDi的电路来进行控制作为前提的缘故。另一方面，控制DVB开关的电路若在NMOS基板以及电源上使用公共电源区域CPD的假想接地则较为方便。其理由是即便DVB开关所集成的电源区域PDi被切断电源也需要继续使该DVB开关切断的缘故。

图34是表示图33的电路布局例的一例。在图33的电路方式的情况下，子电源区域内的逻辑电路所需要的电源是VDD1和VSSH，DVB开关和薄膜开关的控制用电路中所需要的电源是VDD1、VDD2、VSSM_CPD，VSSM_PDi。为此，用VDD1和VSSH组成电源的本地网眼，并使VDD2、VSSM_CPD、VSSM_PDi布线在设置DVB开关及薄膜开关的地方。

下图表示VDD1、VSSH的电源纵干线被布线的区域(a)、和VDD1、VDD2、VSSH、VSSM_CPD、VSSM_PDi被布线的区域(b)的放大图。VDD1、VSSH在芯片内以规则的间隔进行布线，在下面将这一间隔称为VDD1和VSSH的电源网眼的纵干线的基本格子单位。VDD1、VSSH的电源纵干线走向的区域是一般的逻辑电路，其由PMOS基板和源极用VDD构成，NMOS基板和源极由VSSH构成。在本地的横方向上布线的电源是附属于单元的电源布线，并使用最下层金属(M1)来布线。如果在纵电源干线和横电源干线交叉的地方取得接触则形成电源网眼。另一方面，在VDD1、VDD2、VSSH、VSSM_CPD、VSSM_PDi走向的区域，在其下部以分离NMOS基板的目的实施利用NWELL(N型阱区域)的阱分离，并创建岛状的区域。由于PMOS基板使用VDD1电源所以不需要阱分离。NMOS区域在基板相同的NMOS共用2级的标准单元所包围的PWELL(P型阱区域)，并以这一单位根据需要改变构成级数来进行设计即可。

这是因为如果用VDD1和VSSH使电源的本地网眼结实地铺设，DVB开关以及薄膜开关就能够减小尺寸。进而，通过采用本实施方式，能够使阱分离区域最小限度化。当然，在整体考虑的情况下，电压控制区域相对较小等不想要面积增大时，为了集成最大限度的开关尺寸，还可以在VDD1和VSSH的基本网眼格子单位上全部应用这一结构。

在图27中表示采用上述电源控制方式时的第一电源VDD1与第二电源VDD2的施加过程。

在本实施例中由于设置着连接第一电源VDD1与第二电源VDD2的机构，所以就需要电源接通时的电源控制。在该例子中，首先在使第一电源VDD1确定以后，施加第二电源VDD2。此时第二电源VDD2成为高阻抗状态。通过这样进行处理，即便连接第一电源VDD1与第二电源VDD2的开关和作为电平转换电路的电源的第二电源VDD2没有接入，仅仅通过将第二电源VDD2干线及印制电路板上的附加电容充电到最大VDD1电平，就不会牵连到电路的误工作。判断第一电源VDD1输出额定值，并施加第二电源VDD2。通过这样进行处理，就可以在LSI上施加第一电源VDD1与第二电源VDD2。另外，在电源接通的过程中，VDD2被先接通，其结果还能够避免超过晶体管的耐压界限。此外，在施加了第二电源VDD2时，内部的逻辑电路可以进行工作。从而，连接第二电源VDD2与第一电源VDD1的开关的控制也成为可能。此时，若实施将此开关切断的控制，则由于内部的逻辑电路仅仅通过第一电源VDD1进行工作，所以更加稳定工作就成为可能。

在图28中表示在上述LSI芯片SOC中控制薄膜开关时的定时例子。

在接通电源开关时必须注意的情况有冲击电流(IRUSH)。已知当电源开关经常突然接通时，就会流过大量的冲击电流。在LSI工作中将电源开关接通的情况下，就需要抑制该冲击电流。为了抑制冲击电流，断续地实施开关的接通切断控制。冲击电流的状况，若用电压测定电路VMON等一边进行监视一边进行控制，就可以高精度地进行控制。在电源开关成为状态的情况下，将响应信号(TNPSWACK)设为高(H)电平，并将开关的接通状态通知给系统控制器。

图29表示在上述LSI芯片SOC中实施电压控制时的工作流程。

首先，在LSI芯片SOC上接通电源，并对该电源是否已稳定进行判断。这一判断也可以使用内部的电压计或者还能够通过由系统控制器使用时间测量等手段来把握电源已稳定的情况，并等待直到电源电压充分稳定以后发射电压保证信号来进行判断。在LSI芯片SOC的电源确定了以后，对LSI芯片SOC的电源进行测量。此时，优选为时钟分配及逻辑块的运算等处理设为断开。这是因为这样一来就能够认为片外的电源电路的输出电压值大致与芯片内部的电压值相等。之后，为了用作实施DVB控制时的参考而将在此测量到的电压信息存储在锁存电路及寄存器等中。若按照本发明的主要实施方式，这一电压信息就是环形振荡器的周期信息。之后，使LSI芯片SOC的工作开始。频率及运算负载因LSI芯片SOC使之执行的应用而不同。特别是在需要最大性能的情况下因加高频率、且运算的激活率增高所以将消耗大量的电流。在这种高负载工作时，由于担心电压降的影响，所以希望实施DVB控制。从而，在判断为高负载工作的情况下，实施将DVB控制接通的控制。从低消耗功率的观点来看，DVB控制在高负载工作时以外停止是重要的。为此，在高负载工作结束了的情况下，作为不实施DVB控制的正常模式工作，使DVB控制停止直到下一次的高负载工作。为了得知是否是高负载工作，在应用的切换时进行较为合适。这是因为例如在使用高负载工作被预料的专用硬件加速器的情况下，还可以使其与该硬件加速器的使用联动起来将DVB控制接通。另外，根据应用的情况而考虑用操作系统(OS)来把握负载的高低，通过中间件等在应用切换时建立用于实施DVB控制的控制位等控制。

图30表示在上述LSI芯片SOC中实施电压控制时的工作流程。

与图29所示的情况相同，首先，在LSI芯片SOC上接通电源，并对该电源是否已稳定进行判断。这一判断也可以使用内部的电压计，或者还能够通过由系统控制器使用时间测量等手段来把握电源已稳定的情况，并等待直到电源电压充分稳定以后发射电压保证信号来进行判断。在LSI芯片SOC的电源确定了以后，对LSI芯片SOC的电源以及芯片温度进行测量。此时，希望时钟分配及逻辑块的运算等处理大多设为断开。关于电压测量，与图29的情况相同，为了用作实施DVB控制时的参考而将这里测量到的电压信息存储在锁存电路及寄存器等中。若按照本发明的主要实施方式，这一电压信息就是环形振荡器的周期信息。另一方面，温度测量通过带隙发生器和二极管的温度特性测量方法等来测量芯片的温度，并将该测量值保持在寄存器等电路中。在对芯片的电位和温度进行了测量以后，使SoC的工作开始。因环境温度的变化及SoC工作所造成的温度上升等，芯片的温度在使用中发生变化。在利用上述环形振荡器的电压测量中，担心因温度造成的电压测量误差。为此，优选为在温度发生了变化的情况下再次测量芯片电压并更新锁存及寄存器的值。之后，优选为在该温度状态保持不变芯片进入高负载工作时，芯片温度不是高温的情况下实施DVB控制。在实施着DVB控制的情况下，考虑高负载状态继续要求和芯片温度上升情况，以控制DVB控制的续存/停止。在DVB强制结束了的情况下，希望切换到低速工作模式以便冷却芯片的温度，之后，对温度变化进行测量，在芯片被充分冷却的情况下再次使其转变到正常模式，并根据需要实施DVB控制即可。

以上对由本发明者所完成的发明具体地进行了说明，但不言而喻本发明并不限定于此，在不脱离其要点的范围内可以进行各种变更。

例如，在图5、6中通过区分电压测量期间和电压控制期间来进行片内调节器REG2的控制，就可以进行高精度且高速的片内调节器REG2控制。这对于热点处的时间上较短的电源降是有效果的。但是，在电路中的电流消耗恒常持续的情况下，一边每次实施电压检测一边进行一定期间电压控制，有时也是有效果的。这也有削减REG2的控制所消耗的电流的目的。在这种情况下，若REG2的工作结束与通过电压测量检测出某界限电压的情况相结合则较为合适。在一个例子中，例如以50mV开始电压控制的情况下，在检测出10mV的电压差时使控制停止。这样，通过一边具有迟滞性一边进行电压控制，即便在高负载工作较长持续的情况下，也不需要多余的REG2切换工作，具有更加低消耗功率化的效果。这样，在进行某一定期间电压控制的情况下，还可以进行依照LSI的工作状况的控制，而不是基于电压计测量结果的控制。例如，还可以依照时钟频率的切换来控制片内的调节器REG2，或者与LSI上所集成的某特定硬件加速器的起动/停止相结合地控制REG2。若在这种情况下也始终监视电压，并根据需要实施切换REG2的驱动能力的控制则由于电压降削减以及低消耗功率而有效果。

虽然在以上的说明中主要就将本发明者所完成的发明应用于作为其技术背景的利用领域即LSI芯片SOC的情况下进行了说明，但本发明并不限定于此，还能够广泛应用于各种半导体集成电路。

Claims (17)

1.一种半导体集成电路，其特征在于，包括：

用于传输第一电源电压的第一电源布线；

能通过被提供上述第一电源电压来进行工作的逻辑电路块；

用于传输被设为电平比上述第一电源电压高的第二电源电压的第二电源布线；

能连接上述第一电源布线和上述第二电源布线的开关；以及

在上述第一电源电压产生了电位降的情况下，控制上述开关以使上述第二电源布线能断续地连接到上述第一电源布线上的控制电路。

2.根据权利要求1所述的半导体集成电路，其特征在于：

包括能测定第一电源电压的变动的电压测定电路，

上述控制电路按照上述电压测定电路的测量结果来控制上述开关。

3.根据权利要求2所述的半导体集成电路，其特征在于：

上述电压测定电路包括

能将电压信息转换成振荡周期信息的环形振荡器；和

将上述环形振荡器的振荡周期信息转换成数字信号的模拟-数字转换电路，

按照上述模拟-数字转换电路的输出信号，上述第二电源布线被断续地连接到上述第一电源布线上。

4.根据权利要求1所述的半导体集成电路，其特征在于：

当从设置在上述半导体集成电路的外部的电压供给电路提供上述第一电源电压和上述第二电源电压时，将上述第二电源布线断续地连接到上述第一电源布线上时的控制时间常数设定得小于上述电压供给电路的电压控制时间常数而构成。

5.根据权利要求1所述的半导体集成电路，其特征在于：

作为上述开关，包含MISFET。

6.根据权利要求5所述的半导体集成电路，其特征在于：

在上述模拟-数字转换电路的输出信号大于预先设定的电压变动量的情况下，上述MISFET断续地导通。

7.根据权利要求1所述的半导体集成电路，其特征在于：

上述开关包含被分成多个组的MISFET，通过对上述组分别设定彼此不同的基准电平而以上述组为单位来控制上述第二电源布线和上述第一电源布线的断续性连接。

8.根据权利要求1所述的半导体集成电路，其特征在于：

上述控制电路包含与构成上述逻辑电路块的MISFET种类相同的MISFET。

9.根据权利要求1所述的半导体集成电路，其特征在于：

构成上述控制电路的所有MISFET被设定为与构成上述逻辑电路块的MISFET种类相同的MISFET。

10.根据权利要求1所述的半导体集成电路，其特征在于：

上述控制电路包含与构成上述逻辑电路块的MISFET不同膜厚的MISFET而构成。

11.根据权利要求1所述的半导体集成电路，其特征在于：

包括能测定半导体集成电路内的温度的温度计，根据上述温度计的测定结果来限制基于上述控制电路的控制。

12.根据权利要求11所述的半导体集成电路，其特征在于：

在上述温度计的测定结果超过预定电平的情况下，不进行基于上述控制电路的控制。

13.根据权利要求1所述的半导体集成电路，其特征在于：

上述第一电源布线的阻抗比上述第二电源布线的阻抗小，且上述第一电源布线使用多条布线连接而构成，上述第二电源布线使用比上述第一电源布线少的布线数进行布线而构成。

14.根据权利要求3所述的半导体集成电路，其特征在于：

上述半导体集成电路包含进行上述模拟-数字转换电路的输出信号的滤波处理的数字滤波器。

15.根据权利要求1所述的半导体集成电路，其特征在于：

当上述第一电源布线和上述第二电源布线排列在相对于逻辑单元的排列方向为正交的方向上时，上述开关被集成在上述第一电源布线和上述第二电源布线的排列区域上而构成。

16.根据权利要求1所述的半导体集成电路，其特征在于：

上述开关由脉冲状的信号来驱动，该脉冲状信号的脉冲宽度和脉冲间隔由上述控制电路来进行控制。

17.根据权利要求2所述的半导体集成电路，其特征在于：

上述半导体集成电路被分成能各自独立地控制是否切断工作电压的供给的多个电源区域，

上述多个电源区域具有：即使在被控制为切断上述工作电压的供给的情况下也被通电的共用电源区域，

上述电压测定电路被分别配置在上述多个电源区域上，

上述控制电路被集中配置在与上述多个电源区域不同的区域上，

在上述控制电路与上述电压测定电路之间传输的信号经由上述多个电源区域的上述共用电源区域来进行传输。

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