KR20030095323A - 신호의 논리레벨을 변환하는 레벨변환회로 - Google Patents

신호의 논리레벨을 변환하는 레벨변환회로 Download PDF

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KR20030095323A
KR20030095323A KR10-2003-0036669A KR20030036669A KR20030095323A KR 20030095323 A KR20030095323 A KR 20030095323A KR 20030036669 A KR20030036669 A KR 20030036669A KR 20030095323 A KR20030095323 A KR 20030095323A
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circuit
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KR10-2003-0036669A
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시마다타카히로
노타니히로미
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미쓰비시덴키 가부시키가이샤
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Abstract

이 레벨변환회로의 바이어스 전위 발생회로(20)는, 입력신호(VI)가 「L」레벨로 되어 신호(V1, V2)가 각각 「H」레벨 및 「L」레벨로 되면, 풀다운용의 N채널 MOS 트랜지스터(5)의 백게이트에 제공하는 바이어스 전위(VB1)를 정(+)전위(VDD-VTHL)로 하여 N채널 MOS 트랜지스터(5)의 임계치 전압을 하강시킨다. 따라서, 입력신호(VI)의 진폭전압이 저전압화된 경우에서도, 동작속도의 고속화를 도모할 수 있다.

Description

신호의 논리레벨을 변환하는 레벨변환회로{LEVEL CONVERSION CIRCUIT CONVERTING LOGIC LEVEL OF SIGNAL}
본 발명은 레벨변환회로(level conversion circuit)에 관한 것으로, 특히, 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽 레벨이 기준전위이고, 그 다른쪽의 레벨이 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 레벨변환회로에 관한 것이다.
종래로부터, 반도체 집적회로장치에는, 진폭전압이 제1 전원전압 VDD인 신호 VI를, 진폭전압이 제1 전원전압 VDD보다도 높은 제2 전원전압 VDDH인 신호 VO로 변환하는 레벨변환회로가 설치되어 있다. 그러나, 근래, 반도체 집적회로장치에서는 소비전력의 저감화 등을 도모하기 위해 전원전압 VDD, VDDH의 저전압화가 진행되고 있고, 제1 전원전압 VDD가 저전압화되면 MOS 트랜지스터의 전류구동력이 저하하여, 레벨변환회로의 동작속도가 느려진다는 문제가 있다.
레벨변환회로의 동작속도의 고속화를 도모하는 방법으로는, MOS 트랜지스터의 게이트와 백게이트를 직접 접속하고, 입력신호의 레벨변화에 따라 MOS 트랜지스터의 임계치 전압을 내리는 방법이 있다(예를 들면 일본특허공개 2001-36388호 공보).
그러나, 본 방법에서는, 입력신호에 의해 MOS 트랜지스터의 게이트 및 백게이트를 구동하므로, 입력신호의 부하용량이 커지며, 충분히 느린 동작속도를 얻는 것은 할 수 없었다.
도 1은 본 발명의 실시예 1에 의한 레벨변환회로의 주요부를 나타내는 회로도이다.
도 2는 도 1에 나타낸 N채널 MOS 트랜지스터의 구성을 나타내는 단면도이다.
도 3은 도 1에 나타낸 바이어스 전위를 생성하는 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 4는 도 1∼도 3에 나타낸 레벨변환회로의 동작을 나타내는 타임 차트이다.
도 5는 이 실시예 1의 변경예를 나타내는 회로도이다.
도 6은 본 발명의 실시예 2에 의한 레벨변환회로의 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 7은 본 발명의 실시예 3에 의한 레벨변환회로의 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 8은 본 발명의 실시예 4에 의한 레벨변환회로의 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 9는 본 발명의 실시예 5에 의한 레벨변환회로의 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 10은 이 실시예 5의 변경예를 나타내는 회로도이다.
도 11은 본 발명의 실시예 6에 의한 레벨변환회로의 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 12는 도 11에 나타낸 바이어스 전위 발생회로의 동작을 나타내는 타임차트이다.
도 13은 본 발명의 실시예 7에 의한 레벨변환회로의 전환회로의 구성을 나타내는 회로도이다.
도 14는 본 발명의 실시예 8에 의한 레벨변환회로의 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 15는 본 발명의 실시예 9에 의한 레벨변환회로의 전환회로의 구성을 나타내는 회로도이다.
도 16은 본 발명의 실시예 10에 의한 레벨변환회로의 제어회로의 구성을 나타내는 회로 블록도이다.
도 17은 본 발명의 실시예 11에 의한 레벨변환회로의 주요부를 나타내는 회로도이다.
도 18은 본 발명의 실시예 12에 의한 레벨변환회로의 바이어스 전위 발생회로의 구성을 나타내는 회로도이다.
도 19는, 도 18에 나타낸 레벨변환회로의 동작을 나타내는 타이밍차트이다.
도 20은, 실시예 12의 변경예를 나타내는 회로도이다.
도 21은 실시예 12의 다른 변경예를 나타내는 회로도이다.
도 22는, 실시예 12의 또 다른 변경예를 나타내는 회로도이다.
본 발명이 관한 레벨변환회로는, 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽의 레벨이 기준전위이고, 그 다른쪽의 레벨이 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 레벨변환회로에 있어서, 제2 전위의 라인과 출력노드와의 사이에 접속된 부하회로와, 그 드레인이 출력노드에 접속되고, 그 소스가 기준전위의 라인에 접속되며, 그 게이트가 제1 신호를 받는 제1 N형 트랜지스터와, 제1 신호에 응답하여 도통/비도통 상태로 되는 적어도 하나의 트랜지스터를 가지며, 제1 신호가 제1 전위로 된 것에 따라, 기준전위보다도 높고 제1 전위 이하의 바이어스 전위를 생성하여 제1 N형 트랜지스터의 백게이트에 제공하는 바이어스 전위 발생회로를 구비한 것이다.
바람직하게는, 바이어스 전위는, 제1 N형 트랜지스터의 백게이트 및 소스 사이의 PN 접합의 빌트인 포텐셜 이하이다.
또한 바람직하게는, 바이어스 전위 발생회로는, 제1 전위를 기준전위측에 레벨시프트시켜 바이어스 전위를 생성하는 레벨시프트 회로를 포함한다.
또한 바람직하게는, 레벨시프트 회로는, 제1 전위의 라인과 제1 N형 트랜지스터의 백게이트와의 사이에 접속되고, 그 게이트가 제1 신호를 받는 제2 N형 트랜지스터를 포함한다.
또한 바람직하게는, 레벨시프트 회로는, 그 게이트 및 드레인이 제1 신호를 받아, 그 소스가 제1 N형 트랜지스터의 백게이트에 접속된 제2 N형 트랜지스터를 포함한다.
또한 바람직하게는, 레벨시프트 회로는, 미리 정해진 수의 다이오드 소자와, 제1 전위의 라인과 제1 N형 트랜지스터의 백게이트와의 사이에 미리 정해진 수의 다이오드 소자와 동시에 직렬 접속되고, 제1 신호가 제1 전위로 된 것에 따라 도통하는 스위칭소자를 포함한다.
또한 바람직하게는, 레벨시프트 회로는, 복수의 다이오드 소자와, 제1 신호가 제1 전위로 된 것에 따라 도통하는 스위칭소자와, 복수의 다이오드 소자 중 선택신호에 따른 수의 다이오드 소자를 선택하고, 선택한 다이오드 소자와 스위칭소자를 제1 전위의 라인과 제1 N형 트랜지스터의 백게이트와의 사이에 직렬 접속하는 전환회로를 포함한다.
또한 바람직하게는, 레벨시프트 회로는, 다시, 제1 전위를 검출하여, 검출결과에 의거하여 선택신호를 생성하는 전위검출회로를 포함한다. 전환회로에 의해서선택되는 다이오드 소자의 수는, 제1 전위가 높을 수록 많아진다.
또한 바람직하게는, 바이어스 전위 발생회로는, 그 한쪽 전극이 기준전위의 라인에 접속된 커패시터와, 제1 신호가 기준전위인 경우는 커패시터의 다른쪽 전극과 제1 전위의 라인과의 사이를 도통시키고, 제1 신호가 제1 전위인 경우는 커패시터의 다른쪽 전극과 제1 N형 트랜지스터의 백게이트와의 사이를 도통시키는 전환회로와, 제1 N형 트랜지스터의 백게이트와 기준전위의 라인과의 사이에 접속된 다이오드 소자를 포함한다.
또한 바람직하게는, 바이어스 전위 발생회로는, 제1 및 제2 신호 중 적어도 한쪽의 신호가 기준전위로 된 것에 따라 제1 N형 트랜지스터의 백게이트에 기준전위를 제공한다.
또한 바람직하게는, 바이어스 전위 발생회로는, 제1 신호가 기준전위로 된 것에 따라 제1 N형 트랜지스터의 백게이트에 기준전위를 제공한다.
또한 바람직하게는, 다시, 제1 전위와 미리 정해진 전위를 비교하고, 제1 전위가 미리 정해진 전위보다도 높은 경우는, 바이어스 전위 발생회로를 비활성화시켜 제1 N형 트랜지스터의 백게이트를 기준전위에 고정시키는 비교회로가 설치된다.
또한 바람직하게는, 출력노드, 부하회로, 제1 N형 트랜지스터 및 바이어스 전위 발생회로는 2세트 설치되고, 또, 제1 신호의 반전신호를 생성하는 인버터가 설치된다. 한쪽의 부하회로는, 제2 전위의 라인과 한쪽의 출력노드와의 사이에 접속되고, 그 게이트가 다른쪽의 출력노드에 접속된 제1 P형 트랜지스터를 포함한다. 다른쪽의 부하회로는, 제2 전위의 라인과 다른쪽의 출력노드와의 사이에 접속되고,그 게이트가 한쪽의 출력노드에 접속된 제2 P형 트랜지스터를 포함한다. 한쪽의 제1 N형 트랜지스터의 드레인은 한쪽의 출력노드에 접속되고, 그 소스는 기준전위의 라인에 접속되며, 그 게이트는 제1 신호를 받는다. 다른쪽의 제1 N형 트랜지스터의 드레인은 다른쪽의 출력노드에 접속되고, 그 소스는 기준전위의 라인에 접속되며, 그 게이트는 제1 신호의 반전신호를 받는다. 한쪽의 바이어스 전위 발생회로는, 제1 신호가 제1 전위로 된 것에 따라, 바이어스 전위를 생성하여 한쪽의 제1 N형 트랜지스터의 백게이트에 제공한다. 다른쪽의 바이어스 전위 발생회로는, 제1 신호의 반전신호가 제1 전위로 된 것에 따라, 바이어스 전위를 생성하여 다른쪽의 제1 N형 트랜지스터의 백게이트에 제공한다.
또한 바람직하게는, 부하회로는, 제2 전위의 라인과 출력노드와의 사이에 접속된 저항소자를 포함한다.
또한, 본 발명에 관한 다른 레벨변환회로는, 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽의 레벨이 기준전위이고, 그 다른쪽의 레벨이 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 레벨변환회로에 있어서, 제2 전위의 라인과 출력노드와의 사이에 접속된 부하회로와, 그 드레인이 출력노드에 접속되고, 그 소스가 기준전위의 라인에 접속되며, 그 게이트가 제1 신호를 받는 N형 트랜지스터와, 기준전위보다도 높고 N형 트랜지스터의 백게이트 및 소스사이의 PN 접합의 빌트인 포텐셜 이하인 바이어스 전위와 기준전위를 받아, 제1 신호가 제1 전위로 된 것에 따라 N형 트랜지스터의 백게이트에 바이어스 전위를 제공하고, 제1 신호가 기준전위로 된 것에 따라 N형 트랜지스터의 백게이트에 기준전위를 제공하는 전환회로를 구비한 것이다.
또한, 본 발명에 관한 또 다른 레벨변환회로는, 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽의 레벨이 기준전위이고, 그 다른쪽의 레벨이 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 레벨변환회로에 있어서, 제2 전위의 라인과 출력노드와의 사이에 접속된 부하회로와, 그 드레인이 출력노드에 접속되고, 그 소스가 기준전위의 라인에 접속되며, 그 게이트가 제1 신호를 받아, 그 백게이트가 백게이트 및 소스사이의 PN 접합의 빌트인 포텐셜 이하의 바이어스 전위를 받는 N형 트랜지스터를 구비한 것이다.
바람직하게는, 또한, 제1 전위를 분압하여 바이어스 전위를 생성하는 바이어스 전위 발생회로가 설치된다.
[발명의 실시예]
(실시예 1)
도 1은, 본 발명의 실시예 1에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 1에서, 이 레벨변환회로는, PMOS 크로스커플형 레벨변환회로(cross-coupled PMOS level conversion circuit)이고, 인버터(1, 2), P채널 MOS 트랜지스터(3, 4) 및 N채널 MOS 트랜지스터(5, 6)를 포함한다. 이 레벨변환회로는, 진폭전압이 제1 전원전압 VDD인 신호 VI를, 진폭전압이 제1 전원전압 VDD보다도 높은 제2전원전압 VDDH인 신호 VO로 변환하는 것이다.
P채널 MOS 트랜지스터(3, 4)는, 각각 제2 전원전위 VDDH의 라인과 출력노드 N3, N4와의 사이에 접속되어, 그것들의 게이트가 각각노드 N4, N3에 접속된다. 노드 N3에 나타나는 신호가 출력신호 VO가 되고, 노드 N4에는 신호 VO의 반전신호 /VO이 나타난다. N채널 MOS 트랜지스터(5, 6)는, 각각노드 N3, N4와 접지전위 GND의 라인과의 사이에 접속되고, 그것들의 게이트가 각각 신호 V1, V2를 받아, 그것들의 백게이트가 각각 바이어스 전위 VB1, VB2를 받는다. 인버터 1은, 제1 전원전압 VDD에 의해서 구동되어, 신호 VI를 반전시켜 신호 V1을 생성한다. 인버터 2는, 제1 전원전압 VDD에 의해 구동되어, 신호 V1을 반전시켜 신호 V2를 생성한다.
MOS 트랜지스터(3∼6)의 각각은, 비교적 두꺼운 게이트 산화막을 가지며, 내압성이 높은 후막트랜지스터이다. 후막트랜지스터는, 비교적 높은 임계치 전압 VTHH를 갖는다. 인버터(1, 2)의 각각은, 비교적 얇은 게이트 산화막을 가지며, 내압성이 낮은 박막트랜지스터로 구성되어 있다. 박막트랜지스터는, 비교적 낮은 임계치 전압 VTHL을 갖는다. 인버터(1, 2)의 각각은, 제1 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된 P채널4 MOS 트랜지스터 및 N채널 MOS 트랜지스터를 포함하는 주지된 것이다.
도 2는, N채널 MOS 트랜지스터 5의 구성을 나타내는 단면도이다. 도 2에서, P형 반도체기판 10의 표면에 N형 웰 11 및 P+형 확산층 12가 형성되고, N형 웰 11의 표면에 P형 웰(백게이트) 13 및 N+형 확산층 14가 형성되며, P형 웰 13의 표면에 N+형 확산층(소스) 15, N+형 확산층(드레인) 16 및 P+형 확산층 17이 형성되고,N+형 확산층 15와 16의 사이에서 P형 웰 13의 표면에 게이트 산화막 18 및 게이트전극(게이트) 19가 형성된다.
N+형 확산층 15는 접지전위 GND를 받고, 게이트전극 19는 인버터 1의 출력신호 V1을 받으며, N+형 확산층 16은 출력노드 N3에 접속된다. P형 웰 13은, P+형 확산층 17을 통해 바이어스 전위 VB1을 받는다. 바이어스 전위 VB1은, P형 웰 13과 N+형 확산층 15의 사이의 빌트인 포텐셜 이하의 전위로 설정된다. 따라서, P형 웰 13과 N+형 확산층 15의 사이가 도통상태가 되지는 않는다. 또한, N형 웰 11은 N+형 확산층 14를 통해 제2 전원전위 VDDH를 받고, P형 반도체기판(10)은 P+형 확산층(12)을 통해 접지전위 GND를 받는다. 따라서, P형 반도체기판(10)과 N형 웰(11)의 사이의 PN 접합 및 N형 웰(11)과 P형 웰(13)의 사이의 PN 접합은, 모두 역바이어스 상태로 유지된다. N채널 MOS 트랜지스터 6도, N채널 MOS 트랜지스터 5 동일한 구성이다.
도 3은, 바이어스 전위(VB1, VB2)를 생성하는 바이어스 전위 발생회로 20의 구성을 나타내는 회로도이다. 도 3에서, 이 바이어스 전위 발생회로 20은, VB2 발생회로 21 및 VB1 발생회로 22를 포함한다. VB2 발생회로 21은, NOR 게이트(23), 인버터(24), N채널 MOS 트랜지스터(25∼27) 및 P채널 MOS 트랜지스터(28)를 포함한다. N채널 MOS 트랜지스터 25, 26은, 제1 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된다. P채널 MOS 트랜지스터 28 및 N채널 MOS 트랜지스터 27은 제1 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속되고, 그것들의 게이트는 각각 신호 V1, /VO를 받는다. NOR 게이트 23은, 신호 V1과MOS 트랜지스터 28, 27의 사이의 노드에 나타나는 신호 V3을 받아, 그 출력신호가 N채널 MOS 트랜지스터 25의 게이트에 입력됨과 동시에, 인버터 24를 통해 N채널 MOS 트랜지스터 26의 게이트에 입력된다. N채널 MOS 트랜지스터 25, 26의 사이의 노드의 전위가 바이어스 전위 VB2가 된다.
N채널 MOS 트랜지스터 25, 26 및 P채널 MOS 트랜지스터 28의 각각은 박막트랜지스터이고, N채널 MOS 트랜지스터 27은 후막트랜지스터이다. NOR 게이트(23) 및 인버터(24)의 각각은, 복수의 박막트랜지스터로 구성되어 있다. VB1 발생회로 22는, VB2 발생회로 21과 동일한 구성이며, 신호 V1, /VO 대신에 신호 V2, VO를 받아, 바이어스 전위 VB2 대신에 바이어스 전위 VB1을 출력한다.
도 4는, 도 1∼도 3에서 나타낸 레벨변환회로의 동작을 나타내는 타임 차트이다. 초기 상태로는, 입력신호 VI는 「L」레벨(GND)로 되어 있고, 신호 V1, V2는 각각 「H」레벨(VDD) 및 「L」레벨(GND)로 되어 있다. 또한, MOS 트랜지스터 4, 5가 도통함과 동시에 MOS 트랜지스터 3, 6이 비도통이 되고, 신호 VO, /VO가 각각 「L」레벨(GND) 및 「H」레벨(VDDH)이 된다. 또한, 신호 V3, V3'가 각각 「L」레벨(GND) 및 「H」레벨(VDD)이 되어, 바이어스 전위 VB1, VB2는 모두 접지전위 GND가 된다.
어떤 시간에 입력신호 VI가 「L」레벨(GND)에서 「H」레벨(VDD)로 상승하면, 신호 V1, V2가 각각 「L」레벨(GND) 및 「H」레벨(VDD)이 된다. 신호 V1이 「L」레벨로 되면 N채널 MOS 트랜지스터 5가 비도통이 된다. 또한, VB2 발생회로 21의 NOR 게이트 23의 출력신호가 「H」레벨(VDD)로 상승되어, N채널 MOS 트랜지스터 25가도통함과 동시에 N채널 MOS 트랜지스터 26이 비도통이 되고, 바이어스 전위 VB2가 VDD-VTHL로 상승된다. VDD-VTHL은 도 2의 P형 웰 13과 N+형 확산층 15의 사이의 빌트인 포텐셜 이하의 값으로 설정되어 있다. 바이어스 전위 VB2가 VDD-VTHL로 되면, N채널 MOS 트랜지스터 6의 임계치 전압 VTHH가 저하하여 N채널 MOS 트랜지스터 6이 도통하고, 신호 /VO의 레벨이 서서히 저하한다. 신호 /VO의 레벨이 저하하면 P채널 MOS 트랜지스터 3에 흐르는 전류가 증가하여 신호 VO의 레벨이 상승하고, 신호 VO 레벨이 상승하면 P채널 MOS 트랜지스터 4에 흐르는 전류가 감소하여 신호 /VO의 레벨이 더욱 저하한다. 이와 같이 하여 신호 VO, /VO는 각각 「H」레벨(VDDH) 및 「L」레벨(GND)이 된다.
신호 VO, /VO가 각각 「H」레벨(VDDH) 및 「L」레벨(GND)이 되면, 신호 V3, V3'가 각각 「H」레벨(VDD) 및 「L」레벨(GND)이 되고, VB2 발생회로 21의 NOR 게이트 23의 출력신호가 「L」레벨이 되어, N채널 MOS 트랜지스터 25가 비도통이 됨과 동시에 N채널 MOS 트랜지스터 26이 도통하고, 바이어스 전위 VB2가 접지전위 GND가 된다. 바이어스 전위 VB2가 접지전위 GND로 되면, N채널 MOS 트랜지스터 6의 임계치 전압 VTHH가 높아져 N채널 MOS 트랜지스터 6에서의 누설전류가 감소한다.
다음에, 입력신호 VI가 「H」레벨(VDD)에서 「L」레벨(GND)로 강하하면, 신호 V1, V2가 각각 「H」레벨(VDD) 및 「L」레벨(GND)이 된다. 신호 V2가 「L」레벨로 되면, N채널 MOS 트랜지스터 6이 비도통이 된다. 또한, VB1 발생회로 22의 NOR 게이트 23의 출력신호가 「H」레벨(VDD)로 상승되어, N채널 MOS 트랜지스터 25가 도통함과 동시에 N채널 MOS 트랜지스터 26이 비도통이 되고, 바이어스 전위 VB1이VDD-VTHL로 상승된다. 바이어스 전위 VB1이 VDD-VTHL로 상승하면, N채널 MOS 트랜지스터 5의 임계치 전압 VTHH가 저하하여 N채널 MOS 트랜지스터 5가 도통하고, 신호 VO의 레벨이 서서히 저하한다. 신호 VO의 레벨이 저하하면 P채널 MOS 트랜지스터 4에 흐르는 전류가 증가하여 신호 /VO의 레벨이 상승하여, 신호 /VO의 레벨이 상승하면 P채널 MOS 트랜지스터 3에 흐르는 전류가 감소하여 신호 VO의 레벨은 더욱 저하한다. 이와 같이 하여 신호 VO, /VO는 각각 「L」레벨(GND) 및 「H」레벨(VDDH)이 된다.
신호 VO, /VO이 각각 「L」레벨(GND) 및 「H」레벨(VDDH)로 되면, 신호 V3, V3'는 각각 「L」레벨(GND) 및 「H」레벨(VDD)이 되고, VB1 발생회로 22의 NOR 게이트 23의 출력신호가 「L」레벨이 되며, N채널 MOS 트랜지스터 25가 비도통이 됨과 동시에 N채널 MOS 트랜지스터 26이 도통하고, 바이어스 전위 VB1이 접지전위 GND가 된다. 바이어스 전위 VB1이 접지전위 GND가 되면, N채널 MOS 트랜지스터(5)의 임계치 전압 VTHH가 높아져 N채널 MOS 트랜지스터 5에서의 누설전류가 작아진다.
이 실시예 1에서는, 입력신호 V1 또는 V2가 「H」레벨로 된 것에 따라 N채널 MOS 트랜지스터 5 또는 6의 백게이트의 전위 VB1 또는 VB2를 높게 하여 N채널 MOS 트랜지스터 5 또는 6의 임계치 전압 VTHH를 하강시키므로, 입력신호 V1, V2의 진폭전압 VDD가 낮은 경우에서도 높은 동작속도를 얻을 수 있다.
또한, N채널 MOS 트랜지스터 5 또는 6이 도통한 후에는 N채널 MOS 트랜지스터 5 또는 6의 백게이트의 전위 VB1 또는 VB2를 낮게 하여 N채널 MOS 트랜지스터 5또는 6의 임계치 전압 VTHH를 상승시키므로, N채널 MOS 트랜지스터(5, 6)에서의 누설전류를 작게 억제할 수 있다.
또한, 도 5에 나타내는 바와 같이, VB2 발생회로 21 및 VB1 발생회로 22의 각각에 있어서, N채널 MOS 트랜지스터 25를 P채널 MOS 트랜지스터 29로 치환하여, 인버터 24의 출력신호를 P채널 MOS 트랜지스터 29의 게이트에 제공해도 된다. 단, 바이어스 전위(VB1, VB2)의 각각은 제1 전원전위 VDD 또는 접지전위 GND가 되므로, 이 변경예는, 제1 전원전위 VDD의 저전압화가 진행되고, VDD가 도 2의 P형 웰 13과 N+형 확산층 15의 사이의 빌트인 포텐셜 이하가 된 경우에 유효하게 된다.
(실시예 2)
도 6은, 본 발명의 실시예 2에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 6을 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로 20이 바이어스 전위 발생회로 30으로 치환되어 있는 점이다.
바이어스 전위 발생회로 30은, N채널 MOS 트랜지스터(31∼34)를 포함한다. N채널 MOS 트랜지스터(31∼34)의 각각은, 박막트랜지스터이다. N채널 MOS 트랜지스터 31, 33은, 각각 제1 전원전위 VDD의 라인과 출력노드 N31, N33과의 사이에 접속되고, 그것들의 게이트는 각각 신호 V1, V2를 받는다. N채널 MOS 트랜지스터 32, 34는, 각각 출력노드 N31, N33과 접지전위 GND의 라인과의 사이에 접속되고, 그것들의 게이트는 각각 신호 V2, V1을 받는다.
신호 V1, V2가 각각 「H」레벨 및 「L」레벨인 경우는, N채널 MOS 트랜지스터 31, 34가 도통함과 동시에 N채널 MOS 트랜지스터 32, 33이 비도통이 되고, 바이어스 전위 VB1, VB2는 각각 VDD-VTHL, GND가 된다. 신호 V1, V2가 각각 「L」레벨 및 「H」레벨인 경우는, N채널 MOS 트랜지스터 32, 33이 도통함과 동시에 N채널 MOS 트랜지스터 31, 34가 비도통이 되고, 바이어스 전위 VB1, VB2는 각각 GND, VDD-VTHL이 된다.
이 실시예 2에서도, 실시예 1과 동일한 효과를 얻을 수 있다. 또한, 신호 VO, /VO로부터의 피드백 루프를 제거했으므로, 실시예 1에 비해 동작속도의 고속화를 도모할 수 있다.
(실시예 3)
도 7은, 본 발명의 실시예 3에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 7을 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로 20이 바이어스 전위 발생회로 40으로 치환되어 있는 점이다.
바이어스 전위 발생회로 40은, N채널 MOS 트랜지스터(41∼44)를 포함한다. N채널 MOS 트랜지스터(41∼44)의 각각은, 박막트랜지스터이다. 신호 V1, V2는 각각 입력노드 N41, N43에 입력되고, 바이어스 전위 VB1, VB2는 각각 출력노드 N42, N44로부터 출력된다. N채널 MOS 트랜지스터 41은, 노드 N41과 N42의 사이에 접속되고, 그 게이트는 노드 N43에 접속된다. N채널 MOS 트랜지스터 42는, 노드 N41과 N42의사이에 접속되고, 그 게이트는 노드 N41에 접속된다. N채널 MOS 트랜지스터 43은, 노드 N43과 N44의 사이에 접속되고, 그 게이트는 노드 N41에 접속된다. N채널 MOS 트랜지스터 44는, 노드 N43과 N44의 사이에 접속되고, 그 게이트는 노드 N43에 접속된다. N채널 MOS 트랜지스터 42,44의 각각은, 다이오드 소자를 구성한다.
신호 V1, V2가 각각 「H」레벨(VDD) 및 「L」레벨(GND)인 경우는, N채널 MOS 트랜지스터 41이 비도통이 됨과 동시에 N채널 MOS 트랜지스터 43이 도통하고, 바이어스 전위 VB1, VB2는 각각 VDD-VTHL, GND가 된다. 신호 V1, V2가 각각 「L」레벨(GND) 및 「H」레벨(VDD)인 경우는, N채널 MOS 트랜지스터 41이 도통함과 동시에 N채널 MOS 트랜지스터 43이 비도통이 되고, 바이어스 전위 VB1, VB2는 각각 GND, VDD-VTHL이 된다.
이 실시예 3에서도, 실시예 1과 동일한 효과를 얻을 수 있다.
(실시예 4)
도 8은, 본 발명의 실시예 4에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 8을 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로 20이 바이어스 전위 발생회로 50으로 치환되어 있는 점이다.
바이어스 전위 발생회로 50은, P채널 MOS 트랜지스터(51. 1∼51.n, 52, 53.1∼53.n, 54) 및 N채널 MOS 트랜지스터(55, 56)를 포함한다. 단, n은 자연수이다. MOS 트랜지스터(51.1∼51.n, 52, 53.1∼53.n, 54∼56)의 각각은, 박막트랜지스터이다. MOS 트랜지스터 51.1∼51.n, 52, 55와 MOS 트랜지스터 53.1∼53.n, 54, 56과는, 각각 제1 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된다. P채널 MOS 트랜지스터 51.1∼51.n, 53.1∼53.n의 게이트는, 각각 그것들의 드레인에 접속된다. P채널 MOS 트랜지스터 51.1∼51.n, 53.1∼53.n의 각각은, 다이오드 소자를 구성한다. MOS 트랜지스터 52, 55의 게이트는 모두 신호 V1을 받고, MOS 트랜지스터 54, 56의 게이트는 모두 신호 V2를 받는다. MOS 트랜지스터 52와 55의 사이의 노드 N52에 나타나는 전위가 바이어스 전위 VB2로 되어, MOS 트랜지스터 54와 56의 사이의 노드 N54에 나타나는 전위가 바이어스 전위 VB1이 된다.
V1, V2가 각각 「H」레벨 및 「L」레벨인 경우는, MOS 트랜지스터 51.1∼51.n, 52, 56이 비도통이 됨과 동시에 MOS 트랜지스터 53.1∼53.n, 54, 55가 도통하고, 바이어스 전위 VB1, VB2는 각각 VDD-n×VTHL, GND가 된다. 신호 V1, V2가 각각 「L」레벨 및 「H」레벨인 경우는, MOS 트랜지스터 53.1∼53.n, 54, 55가 비도통이 됨과 동시에 MOS 트랜지스터 51.1∼51.n, 52, 56이 도통하고, 바이어스 전위 VB1, VB2는 각각 GND, VDD-n×VTHL이 된다.
이 실시예 4에서는, 실시예 1과 동일한 효과를 얻을 수 있는 것 외에, P채널 MOS 트랜지스터의 수 n을 조정함으로써 바이어스 전위 VB1, VB2가 N채널 MOS 트랜지스터 5, 6 내의 기생 다이오드 P형 웰 13 및 N+형 확산층 15에서 형성되는 다이오드의 빌트인 포텐셜을 초과하는 것을 방지할 수 있다.
(실시예 5)
도 9는, 본 발명의 실시예 5에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 9를 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로 20이 바이어스 전위 발생회로 60으로 치환되어 있는 점이다. 바이어스 전위 발생회로 60은, VB1 발생회로 61 및 VB2 발생회로 62를 포함한다.
VB1 발생회로 61은, N채널 MOS 트랜지스터(63∼68)를 포함한다. N채널 MOS 트랜지스터(63∼68)의 각각은, 박막트랜지스터이다. N채널 MOS 트랜지스터 63∼66은, 제1 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된다. N채널 MOS 트랜지스터 67, 68은, 각각 N채널 MOS 트랜지스터 64, 66에 병렬 접속된다. N채널 MOS 트랜지스터 63, 66의 게이트는, 각각 신호 V1, V2를 받는다. N채널 MOS 트랜지스터 64, 65의 게이트는, 각각 그것들의 드레인에 접속된다. N채널 MOS 트랜지스터 64, 65의 각각은, 다이오드 소자를 구성한다. N채널 MOS 트랜지스터 67, 68의 게이트는 각각 선택신호 SE1, SE2를 받는다. N채널 MOS 트랜지스터 65와 66의 사이의 노드에 나타나는 전위가 바이어스 전위 VB1이 된다. VB2 발생회로 62는, VB1 발생회로 61과 동일한 구성이다. 단, VB2 발생회로 62의 N4채널 MOS 트랜지스터 63의 게이트에는 신호 V1 대신에 신호 V2가 입력되고, N4채널 MOS 트랜지스터 66의 게이트에는 V2 대신에 신호 V2, V1이 입력되며, 바이어스 전위 VB1 대신에 바이어스 전위 VB2가 출력된다.
선택신호 SE1, SE2가 모두 「H」레벨인 경우는, N채널 MOS 트랜지스터 67, 68이 도통하고, 바이어스 전위 VB1, VB2의 각각은 VDD-VTHL 또는 GND가 된다. 선택신호 SE1, SE2가 각각 「L」레벨 및 「H」레벨인 경우는, N채널 MOS 트랜지스터 67이 비도통이 됨과 동시에 N채널 MOS 트랜지스터 68이 도통하고, 바이어스 전위 VB1, VB2의 각각은 VDD-2 VTHL 또는 GND가 된다. 선택신호 SE1, SE2가 모두 「L」레벨인 경우는, N채널 MOS 트랜지스터 67, 68이 비도통이 되어, 바이어스 전위 VB1, VB2의 각각은 VDD-3VTHL 또는 GND가 된다. 선택신호 SE1, SE2는, 레벨변환회로가 탑재된 칩이 어셈블리된 후에도, 외부에서 조정 및 설정하는 것이 가능하게 되어 있다.
예를 들면, 선택신호 SE1, SE2는 각각 「L」레벨 및 「H」레벨로 되어 있는 것으로 한다. 신호 V1, V2가 각각 「H」레벨 및 「L」레벨인 경우는, VB1 발생회로 61의 N채널 MOS 트랜지스터 63이 도통함과 동시에 N채널 MOS 트랜지스터 66이 비도통이 되어, 바이어스 전위 VBL1은 VDD-2VTHL이 된다. 또한, VB2 발생회로 62의 N채널 MOS 트랜지스터 66이 도통함과 동시에 N채널 MOS 트랜지스터 63이 비도통이 되어, 바이어스 전위 VB2는 접지전위 GND가 된다. 신호 V1, V2가 각각 「L」레벨 및 「H」레벨인 경우는, VB1 발생회로 61의 N채널 MOS 트랜지스터66이 도통함과 동시에 N채널 MOS 트랜지스터 63이 비도통이 되어, 바이어스 전위 VB1은 접지전위 GND가 된다. 또한, VB2 발생회로 62의 N채널 MOS 트랜지스터 63이 도통함과 동시에 N채널 MOS 트랜지스터 66이 비도통이 되어, 바이어스 전위 VB2는 VDD-VTHL이 된다.
이 실시예 5에서는, 실시예 1과 동일한 효과를 얻을 수 있는 것 외, 어셈블리 후에도 바이어스 전위(VB1, VB2)의 레벨을 조정 및 설정할 수 있다.
도 10은, 이 실시예 5의 변경예를 나타내는 회로도이다. 이 변경예에서는,제1 전원전위 VDD의 레벨에 따라 선택신호 SE1, SE2를 생성하는 신호발생회로 70이 추가된다. 도 10에서, 신호발생회로(70)는, 저항소자(71∼73) 및 비교기(74, 75)를 포함한다. 저항소자(71∼73)는, 제2 전원전위 VDDH의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된다. 저항소자 71과 72의 사이의 노드 N71 및 저항소자 72와 73의 사이의 노드 N72에는, 제2 전원전위 VDDH를 저항소자(71∼73)로 분압한 전위가 나타난다.
비교기 74는, 제1 전원전위 VDD가 노드 N71의 전위보다도 높은 경우는 선택신호 SE1을「L」레벨로 하여, 제1 전원전위 VDD가 노드 N71의 전위보다도 낮은 경우는 선택신호 SE1을「H」레벨로 한다. 비교기 75는, 제1 전원전위 VDD가 노드 N72의 전위보다도 높은 경우는 선택신호 SE2를「L」레벨로 하여, 제1 전원전위 VDD가 노드 N72의 전위보다도 낮은 경우는 선택신호 SE2를「H」레벨로 한다.
제1 전원전위 VDD가 비교적 높은 경우는, 바이어스 전위(VB1, VB2)의 레벨은 낮아도 되므로, 선택신호 SE1, SE2는 「L」레벨로 된다. 제1 전원전위 VDD가 비교적 낮은 경우는, 바이어스 전위(VB1, VB2)의 레벨을 높게 하여 N채널 MOS 트랜지스터 5, 6의 임계치 전압 VTHH를 하강시킬 필요가 있으므로, 선택신호 SE1, SE2는 「H」레벨이 된다. 이 변경예에서는, 제1 전원전위 VDD의 레벨에 따라 바이어스 전위(VB1, VB2)의 레벨이 제어된다.
(실시예 6)
도 11은, 본 발명의 실시예 6에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 11을 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로 20이 바이어스 전위 발생회로 80으로 치환되어 있는 점이다. 바이어스 전위 발생회로 80은, VB1 발생회로 81 및 VB2 발생회로 82를 포함한다.
VB1 발생회로 81은, P채널 MOS 트랜지스터(83), N채널 MOS 트랜지스터(84∼86) 및 커패시터(87)를 포함한다. MOS 트랜지스터(83∼86)의 각각은, 박막트랜지스터이다. 출력노드 N84에는, 기생용량(88)이 접속되어 있다. P채널 MOS 트랜지스터 83 및 N채널 MOS 트랜지스터 84는, 제1 전원전위 VDD의 라인과 출력노드 N84와의 사이에 접속되고, 그것들의 게이트는 모두 신호 V1을 받는다. 커패시터 87은, MOS 트랜지스터 83, 84 사이의 노드 N83과 접지전위 GND의 라인과의 사이에 접속된다. N채널 MOS 트랜지스터 85는, 출력노드 N84와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 신호 V2를 받는다. N채널 MOS 트랜지스터 86은, 출력노드 N84와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 출력노드 N84에 접속된다. N채널 MOS 트랜지스터 86은, 다이오드 소자를 구성한다. VB2 발생회로 82는, VB1 발생회로 81과 동일한 구성이다. 단, VB2 발생회로 82의 P채널 MOS 트랜지스터 83의 게이트에는 신호 V1 대신에 신호 V2가 입력되고, N채널 MOS 트랜지스터 85의 게이트에는 신호 V2 대신에 신호 V1이 입력되며, 바이어스 전위 VB1 대신에 바이어스 전위 VB2가 출력된다.
도 12는, 도 11에 나타낸 바이어스 전위 발생회로 80의 동작을 나타내는 타임 차트이다. 초기 상태로는, 입력신호 VI는 「L」레벨로 되어 있고, 신호 V1, V2는 각각 「H」레벨 및 「L」레벨로 되어 있는 것으로 한다. 이때, VB1 발생회로 81의 MOS 트랜지스터 83, 85가 비도통이 됨과 동시에 MOS 트랜지스터 84가 도통하고, 누설전류에 의해 출력노드 N84는 접지전위 GND로 방전되어 있다. 또한, VB2 발생회로 82의 MOS 트랜지스터 83, 85가 도통함과 동시에 MOS 트랜지스터 84가 비도통이 되어, 커패시터 87은 제1 전원전압 VDD에 충전되고, 출력노드 N84는 접지전위 GND로 되어 있다.
어떤 시간에 입력신호 VI가 「H」레벨로 상승하면, 신호 V1, V2가 각각 「L」레벨 및 「H」레벨로 된다. 이때, VB1 발생회로 81에서는, MOS 트랜지스터 84가 비도통이 됨과 동시에 MOS 트랜지스터 83, 85가 도통하여, 커패시터 87이 제1 전원전압 VDD에 충전됨과 동시에 출력노드 N84가 접지전위 GND로 된다. 또한, VB2 발생회로 82에서는, MOS 트랜지스터 83, 85가 비도통이 됨과 동시에 MOS 트랜지스터 84가 도통하여, 커패시터 87의 전하가 기생용량 88 및 N채널 MOS 트랜지스터 86의 게이트 용량으로 분배된다. 바이어스 전위 VB2가 N채널 MOS 트랜지스터 86의 임계치 전압 VTHL보다도 높은 경우는 N채널 MOS 트랜지스터 86이 도통하므로, 바이어스 전위 VB1은 펄스식으로 상승한 후 VTHL이 되어, 그 후 누설전류에 의해 서서히 저하한다.
다음에, 입력신호 VI가 「L」레벨로 강하하면, 신호 V1, V2가 각각 「H」레벨 및 「L」레벨로 된다. 이때, VB1 발생회로 81에서는, MOS 트랜지스터 83, 85가 비도통이 됨과 동시에 MOS 트랜지스터 84가 도통하여, 커패시터 87의 전하가 기생용량 88 및 N채널 MOS 트랜지스터 86의 게이트 용량으로 분배된다. 바이어스 전위VB1이 N채널 MOS 트랜지스터의 임계치 전위 VTHL보다도 높은 경우는, N채널 MOS 트랜지스터 86이 도통하므로, 바이어스 전위 VB1은 펄스식으로 상승한 후 VTHL이 되어, 그 후 누설전류에 의해 서서히 저하한다. 또한, VB2 발생회로 82에서는, MOS 트랜지스터 84가 비도통이 됨과 동시에 MOS 트랜지스터 83, 85가 도통하여, 커패시터 87이 제1 전원전압 VDD로 충전됨과 동시에 출력노드 N84가 접지전위 GND로 된다.
이 실시예 6에서는, 바이어스 전위(VB1, VB2)는, 제1 전원전위 VDD로부터 강압된 전위가 아니며, 접지전위 GND로부터 VTHL만큼 승압된 전위가 된다. 따라서, 바이어스 전위(VB1, VB2)가 제1 전원전위 VDD의 변화의 영향을 받기 어려워져, 회로동작의 안정화를 도모할 수 있다.
(실시예 7)
도 13은, 본 발명의 실시예 7에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 13을 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로 20이 전환회로(switching circuit) 90으로 치환되어 있는 점에 있다.
전환회로 90은, 트랜스퍼 게이트(91∼94)를 포함한다. 트랜스퍼 게이트(91∼94)의 각각은, 병렬 접속된 N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터를 포함한다. N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터의 각각은, 박막트랜지스터이다. 트랜스퍼 게이트 91, 93의 한쪽 전극은 외부에서 제공되는 정전위VC를 받고, 그것들의 다른쪽 전극은 각각 출력노드 N91, N93에 접속된다. 정전위 V1은, 도 2의 P형 웰 13과 N+형 확산층 15의 사이의 빌트인 포텐셜 이하의 정(+)전위이다. 출력노드 N91, N93에 나타나는 신호는 바이어스 전위(VB1, VB2)가 된다. 트랜스퍼 게이트 92, 94의 한쪽 전극은 접지전위 GND를 받고, 그것들의 다른쪽 전극은 각각 출력노드 N91, N93에 접속된다. 신호 V1은, 트랜스퍼 게이트 91, 94의 N채널 MOS 트랜지스터측의 게이트 및 트랜스퍼 게이트 92, 93의 P채널 MOS 트랜지스터측의 게이트에 입력된다. 신호 V2는, 트랜스퍼 게이트 91, 94의, P채널 MOS 트랜지스터측의 게이트 및 트랜스퍼 게이트 92, 93의 N채널 MOS 트랜지스터측의 게이트에 입력된다.
신호 V1, V2가 각각 「H」레벨 및 「L」레벨인 경우는, 트랜스퍼 게이트 91, 94가 도통함과 동시에 트랜스퍼 게이트 92, 93이 비도통이 되고, 바이어스 전위 VB1, VB2는 각각 정전위 VC 및 접지전위 GND가 된다. 신호 V1, V2가 각각 「L」레벨 및 「H」레벨인 경우는, 트랜스퍼 게이트 92, 93이 도통함과 동시에 트랜스퍼 게이트 91, 94가 비도통이 되고, 바이어스 전위 VB1, VB2는 각각 접지전위 GND 및 정전위 VC가 된다.
이 실시예 7에서도, 실시예 1과 동일한 효과를 얻을 수 있다.
(실시예 8)
도 14는, 본 발명의 실시예 8에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 14를 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른점은, 바이어스 전위 발생회로 20이 바이어스 전위 발생회로 95로 치환되어 있는 점이다.
바이어스 전위 발생회로 95는, 제1 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된 복수(도면에서는 3개)의 P채널 MOS 트랜지스터(96∼98)를 포함한다. P채널 MOS 트랜지스터(96∼98)의 각각은, 박막트랜지스터이다. P채널 MOS 트랜지스터(96∼98)의 게이트는, 각각 그것들의 드레인에 접속된다. P채널 MOS 트랜지스터(96∼98)의 각각은, 다이오드 소자를 구성한다. P채널 MOS 트랜지스터 97과 98의 사이의 노드 N97에 나타나는 전위가 바이어스 전위(VB1, VB2)가 된다. 바이어스 전위(VB1, VB2)는, 제2 전원전위 VDD를 P채널 MOS 트랜지스터(96∼98)로 분압한 일정한 전위가 된다. 바이어스 전위(VB1, VB2)는, 도 2의 P형 웰 13과 N+형 확산층 15의 사이의 빌트인 포텐셜 이하의 정(+)전위이다.
이 실시예 8에서도, 도 1의 N채널 MOS 트랜지스터 5, 6의 임계치 전위 VTHH를 하강시킬 수 있고, 입력신호 V1의 진폭전압이 낮은 경우에서도 동작속도의 고속화가 도모된다. 바이어스 전위(VB1, VB2)를 일정전위로 했으므로, 누설전류는 증가하지만, 바이어스 전위 발생회로의 구성의 간단화를 도모할 수 있다. 또한, 이 바이어스 전위 발생회로 95의 출력전위를 도 12의 정전위 VC로 해도 된다.
(실시예 9)
도 15는, 본 발명의 실시예 9에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 15를 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로 20이 전환회로 100으로 치환되어 있는 점이다.
전환회로 100은, 2개의 인버터(101, 102)를 포함한다. 인버터 101은, P채널 MOS 트랜지스터 103 및 N채널 MOS 트랜지스터 104를 포함한다. MOS 트랜지스터(103, 104)의 각각은, 박막트랜지스터이다. MOS 트랜지스터(103, 104)는, 제1 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속되고, 그것들의 게이트는 모두 신호 V1을 받는다. MOS 트랜지스터(103, 104) 사이의 노드에 나타나는 전위가 바이어스 전위 VB2가 된다. 인버터 102는, 인버터 101과 동일한 구성이며, 신호 V1 대신에 신호 V2를 받아, 바이어스 전위 VB2 대신에 바이어스 전위 VB1을 출력한다.
신호 V1, V2가 각각 「H」레벨 및 「L」레벨인 경우는 바이어스 전위(VB1, VB2)는 각각 제1 전원전위 VDD 및 접지전위 GND로 되고, 신호 V1, V2가 각각 「L」레벨 및 「H」레벨인 경우는 바이어스 전위 VB1, VB2는 각각 접지전위 GND 및 제1 전원전위 VDD로 된다. 이 실시예 9는, 제1 전원전위 VDD의 저전압화가 진행되고, VDD가 도 2의 P형 웰 13과 N+형 확산층 15의 사이의 빌트인 포텐셜 이하가 된 경우에 유효하게 된다.
이 실시예 9에서도, 실시예 1과 동일한 효과를 얻을 수 있다.
(실시예 10)
도 16은, 본 발명의 실시예 10에 의한 레벨변환회로의 주요부를 나타내는 회로 블록도이다. 도 16을 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 판정회로 110이 추가되어 있는 점이다.
판정회로 110은, AND 게이트(111∼113), 지연회로(114), 에지생성회로(115),래치회로(116), P채널 MOS 트랜지스터(117), N채널 MOS 트랜지스터(118, 119.1∼119.m)(단, m은 자연수) 및 비교기(120)를 포함한다. AND 게이트 111은, 클록신호 CMPCK 및 신호 CMPEN을 받아, 신호 Φ111을 출력한다. 지연회로(114)는, AND 게이트 111의 출력신호 Φ111을 소정시간만큼 지연시킨다. 에지생성회로(115)는, 지연회로(114)의 출력신호 Φ114를 정형하여 에지가 샤프한 신호 Φ115를 생성한다. 신호 Φ115는, 래치회로(116)의 클록단자 C에 제공된다.
P채널 MOS 트랜지스터(117) 및 N채널 MOS 트랜지스터(118, 119.1∼119.m)는, 제2 전원전위 VDDH의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된다. MOS 트랜지스터(117, 118, 119.1∼119.m)의 각각은, 후막트랜지스터이다. MOS 트랜지스터 117, 118의 게이트는, AND 게이트 111의 출력신호 Φ111을 받는다. N채널 MOS 트랜지스터 119.1∼119.m의 게이트는, 각각 그것들의 드레인에 접속된다. N채널 MOS 트랜지스터 119.1∼119.m의 각각은, 다이오드 소자를 구성한다. 비교기(120)는, 제1 전원전위 VDD와 MOS 트랜지스터 117, 118 사이의 노드의 전위 V117을 비교하여, VDD가 V117보다도 높은 경우는 신호 Φ120을「L」레벨로 하고, VDD가 V117보다도 낮은 경우는 신호 Φ120을「H」레벨로 한다. 신호 Φ120은, 래치회로(116)의 입력단자 D에 제공된다.
래치회로(116)는, 클록단자 C에 제공되는 신호 Φ115가 「L」레벨의 기간에는 입력단자 D에 제공된 신호 Φ120을 통과시켜(스루상태), 신호 Φ115가 「L」레벨에서 「H」레벨로 변화된 것에 따라 입력신호 Φ120의 레벨을 유지 및 출력한다(홀드상태). 래치회로(116)의 출력신호 Φ116은, AND 게이트(112, 113)의 한쪽 입력노드에 제공된다. 신호 V1, V2는, 각각 AND 게이트(112, 113)의 다른쪽 입력노드에 입력된다. AND 게이트(112, 113)의 출력신호 V1', V2'는, 신호 V1, V2 대신에 도 3의 VB2 발생회로 21 및 VB1 발생회로 22에 각각 입력된다.
신호 CMPEN이「L」레벨인 경우는, AND 게이트 111의 출력신호 Φ111이 「L」레벨로 고정된다. 이것에 의해, 지연회로(114)의 출력신호 Φ114 및 에지생성회로(115)의 출력신호 Φ115도 「L」레벨로 고정되고, 래치회로(116)는 스루상태로 고정된다. 또한 P채널 MOS 트랜지스터 117이 도통함과 동시에 N채널 MOS 트랜지스터 118이 비도통이 되어, V117은 제2 전원전위 VDDH로 된다. 또한 비교기(120)는, 비활성화되어 신호 Φ120을 「L」레벨로 한다. 따라서, 래치회로(116)의 출력신호 Φ116은 「L」레벨로 되어 AND 게이트(112, 113)의 출력신호 V1', V2'는 「L」레벨로 고정된다. 따라서, 바이어스 전위(VB1, VB2)는 접지전위 GND로 고정된다.
신호 CMPEN이 「H」레벨로 되면, 클록신호 CMPCK가 AND 111을 통과하여 신호 Φ111이 됨과 동시에, 비교기(120)가 활성화된다. 클록신호 CMPCK가 「L」레벨인 기간은, 비교기(120)가 활성화되어 신호 Φ120을「L」레벨로 하는 것 외는, 신호 CMPEN이「L」레벨인 경우와 동일하게 되어, 신호 V1', V2'는 「L」레벨로 고정된다.
클록신호 CMPCK가 「L」레벨에서 「H」레벨로 상승하면, AND 게이트 111의 출력신호 Φ111이 「H」레벨로 되어, P채널 MOS 트랜지스터(117)가 비도통이 됨과 동시에 N채널 MOS 트랜지스터 118이 도통하고, V117은 m×VTHH로 된다. VDD가 m×VTHH보다도 높은 경우는 비교기(120)의 출력신호 Φ120은 「L」레벨이 되고, VDD가 m×VTHH보다도 낮은 경우는 신호 Φ120은 「H」레벨이 된다. 클록신호 CMPCK가 「H」레벨로 상승되고 나서 소정시간의 경과 후에 에지생성회로(115)의 출력신호 Φ115가 「H」레벨로 상승되고, 래치회로(116)에 의해 신호 Φ120의 레벨이 유지 및 출력된다.
따라서, VDD가 m×VTHH보다도 높은 경우는, 도 1의 N채널 MOS 트랜지스터 5, 6의 임계치 전압 VTHH를 하강시킬 필요가 없으므로, 신호 Φ116은 「L」레벨로 되어 신호 V1', V2'는 「L」레벨로 고정된다. VDD가 m×VTHH보다도 낮은 경우는, N채널 MOS 트랜지스터 5, 6의 임계치 전압 VTHH를 하강시킬 필요가 있으므로, Φ116이 「H」레벨이 되고, 신호 V1, V2가 AND 게이트(112, 113)를 통과하여 신호 V1', V2'가 된다.
이 실시예 10에서는, VDD가 m×VTHH보다도 낮은 경우, 즉 N채널 MOS 트랜지스터 5, 6의 임계치 전압 VTHH를 하강시킬 필요가 있는 경우에만 바이어스 발생회로를 동작시키므로, 필요 없는 소비전력을 삭감할 수 있다.
(실시예 11)
도 17은, 본 발명의 실시예 11에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 17에서, 이 레벨변환회로는, 인버터(121), 저항소자(122) 및 N채널 MOS 트랜지스터(123)를 구비한다. 인버터 121은, 제1 전원전압 VDD에 의해 구동되고, 입력신호 VI를 반전시켜 신호 V1을 생성한다. 저항소자 122 및 N채널 MOS 트랜지스터 123은, 제2 전원전위 VDDH의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된다. N채널 MOS 트랜지스터 123의 게이트는 신호 V1을 받고, 그 백게이트는 바이어스 전위 VB1을 받는다. N채널 MOS 트랜지스터 123은, 후막트랜지스터이다. 바이어스 전위 VB1은 실시예 1∼10 중 어느 바이어스 전위 발생회로에서 생성해도 되지만, 신호 V2 대신에 신호 VI가 입력된다. 저항소자 122와 N채널 MOS 트랜지스터 123 사이의 노드 N122에 나타나는 신호가 출력신호 VO가 된다.
신호 VI가 「H」레벨(VDD)인 경우는, N채널 MOS 트랜지스터 123이 비도통으로 되어 신호 VO는 「H」레벨(VDDH)로 된다. 신호 VI가 「H」레벨(VDD)에서 「L」레벨(GND)로 강하하면, 바이어스 전위 VB1이 예를 들면 VDD-VTHL로 상승되어 N채널 MOS 트랜지스터 123의 임계치 전위 VTHH가 저하하고, N채널 MOS 트랜지스터 123이 도통하여 신호 VO는 「L」레벨(GND)이 된다.
이 실시예 11에서도, 실시예 1과 동일한 효과를 얻을 수 있다.
(실시예 12)
도 18은, 본 발명의 실시예 12에 의한 레벨변환회로의 주요부를 나타내는 회로도이다. 도 18을 참조하면, 이 레벨변환회로가 실시예 1의 레벨변환회로와 다른 점은, 바이어스 전위 발생회로(20)가 바이어스 전위 발생회로(130)로 치환되어 있는 점이다. 바이어스 전위 발생회로(20)가 바이어스 전위 발생회로(130)는, VB1 발생회로(131) 및 VB2 발생회로(132)를 포함한다.
VB1 발생회로(131)는, 신호 V1, VO의 논리적신호를 바이어스 전위 VB1로서 출력하는 AND 게이트를 구성한다. 즉 VB1 발생회로(131)는, P채널 MOS 트랜지스터(133, 134), N채널 MOS 트랜지스터(135, 136) 및 인버터(137)를 포함한다. MOS 트랜지스터 133, 135는 박막트랜지스터이고, MOS 트랜지스터 134, 136은 후막트랜지스터이다. 인버터 137은, 제1 전원전위 VDD의 라인과 접지전위(GND)의 라인과의 사이에 직렬접속된 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터를 포함하는 주지한 것이다.
P채널 MOS 트랜지스터 133, 134는 제1 전원전위 VDD의 라인과 노드 N133과의 사이에 병렬접속되고, 그것들의 게이트는 각각 신호 V1, VO를 받는다. N채널 MOS 트랜지스터 135, 136은, 노드 N133과 접지전위 GND의 라인과의 사이에 직렬접속되고, 그것들의 게이트는 각각 신호 V1, VO를 받는다. MOS 트랜지스터 133∼136은, NAND 게이트를 구성한다. 인버터 137은, 노드 N133에 나타나는 신호의 반전신호를 바이어스 전위 VB1로서 출력한다. VB2 발생회로 132는, VB1 발생회로(131)와 같은 구성이다. 단, 신호 V1, VO 대신에 신호 V2, /VO가 입력되어, 바이어스 전위 VB1 대신에 바이어스 전위 VB2가 출력된다.
도 19는, 이 레벨변환회로의 동작을 나타내는 타임차트이다. 초기 상태에서는, 입력신호 VI는 「L」레벨(GND)로 되어 있고, 신호 V1, V2는 각각 「H」레벨(VDD) 및 「L」레벨(GND)로 되어 있다. 또한, MOS 트랜지스터 4, 5가 도통함과 동시에 MOS 트랜지스터 3, 6이 비도통으로 되고, 신호 VO, /VO는 각각 「L」레벨(GND) 및 「H」레벨(VDDH)이 된다. 또한, 노드 N133, N133' 는 모두 「H」레벨(VDD)이 되어, 바이어스 전위 VB1, VB2는 모두 접지전위 GND가 된다.
어떤 시간에 입력신호 VI가 「L」레벨(GND)에서 「H」레벨(VDD)로 상승하면, 신호 V1, V2가 각각 「L」레벨(GND) 및 「H」레벨(VDD)이 된다. 신호 V1이 「L」레벨이 되면, VB1 발생회로(131)의 P채널 MOS 트랜지스터 133이 도통함과 동시에 N채널 MOS 트랜지스터 135가 비도통으로 되지만, 바이어스 전위 VB1은 「L」레벨대로 변화하지 않는다. 또한, 신호 V2가 「H」레벨이 되면, VB2 발생회로 132의 P채널 MOS 트랜지스터 133이 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 135가 도통하고, 노드 N133'이 「L」레벨로 되어 바이어스 전위 VB2가 제1 전원전위 VDD로 상승된다.
VDD는 도 2의 P형 웰(13)과 N+형 확산층(15)의 사이의 빌트인 포텐셜 이하의 값으로 설정되어 있다. 바이어스 전위 VB2가 VDD로 되면, N채널 MOS 트랜지스터 6의 임계치 전압 VTHH가 저하하여 N채널 MOS 트랜지스터 6이 도통하고, 신호 /VO의 레벨이 서서히 저하한다. 신호 /VO의 레벨이 저하하면 P채널 MOS 트랜지스터 3에 흐르는 전류가 증가하여 신호 VO의 레벨이 상승하고, 신호 VO의 레벨이 상승하면 P채널 MOS 트랜지스터 4에 흐르는 전류가 감소하여 신호 /VO의 레벨이 더욱 저하한다. 이와 같이 하여 신호 VO, /VO는 각각 「H」레벨(VDDH) 및 「L」레벨(GND)이 된다.
신호 VO, /VO가 각각 「H」레벨(VDDH) 및 「L」레벨(GND)로 되면, 노드N133, N133'가 모두 「Hj 레벨(VDD)로 되고, 바이어스 전위 VB2는 접지전위 GND로 된다. 바이어스 전위 VB2가 접지전위 GND로 되면, N채널 MOS 트랜지스터 6의 임계치 전압 VTHH가 높아져 N채널 MOS 트랜지스터 6에서의 누설전류가 감소한다.
다음에, 입력신호 VI가 「H」레벨(VDD)에서 「L」레벨(GND)로 강하되면, 신호 V1, V2가 각각 「H」레벨(VDD) 및 「L」레벨(GND)이 된다. 신호 V2가 「L」레벨로 되면, VB2 발생회로 132의 P채널 MOS 트랜지스터 133이 도통함과 동시에 N채널 MOS 트랜지스터 135가 비도통으로 되지만, 바이어스 전위 VB2는 「L」레벨대로 변화하지 않는다. 또한, 신호 V1이 「H」레벨로 되면, VB1 발생회로 22의 P채널 MOS 트랜지스터 133이 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 135가 도통하여, 노드 N133이 「L」레벨로 되어 바이어스 전위 VB1이 제1 전원전위 VDD로 상승된다.
바이어스 전위 VB1가 VDD로 상승되면, N채널 MOS 트랜지스터 5의 임계치 전압 VTHH가 저하하여 N채널 MOS 트랜지스터 5가 도통하고, 신호 VO의 레벨이 서서히 저하한다. 신호 VO의 레벨이 저하하면 P채널 MOS 트랜지스터 4에 흐르는 전류가 증가하여 신호 /VO의 레벨이 상승하고, 신호 /VO의 레벨이 상승하면 P채널 MOS 트랜지스터 3에 흐르는 전류가 감소하여 신호 VO의 레벨은 더욱 저하한다. 이와 같이 하여 신호 VO, /VO는 각각 「L」레벨(GND) 및 「H」레벨(VDDH)이 된다.
신호 VO, /VO가 각각 「L」레벨(GND) 및 「H」레벨(VDDH)로 되면, VB1 발생회로(131)의 P채널 MOS 트랜지스터 134가 도통함과 동시에 N채널 MOS 트랜지스터 136이 비도통으로 되어, 노드 N133이 「H」레벨로 되어 바이어스 전위 VB1이 접지전위 GND로 된다. 바이어스 전위 VB1이 접지전위전 GND로 되면, N채널 MOS 트랜지스터 5의 임계치 전압 VTHH가 높아져 N채널 MOS 트랜지스터 5에서의 누설전류가 작아진다.
본 발명의 실시예 12에서도 실시예 1과 동일한 효과를 얻을 수 있다. 이하, 이 실시예 12의 여러가지의 변경예에 대하여 설명한다. 도 20의 레벨변환회로의 바이어스 전위 발생회로(140)는, VB1 발생회로(141) 및 VB2 발생회로(142)를 포함한다. VB1 발생회로 141 및 VB2발 발생회로 142는, 각각 VB1 발생회로 131 및 VB2 발생회로 132의 P채널 MOS 트랜지스터 134를 N채널 MOS 트랜지스터 143으로 치환한 것이다. N채널 MOS 트랜지스터 143은, 후막트랜지스터이다. VB1 발생회로 141의 채널 MOS 트랜지스터 143은, 제1 전원전위 VDD의 라인과 노드 N133과의 사이에 접속되고, 그 게이트는 신호 /VO를 받는다. VB2 발생회로 142의 N채널 MOS 트랜지스터 143은, 제1 전원전위 VDD의 라인과 노드 N133'와의 사이에 접속되고, 그 게이트는 신호 VO를 받는다.
따라서, 이 바이어스 전위 발생회로 140은, 도 18의 바이어스 전위 발생회로 130과 동일하게 동작한다. 단, 도 18의 바이어스 전위 발생회로 130은 제1 전원전위 VDD가 P채널 MOS 트랜지스터 134의 임계치 전압 VTHH보다도 충분히 높은 경우 고속동작하는 데 비해, 도 20의 바이어스 전위 발생회로 140은 VDDH-VDD가 N채널 MOS 트랜지스터 143의 임계치 전압 VDHH보다도 충분히 높은 경우에 고속동작한다. 즉, 도 18의 바이어스 전위 발생회로 130은 제1 전원전위 VDD가 비교적 높은 전위인 경우에 유효하고, 도 20의 바이어스 전위 발생회로 140은 제1 전원전위 VDD가 비교적 낮은 전위인 경우에 유효하다.
도 21의 레벨변환회로의 바이어스 전위 발생회로 150은, VB1 발생회로(151) 및 VB2 발생회로(152)를 포함한다. VB1 발생회로 151 및 VB2 발생회로 152는, 각각 VB1 발생회로 131 및 VB2 발생회로 132에 N채널 MOS 트랜지스터 143을 추가한 것이다. N채널 MOS 트랜지스터 143은, 후막 트랜지스터이다. VB1 발생회로 151의 N채널 MOS 트랜지스터 143은, 제1 전원전위 VDD의 라인과 노드 N133과의 사이에 접속되고, 그 게이트는 신호 /VO를 받는다. VB2 발생회로 152의 N채널 MOS 트랜지스터 143은, 제1 전원전위 VDD의 라인과 노드 N133'와의 사이에 접속되고, 그 게이트는 신호 VO를 받는다. 따라서, 이 바이어스 전위 발생회로 150은, 도 18의 바이어스 전위 발생회로 130과 같이 동작한다. 도 18의 바이어스 전위 발생회로 130은 제1 전원전위 VDD가 비교적 고전위인 경우에 유효하고, 도 20의 바이어스 전위 발생회로 140은 제1 전원전위 VDD가 비교적 저전위인 경우에 유효한 데 비해, 도 21의 바이어스 전위 발생회로 150은 제1 전원전위 YDD의 전위레벨에 상관없이 고속동작이 가능하다.
도 22의 레벨변환회로는, 도 18의 레벨변환회로의 인버터(1)와 N채널 MOS 트랜지스터(5)의 게이트와의 사이에 k단(단, k는 짝수힘)의 인버터 155를 직렬접속한 것이다. 인버터 1의 출력신호가 신호 V1'로서 VB1 발생회로 131의 MOS 트랜지스터 133, 135의 게이트에 입력되고, 인버터 1의 다음단의 인버터 155의 출력신호가 신호 V2'로서 VB2 발생회로 132의 MOS 트랜지스터 133, 135의 게이트에 입력된다. 인버터 1단당 지연시간을 Td로 하면, 신호 V1', V2'는 각각 신호 V1, V2보다도 k×Td만큼 빠르게 레벨변화된다. 따라서, 바이어스 전위 VB1, VB2의 레벨변화의 타이밍을 빠르게 할 수 있고, 인버터 155의 단수 k를 조정함으로써, 신호 V1, V2의 레벨변화와 바이어스 전위 VB1, VB2의 레벨변화를 일치시킬 수 있다. 제1 전원전위 VDD가 저하할 수록 내부회로의 동작속도가 저하하므로, 이 변경예는 제1 전원전위 VDD가 저하할 수록 유효하다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상과 같이, 본 발명이 관한 레벨변환회로는, 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽의 레벨이 상기 기준전위이고, 그 다른쪽의 레벨이 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 것이다. 이 레벨변환회로에서는, 제2 전위의 라인과 출력노드와의 사이에 접속된 부하회로와, 그 드레인이 출력노드에 접속되어, 그 소스가 기준전위의 라인에 접속되며, 그 게이트가 제1 신호를 받는 제1 N형 트랜지스터와, 제1 신호가 제1 전위로 된 것에 따라, 기준전위보다도 높고 제1 전위보다도 낮은 바이어스 전위를 생성하여 제1 N형 트랜지스터의 백게이트에 제공하는 바이어스 전위 발생회로가 설치된다. 따라서, 제1 신호가 제1 전위로 된 것에 따라 제1 N형 트랜지스터의 임계치 전압을 하강시킬 수 있고, 동작속도의 고속화를도모할 수 있다.
바람직하게는, 바이어스 전위는, 제1 N형 트랜지스터의 백게이트 및 소스사이의 PN 접합의 빌트인 포텐셜 이하이다. 이 경우는, 제1 N형 트랜지스터의 기생 다이오드가 도통하지 않는다.
또한 바람직하게는, 바이어스 전위 발생회로는, 제1 전위를 기준전위측에 레벨시프트시켜 바이어스 전위를 생성하는 레벨시프트 회로를 포함한다. 이 경우는, 제1 전위에 따라 바이어스 전위를 생성할 수 있다.
또한 바람직하게는, 레벨시프트 회로는, 제1 전위의 라인과 제1 N형 트랜지스터의 백게이트와의 사이에 접속되고, 그 게이트가 제1 신호를 받는 제2 N형 트랜지스터를 포함한다. 이 경우는, 바이어스 전위는, 제1 전위보다도 제2 N형 트랜지스터의 임계치 전압정도 만큼 낮은 전위가 된다.
또한 바람직하게는, 레벨시프트 회로는, 그 게이트 및 드레인이 제1 신호를 받아, 그 소스가 제1 N형 트랜지스터의 백게이트에 접속된 제2 N형 트랜지스터를 포함한다. 이 경우는, 제1 신호의 전위에 따라 바이어스 전위를 생성할 수 있다.
또한 바람직하게는, 레벨시프트 회로는, 미리 정해진 수의 다이오드 소자와, 제1 전위의 라인과 제1 N형 트랜지스터와의 백게이트와의 사이에 미리 정해진 수의 다이오드 소자와 동시에 직렬 접속되고, 제1 신호가 제1 전위로 된 것에 따라 도통하는 스위칭소자를 포함한다. 이 경우는, 바이어스 전위는, 제1 전위보다도 다이오드 소자의 임계치 전압에 다이오드 소자의 수를 곱한 전압만큼 낮은 전위가 된다.
또한 바람직하게는, 레벨시프트 회로는, 복수의 다이오드 소자와, 제1 신호가 제1 전위로 된 것에 따라 도통하는 스위칭소자와, 복수의 다이오드 소자 중 선택신호에 따른 수의 다이오드 소자를 선택하고, 선택한 다이오드 소자와 스위칭소자를 제1 전위의 라인과 제1 N형 트랜지스터의 백게이트와의 사이에 직렬 접속하는 전환회로를 포함한다. 이 경우는, 선택신호에 의해 바이어스 전위를 조정할 수 있다.
또한 바람직하게는, 레벨시프트 회로는, 다시, 제1 전위를 검출하여, 검출결과에 의거하여 선택신호를 생성하는 전위검출회로를 포함한다. 전환회로에 의해 선택되는 다이오드 소자의 수는, 제1 전위가 높을 수록 많아진다. 이 경우는, 제1 전위에 따라 바이어스 전위가 조정된다.
또한 바람직하게는, 바이어스 전위 발생회로는, 그 한쪽 전극이 기준전위의 라인에 접속된 커패시터와, 제1 신호가 기준전위인 경우는 커패시터의 다른쪽 전극과 제1 전위의 라인과의 사이를 도통시키고, 제1 신호가 제1 전위의 경우는 커패시터의 다른쪽 전극과 제1 N형 트랜지스터의 백게이트와의 사이를 도통시키는 전환회로와, 제1 N형 트랜지스터의 백게이트와 기준전위의 라인과의 사이에 접속된 다이오드 소자를 포함한다. 이 경우는, 바이어스 전위는, 기준전위보다도 다이오드 소자의 임계치 전압만큼 높은 전위가 된다.
또한 바람직하게는, 바이어스 전위 발생회로는, 제1 및 제2 신호 중 적어도 한쪽의 신호가 기준전위로 된 것에 따라 제1 N형 트랜지스터의 백게이트에 기준전위를 제공한다. 이 경우는, 제1 N형 트랜지스터에 흐르는 누설전류를 작게 억제할 수 있다.
또한 바람직하게는, 바이어스 전위 발생회로는, 제1 신호가 기준전위로 된 것에 따라 제1 N형 트랜지스터의 백게이트에 기준전위를 제공한다. 이 경우도, 제1 N형 트랜지스터에 흐르는 누설전류를 작게 억제할 수 있다.
또한 바람직하게는, 다시, 제1 전위와 미리 정해진 전위를 비교하여, 제1 전위가 미리 정해진 전위보다도 높은 경우는, 바이어스 전위 발생회로를 비활성화시켜 제1 N형 트랜지스터의 백게이트를 기준전위로 고정시키는 비교회로가 설치된다. 이 경우는, 필요 없는 소비전류를 삭감할 수 있다.
또한 바람직하게는, 출력노드, 부하회로, 제1 N형 트랜지스터 및 바이어스 전위 발생회로는 2세트 설치되고, 또, 제1 신호의 반전신호를 생성하는 인버터가 설치된다. 한쪽의 부하회로는, 제2 전위의 라인과 한쪽의 출력노드와의 사이에 접속되고, 그 게이트는 다른쪽의 출력노드에 접속된 제1 P형 트랜지스터를 포함한다. 다른쪽의 부하회로는, 제2 전위의 라인과 다른쪽의 출력노드와의 사이에 접속되고, 그 게이트가 한쪽의 출력노드에 접속된 제2 P형 트랜지스터를 포함한다. 한쪽의 제1 N형 트랜지스터의 드레인은 한쪽의 출력노드에 접속되고, 그 소스는 기준전위의 라인에 접속되며, 그 게이트는 제1 신호를 받는다. 다른쪽의 제1 N형 트랜지스터의 드레인은 다른쪽의 출력노드에 접속되고, 그 소스는 기준전위의 라인에 접속되며, 그 게이트가 제1 신호의 반전신호를 받는다. 한쪽의 바이어스 전위 발생회로는, 제1 신호가 제1 전위로 된 것에 따라, 바이어스 전위를 생성하여 한쪽의 제1 N형 트랜지스터의 백게이트에 제공한다. 다른쪽의 바이어스 전위 발생회로는, 제1 신호의 반전신호가 제1 전위로 된 것에 따라, 바이어스 전위를 생성하여 다른쪽의제1 N형 트랜지스터의 백게이트에 제공한다. 이 경우는, 저소비전력으로 고속동작이 가능한 P형 트랜지스터 크로스 커플형 레벨변환회로가 구성된다.
또한 바람직하게는, 부하회로는, 제2 전위의 라인과 출력노드와의 사이에 접속된 저항소자를 포함한다. 이 경우는, 구성의 간단화를 도모할 수 있다.
또한, 본 발명에 관한 다른 레벨변환회로에서는, 제2 전위의 라인과 출력노드와의 사이에 접속된 부하회로와, 그 드레인이 출력노드에 접속되고, 그 소스가 기준전위의 라인에 접속되며, 그 게이트가 제1 신호를 받는 N형 트랜지스터와, 기준전위보다도 높고 N형 트랜지스터의 백게이트 및 소스 사이의 PN 접합의 빌트인 포텐셜 이하인 바이어스 전위와 기준전위를 받아, 제1 신호가 제1 전위로 된 것에 따라 N형 트랜지스터의 백게이트에 바이어스 전위를 줘, 제1 신호가 기준전위로 된 것에 따라 N형 트랜지스터의 백게이트에 기준전위를 제공하는 전환회로가 설치된다. 따라서, 제1 신호가 제1 전위로 된 것에 따라 N형 트랜지스터의 임계치 전압을 하강시킬 수 있고, 동작속도의 고속화를 도모할 수 있다.
또한, 본 발명에 관한 또 다른 레벨변환회로에서는, 제2 전위의 라인과 출력노드와의 사이에 접속된 부하회로와, 그 드레인이 출력노드에 접속되고, 그 소스가 기준전위의 라인에 접속되며, 그 게이트가 제1 신호를 받아, 그 백게이트가 백게이트 및 소스사이의 PN 접합의 빌트인 포텐셜 이하의 바이어스 전위를 받는 N형 트랜지스터가 설치된다. 따라서, N형 트랜지스터의 임계치 전압을 하강시킬 수 있고, 동작속도의 고속화를 도모할 수 있다.
바람직하게는, 또한, 제1 전위를 분압하여 바이어스 전위를 생성하는 바이어스 전위 발생회로가 설치된다. 이 경우는, 바이어스 전위를 용이하게 생성할 수 있다.

Claims (3)

  1. 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 상기 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽의 레벨이 상기 기준전위이고, 그 다른쪽의 레벨이 상기 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 레벨변환회로에 있어서,
    상기 제2 전위의 라인과 상기 출력노드와의 사이에 접속된 부하회로와,
    그 드레인이 상기 출력노드에 접속되고, 그 소스가 상기 기준전위의 라인에 접속되며, 그 게이트가 상기 제1 신호를 받는 제1 N형 트랜지스터와,
    상기 제1 신호에 응답하여 도통/비도통상태로 되는 적어도 하나의 트랜지스터를 가지며, 상기 제1 신호가 상기 제1 전위로 된 것에 따라, 상기 기준전위보다도 높고 상기 제1 전위 이하의 바이어스 전위를 생성하여 상기 제1 N형 트랜지스터의 백게이트에 제공하는 바이어스 전위 발생회로를 구비한 것을 특징으로 하는 레벨변환회로.
  2. 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 상기 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽의 레벨이 상기 기준전위이고, 그 다른쪽의 레벨이 상기 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 레벨변환회로에 있어서,
    상기 제2 전위의 라인과 상기 출력노드와의 사이에 접속된 부하회로와,
    그 드레인이 상기 출력노드에 접속되고, 그 소스가 상기 기준전위의 라인에 접속되며, 그 게이트가 상기 제1 신호를 받는 N형 트랜지스터와,
    상기 기준전위보다도 높고 상기 N형 트랜지스터의 백게이트 및 소스 사이의 PN 접합의 빌트인 포텐셜 이하인 바이어스 전위와 기준전위를 받아, 상기 제1 신호가 상기 제1 전위로 된 것에 따라 상기 N형 트랜지스터의 백게이트에 상기 바이어스 전위를 제공하고, 상기 제1 신호가 상기 기준전위로 된 것에 따라 상기 N형 트랜지스터의 백게이트에 상기 기준전위를 제공하는 전환회로를 구비한 것을 특징으로 하는 레벨변환회로.
  3. 그 한쪽의 레벨이 기준전위이며, 그 다른쪽의 레벨이 상기 기준전위보다도 높은 제1 전위인 제1 신호를, 그 한쪽의 레벨이 상기 기준전위이고, 그 다른쪽의 레벨이 상기 제1 전위보다도 높은 제2 전위인 제2 신호로 변환하여 출력노드에 출력하는 레벨변환회로에 있어서,
    상기 제2 전위의 라인과 상기 출력노드와의 사이에 접속된 부하회로와,
    그 드레인이 상기 출력노드에 접속되고, 그 소스가 상기 기준전위의 라인에 접속되며, 그 게이트가 상기 제1 신호를 받아, 그 백게이트가 그 백게이트 및 소스 사이의 PN 접합의 빌트인 포텐셜 이하의 바이어스 전위를 받는 N형 트랜지스터를 구비한 것을 특징으로 하는 레벨변환회로.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0572075U (ja) * 1992-02-28 1993-09-28 本多通信工業株式会社 ロック片受け金具を有するコネクタ
US6861873B2 (en) * 2003-05-16 2005-03-01 International Business Machines Corporation Level translator circuit for power supply disablement
US7030678B1 (en) * 2004-02-11 2006-04-18 National Semiconductor Corporation Level shifter that provides high-speed operation between power domains that have a large voltage difference
WO2006033638A1 (en) * 2004-09-22 2006-03-30 Infineon Technologies Ag. A digital voltage level shifter
TWI246252B (en) * 2004-12-16 2005-12-21 Faraday Tech Corp Level shifter
KR100678458B1 (ko) * 2004-12-24 2007-02-02 삼성전자주식회사 레벨 쉬프트 회로 및 이의 동작 방법
JP4188933B2 (ja) * 2005-03-29 2008-12-03 富士通マイクロエレクトロニクス株式会社 トレラント入力回路
US7282964B2 (en) * 2005-05-25 2007-10-16 Texas Instruments Incorporated Circuit for detecting transitions on either of two signal lines referenced at different power supply levels
TWI268662B (en) * 2005-06-29 2006-12-11 Sunplus Technology Co Ltd Level shifter circuit
US7310012B2 (en) * 2006-04-19 2007-12-18 Faraday Technology Corp. Voltage level shifter apparatus
JP5069950B2 (ja) * 2006-06-02 2012-11-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5181893B2 (ja) * 2008-07-17 2013-04-10 株式会社リコー インバータ回路
JP5198309B2 (ja) * 2009-02-10 2013-05-15 株式会社東芝 レベルシフタ回路
US8629706B2 (en) * 2011-10-13 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Power switch and operation method thereof
CN103618539A (zh) * 2013-11-27 2014-03-05 苏州贝克微电子有限公司 一种把ecl逻辑电平转化为mos逻辑电平的bicmos电路
CN104868904B (zh) * 2015-05-29 2018-03-13 华为技术有限公司 一种电平转换电路及装置
JP2018133607A (ja) * 2017-02-13 2018-08-23 エイブリック株式会社 信号選択回路及び半導体装置
US10491220B1 (en) 2018-11-23 2019-11-26 Nanya Technology Corporation Voltage circuit and method of operating the same
KR102113666B1 (ko) * 2019-01-23 2020-05-21 에이플러스 세미컨턱터 테크놀로지스 코., 엘티디. 집적회로용 임계 전압 값을 조절 가능한 전압 레벨 시프터

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210567B2 (ja) * 1996-03-08 2001-09-17 株式会社東芝 半導体出力回路
JP3715066B2 (ja) * 1997-03-25 2005-11-09 三菱電機株式会社 電流モードロジック回路
US6218892B1 (en) * 1997-06-20 2001-04-17 Intel Corporation Differential circuits employing forward body bias
JP2001036388A (ja) 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
DE19934297C1 (de) * 1999-07-21 2000-10-05 Siemens Ag Integrierte Halbleiterschaltung mit erhöhter Betriebsspannung für programmierbare Elemente (z.B. zur Konfigurierung)

Also Published As

Publication number Publication date
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TW589797B (en) 2004-06-01

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