JPH05335484A - 半導体集積回路の電源配線方法 - Google Patents
半導体集積回路の電源配線方法Info
- Publication number
- JPH05335484A JPH05335484A JP14046392A JP14046392A JPH05335484A JP H05335484 A JPH05335484 A JP H05335484A JP 14046392 A JP14046392 A JP 14046392A JP 14046392 A JP14046392 A JP 14046392A JP H05335484 A JPH05335484 A JP H05335484A
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- JP
- Japan
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- power supply
- power
- semiconductor
- integrated circuit
- supply layer
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 消費電力の大きい半導体回路素子を複数搭載
する場合であっても、最適な電流容量を確保できる半導
体集積回路の電源配線方法を提供すること。 【構成】 半導体チップ上１にメッシュ状に配置された
半導体回路素子２に対し、所定領域内の半導体回路素子
毎の必要電力係数の総和を算出し、隣接する電源層３又
は４の幅Ｌnを決定しながら配線する電源配線方法。
する場合であっても、最適な電流容量を確保できる半導
体集積回路の電源配線方法を提供すること。 【構成】 半導体チップ上１にメッシュ状に配置された
半導体回路素子２に対し、所定領域内の半導体回路素子
毎の必要電力係数の総和を算出し、隣接する電源層３又
は４の幅Ｌnを決定しながら配線する電源配線方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の電源
配線方法に係り、特に複数の半導体素子に電力を効率良
く供給してチップ面積を減少することができる半導体集
積回路の電源配線方法に関する。
配線方法に係り、特に複数の半導体素子に電力を効率良
く供給してチップ面積を減少することができる半導体集
積回路の電源配線方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路（以下ＬＳＩと称
する）の電源配線技術は、計算機による自動配線技術を
簡素化するために、図３に示す如く半導体チップ１上に
予め標準的なプラス側電源層４ａ及び３ａ並びにマイナ
ス側電源層４ｂ及び３ｂを格子状に配置しておき、所望
の電源層枠内の領域に複数の半導体回路素子２を配置し
ている。この様に配線されたＬＳＩは、給電端子５ａか
ら供給されるプラス側の電流を矢印に沿って電源層４
ａ，スルーホール６，電源線９を介して半導体回路素子
２に供給し、電源線９及び電源層４ｂを介して端子５ｂ
に出力する様に構成されている。尚、上記従来技術は、
例えば、特開昭58-142544号公報に開示されている。
する）の電源配線技術は、計算機による自動配線技術を
簡素化するために、図３に示す如く半導体チップ１上に
予め標準的なプラス側電源層４ａ及び３ａ並びにマイナ
ス側電源層４ｂ及び３ｂを格子状に配置しておき、所望
の電源層枠内の領域に複数の半導体回路素子２を配置し
ている。この様に配線されたＬＳＩは、給電端子５ａか
ら供給されるプラス側の電流を矢印に沿って電源層４
ａ，スルーホール６，電源線９を介して半導体回路素子
２に供給し、電源線９及び電源層４ｂを介して端子５ｂ
に出力する様に構成されている。尚、上記従来技術は、
例えば、特開昭58-142544号公報に開示されている。
【０００３】
【発明が解決しようとする課題】前述したＬＳＩの電源
配線技術は、計算機による自動処理の簡単化の目的で、
配線の対象となる電源層幅が一定幅Ｌ1，Ｌ2であり、且
つ電源層相互の格子状の間隔は通常、一定間隔Ｍとなっ
ている。従って従来技術による電源配線技術は、予め標
準的な半導体回路素子が配置される事を前提として電源
層幅及び電源層の間隔，本数を決定しているため、消費
電力の大きい半導体回路素子を搭載する場合、チップ内
の単位領域内（電源層の格子に囲まれた領域）に集中し
て配置できないと言う不具合を招いていた。このため従
来技術によるＬＳＩは半導体回路素子を多用して配置す
る場合に電源配線が冗長となる為、チップ面積の増加を
招くと言う問題があった。
配線技術は、計算機による自動処理の簡単化の目的で、
配線の対象となる電源層幅が一定幅Ｌ1，Ｌ2であり、且
つ電源層相互の格子状の間隔は通常、一定間隔Ｍとなっ
ている。従って従来技術による電源配線技術は、予め標
準的な半導体回路素子が配置される事を前提として電源
層幅及び電源層の間隔，本数を決定しているため、消費
電力の大きい半導体回路素子を搭載する場合、チップ内
の単位領域内（電源層の格子に囲まれた領域）に集中し
て配置できないと言う不具合を招いていた。このため従
来技術によるＬＳＩは半導体回路素子を多用して配置す
る場合に電源配線が冗長となる為、チップ面積の増加を
招くと言う問題があった。
【０００４】本発明の目的は、前記従来技術による不具
合を解決することであり、消費電力の大きい半導体回路
素子を複数搭載する場合であっても、最適な電流容量を
確保することができる半導体集積回路の電源配線方法を
提供することである。
合を解決することであり、消費電力の大きい半導体回路
素子を複数搭載する場合であっても、最適な電流容量を
確保することができる半導体集積回路の電源配線方法を
提供することである。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体集積回路の電源配線方法は、格子
状に配列される電源層の格子枠内に配置する複数の半導
体回路素子の総消費電力を算出し、この総消費電力によ
って前記電源層の幅を決定して電源層を配線することを
特徴とする。尚、本願発明で述べる電源層の幅とは、物
理的に電源層の幅を変化させることに加えて、他の電源
層を加えることによって結果的に電源層幅を増加させて
電気的に幅を変化させることも含むものである。
に本発明による半導体集積回路の電源配線方法は、格子
状に配列される電源層の格子枠内に配置する複数の半導
体回路素子の総消費電力を算出し、この総消費電力によ
って前記電源層の幅を決定して電源層を配線することを
特徴とする。尚、本願発明で述べる電源層の幅とは、物
理的に電源層の幅を変化させることに加えて、他の電源
層を加えることによって結果的に電源層幅を増加させて
電気的に幅を変化させることも含むものである。
【０００６】
【作用】本発明による半導体集積回路の電源配線方法
は、前記格子枠内に配置する複数の半導体回路素子の総
消費電力を算出し、この総消費電力によって前記電源層
の幅を決定して電源層を配線することによって、消費電
力の大きい半導体回路素子を複数搭載する場合であって
も、最適な電流容量を確保することができる。
は、前記格子枠内に配置する複数の半導体回路素子の総
消費電力を算出し、この総消費電力によって前記電源層
の幅を決定して電源層を配線することによって、消費電
力の大きい半導体回路素子を複数搭載する場合であって
も、最適な電流容量を確保することができる。
【０００７】
【実施例】以下、本発明によるＬＳＩの電源配線方法を
図面を参照して詳細に説明する。図１は本実施例による
電源配線方法が実施されるＬＳＩを示す図であり、本Ｌ
ＳＩは、理解を容易にするためにマイナス側の電源層の
記載は省略してある。図中の複数の半導体回路素子２
は、トランジスタ，抵抗，コンデンサ等の基本回路素子
を１個又は、複数個組合せたものであり、チップ１上に
複数搭載されることを前提としている。
図面を参照して詳細に説明する。図１は本実施例による
電源配線方法が実施されるＬＳＩを示す図であり、本Ｌ
ＳＩは、理解を容易にするためにマイナス側の電源層の
記載は省略してある。図中の複数の半導体回路素子２
は、トランジスタ，抵抗，コンデンサ等の基本回路素子
を１個又は、複数個組合せたものであり、チップ１上に
複数搭載されることを前提としている。
【０００８】さて本実施例によるＬＳＩの電源配線方法
は、まず、電子計算機等の論理機能によって種類分けし
た半導体回路素子２の配置を決定した後に、その使用さ
れる個々の半導体回路素子２の電力容量をあらかじめ計
算して電力係数として求めておく。次いで前記論理機能
によって決定された横方向の電源層３ｃ（幅Ｌ2）及び
３ｄ（幅Ｌ5）を配置し、縦方向の電源層４が配置され
た場合における半導体回路素子２が配置されるチップ１
内の単位領域内（電源層の格子に囲まれた領域）で使用
する電力容量をあらかじめ計算して電力係数として求め
ておく。図１の例では４つの半導体回路素子２の前記電
力容量を加算することによって総消費電力容量を単位領
域内電力係数として求めておく。
は、まず、電子計算機等の論理機能によって種類分けし
た半導体回路素子２の配置を決定した後に、その使用さ
れる個々の半導体回路素子２の電力容量をあらかじめ計
算して電力係数として求めておく。次いで前記論理機能
によって決定された横方向の電源層３ｃ（幅Ｌ2）及び
３ｄ（幅Ｌ5）を配置し、縦方向の電源層４が配置され
た場合における半導体回路素子２が配置されるチップ１
内の単位領域内（電源層の格子に囲まれた領域）で使用
する電力容量をあらかじめ計算して電力係数として求め
ておく。図１の例では４つの半導体回路素子２の前記電
力容量を加算することによって総消費電力容量を単位領
域内電力係数として求めておく。
【０００９】この単位領域内電力係数が、標準の単位領
域内電力係数以内ならば、標準の電源層幅Ｌ2の電源層
を配置するが、本実施例では単位領域内電力係数が標準
の単位領域内電力係数以上の場合、その標準単位領域内
電力係数を越える電力を供給可能な縦方向の電源層４の
幅Ｌ4を決定して、その電源層４を配置する。即ち本実
施例による電源層配置方法は、必要な電流容量を満足す
る電源層の幅Ｌ4を決定してから電源層４を配置する。
また本実施例による電源層４は、図１の如く電力を供給
済みの下流側の幅をＬ2と狭く構成しても良い。
域内電力係数以内ならば、標準の電源層幅Ｌ2の電源層
を配置するが、本実施例では単位領域内電力係数が標準
の単位領域内電力係数以上の場合、その標準単位領域内
電力係数を越える電力を供給可能な縦方向の電源層４の
幅Ｌ4を決定して、その電源層４を配置する。即ち本実
施例による電源層配置方法は、必要な電流容量を満足す
る電源層の幅Ｌ4を決定してから電源層４を配置する。
また本実施例による電源層４は、図１の如く電力を供給
済みの下流側の幅をＬ2と狭く構成しても良い。
【００１０】本方法により複数の半導体回路素子２が実
装された半導体集積回路は、プラス側の電源端子５から
供給される電力を幅Ｌ4なる電源層４，スルーホール６
及び幅Ｌ3なる電源線９を介して半導体回路素子２に供
給し、図示しないマイナス側の電源層及び電源端子から
出力するものである。本実施例による電源配線方法によ
れば使用する半導体回路素子を含む単位領域内（電源層
の格子に囲まれた領域）の消費電力に応じて電源層幅を
決定することによって、半導体回路素子をチップ上に高
密度に配置することができる。
装された半導体集積回路は、プラス側の電源端子５から
供給される電力を幅Ｌ4なる電源層４，スルーホール６
及び幅Ｌ3なる電源線９を介して半導体回路素子２に供
給し、図示しないマイナス側の電源層及び電源端子から
出力するものである。本実施例による電源配線方法によ
れば使用する半導体回路素子を含む単位領域内（電源層
の格子に囲まれた領域）の消費電力に応じて電源層幅を
決定することによって、半導体回路素子をチップ上に高
密度に配置することができる。
【００１１】前記実施例の電源配線方法は、縦方向の電
源層幅を単位領域内で消費する消費電力に応じて決定す
る例を説明したが、本発明はこれに限られるものではな
く、図２に示す如く、幅Ｌ2の電源層４ｃ及び４ｅ並び
に幅Ｌ2なる電源層３ｃ及び３ｅを格子状に配置して幅
Ｍなる単位領域を構成した後に、該単位領域内の電力容
量を計算して電力係数を求め、その電力係数が標準電力
係数を越える場合に幅Ｌ6なる電源層４ｄを追加するこ
とによって前記実施例同様に半導体回路素子をチップ上
に高密度に配置しても良い。尚、本実施例による電源層
の配置もプラス側のみ図示しているものであって、マイ
ナス側の電源層も必要であることは言うまでもない。
源層幅を単位領域内で消費する消費電力に応じて決定す
る例を説明したが、本発明はこれに限られるものではな
く、図２に示す如く、幅Ｌ2の電源層４ｃ及び４ｅ並び
に幅Ｌ2なる電源層３ｃ及び３ｅを格子状に配置して幅
Ｍなる単位領域を構成した後に、該単位領域内の電力容
量を計算して電力係数を求め、その電力係数が標準電力
係数を越える場合に幅Ｌ6なる電源層４ｄを追加するこ
とによって前記実施例同様に半導体回路素子をチップ上
に高密度に配置しても良い。尚、本実施例による電源層
の配置もプラス側のみ図示しているものであって、マイ
ナス側の電源層も必要であることは言うまでもない。
【００１２】
【発明の効果】以上述べた如く、本発明によれば、駆動
能力の高い半導体回路素子が一定領域内で集中配置され
た場合であっても、一定領域内の半導体回路素子の必要
電力係数を算出し、必要電力係数に応じて電源層の幅を
決定するため、最適な電流容量を確保した半導体集積回
路を提供することができる。これによって、チップサイ
ズを小さくする事を可能とする半導体集積回路を作成す
ることができる。
能力の高い半導体回路素子が一定領域内で集中配置され
た場合であっても、一定領域内の半導体回路素子の必要
電力係数を算出し、必要電力係数に応じて電源層の幅を
決定するため、最適な電流容量を確保した半導体集積回
路を提供することができる。これによって、チップサイ
ズを小さくする事を可能とする半導体集積回路を作成す
ることができる。
【図１】本発明による電源配線方法の一実施例を説明す
るための半導体集積回路を示す図。
るための半導体集積回路を示す図。
【図２】本発明による電源配線方法の一実施例を説明す
るための半導体集積回路を示す図。
るための半導体集積回路を示す図。
【図３】従来技術による電源配線方法の一実施例を説明
するための半導体集積回路を示す図。
するための半導体集積回路を示す図。
１：半導体チップ、２：半導体回路素子、３：横方向の
電源層、４：縦方向の電源層、５：チップ電源端子、
６：スルーホール、Ｌn：電源層の幅、Ｍ：電源層の間
隔。
電源層、４：縦方向の電源層、５：チップ電源端子、
６：スルーホール、Ｌn：電源層の幅、Ｍ：電源層の間
隔。
Claims (1)
- 【請求項１】 半導体チップ上に多数の半導体回路素子
を配置し、該半導体回路素子に電力を供給する電源層を
配線する半導体集積回路の電源配線方法であって、格子
状に配列される電源層の格子枠領域及び該枠領域内に配
置される複数の半導体回路素子の総消費電力を算出し、
この総消費電力によって前記電源層の幅を決定して電源
層を配線することを特徴とする半導体集積回路の電源配
線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14046392A JPH05335484A (ja) | 1992-06-01 | 1992-06-01 | 半導体集積回路の電源配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14046392A JPH05335484A (ja) | 1992-06-01 | 1992-06-01 | 半導体集積回路の電源配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335484A true JPH05335484A (ja) | 1993-12-17 |
Family
ID=15269186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14046392A Pending JPH05335484A (ja) | 1992-06-01 | 1992-06-01 | 半導体集積回路の電源配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335484A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350809A (ja) * | 2001-05-30 | 2002-12-04 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| US7525198B2 (en) | 2004-12-17 | 2009-04-28 | Panasonic Corporation | Wiring structure of a semiconductor device |
| US8441130B2 (en) | 2009-01-20 | 2013-05-14 | Panasonic Corporation | Power supply interconnect structure of semiconductor integrated circuit |
-
1992
- 1992-06-01 JP JP14046392A patent/JPH05335484A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350809A (ja) * | 2001-05-30 | 2002-12-04 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JP4737870B2 (ja) * | 2001-05-30 | 2011-08-03 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置 |
| US7525198B2 (en) | 2004-12-17 | 2009-04-28 | Panasonic Corporation | Wiring structure of a semiconductor device |
| US8441130B2 (en) | 2009-01-20 | 2013-05-14 | Panasonic Corporation | Power supply interconnect structure of semiconductor integrated circuit |
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