JPH0547931A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0547931A JPH0547931A JP20808391A JP20808391A JPH0547931A JP H0547931 A JPH0547931 A JP H0547931A JP 20808391 A JP20808391 A JP 20808391A JP 20808391 A JP20808391 A JP 20808391A JP H0547931 A JPH0547931 A JP H0547931A
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- JP
- Japan
- Prior art keywords
- wiring
- power supply
- chip
- layer
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】マスタ−スライス半導体装置において電源配線
幅をチップ中央部に比べチップ端部を広くする。 【効果】比較的マクロセルの配置密度及びマクロセル間
配線の配線密度の低いチップ端部では幅の広い電源配線
によって十分に安定した電源を確保し、配置、配線密度
の高いチップ中央部付近では電源配線幅を細くした分の
グリッドをマクロセル間配線に利用することによってチ
ップ内に搭載することのできるマクロセル数を増大させ
ることができる。
幅をチップ中央部に比べチップ端部を広くする。 【効果】比較的マクロセルの配置密度及びマクロセル間
配線の配線密度の低いチップ端部では幅の広い電源配線
によって十分に安定した電源を確保し、配置、配線密度
の高いチップ中央部付近では電源配線幅を細くした分の
グリッドをマクロセル間配線に利用することによってチ
ップ内に搭載することのできるマクロセル数を増大させ
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
電源配線構造に関する。
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
電源配線構造に関する。
【０００２】
【従来の技術】従来のマスタ−スライス半導体装置にお
ける電源配線は基本セル上に第１配線層からなる電源配
線を配置し、この電源配線に対し電源を補強するために
第２層からなる電源配線を第１層配線からなる電源配線
に対して垂直な方向に配置し、第１層配線と第２層配線
とをコンタクトホ−ルにより電気的に接続しており、層
間で電源幅が異なることはあっても１電源配線内では電
源幅歯チップ端部、中央部に関わらず一定であった。
ける電源配線は基本セル上に第１配線層からなる電源配
線を配置し、この電源配線に対し電源を補強するために
第２層からなる電源配線を第１層配線からなる電源配線
に対して垂直な方向に配置し、第１層配線と第２層配線
とをコンタクトホ−ルにより電気的に接続しており、層
間で電源幅が異なることはあっても１電源配線内では電
源幅歯チップ端部、中央部に関わらず一定であった。
【０００３】
【発明が解決しようとする課題】近年より一層の微細化
にともない１チップ内に搭載されるトランジスタ数が飛
躍的に増大し、これにともなって論理を構成するマクロ
セル同士を接続する配線数も指数関数的に増加し、配線
領域が増加することによってチップ利用率の低下を招い
ている。このとき配線密度はチップ端部がわりと希薄で
あるにも関わらずチップ中央部でははるかに高くなって
しまい、このことがより一層の利用率の低下を招いてい
る。
にともない１チップ内に搭載されるトランジスタ数が飛
躍的に増大し、これにともなって論理を構成するマクロ
セル同士を接続する配線数も指数関数的に増加し、配線
領域が増加することによってチップ利用率の低下を招い
ている。このとき配線密度はチップ端部がわりと希薄で
あるにも関わらずチップ中央部でははるかに高くなって
しまい、このことがより一層の利用率の低下を招いてい
る。
【０００４】また搭載トランジスタ数の増加にともな
い、１つの第１層配線からなる電源配線から電源供給さ
れるトランジスタ数も増加し、各トランジスタに十分な
電源が与えられず、動作速度の低下を招き、ひいてはタ
イミング不良が発生する恐れもある。
い、１つの第１層配線からなる電源配線から電源供給さ
れるトランジスタ数も増加し、各トランジスタに十分な
電源が与えられず、動作速度の低下を招き、ひいてはタ
イミング不良が発生する恐れもある。
【０００５】そこで本発明はこのような問題を解決する
ものであり、その目的とするところは、電源配線幅をチ
ップ中央部に比してチップ端部にゆくにしたがい広くし
てゆくことによって自動配置配線時に配線密度が非常に
高くなる中央付近のマクロセル間配線用の配線トラック
数を確保し、かつ配線密度が比較的希薄なチップ端部で
は電源配線幅を広くして十分な電源を確保するところに
ある。
ものであり、その目的とするところは、電源配線幅をチ
ップ中央部に比してチップ端部にゆくにしたがい広くし
てゆくことによって自動配置配線時に配線密度が非常に
高くなる中央付近のマクロセル間配線用の配線トラック
数を確保し、かつ配線密度が比較的希薄なチップ端部で
は電源配線幅を広くして十分な電源を確保するところに
ある。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は入出力セルが複数個配列されて外部セル領域をなし、
基本セルが複数個配列されて内部セル領域をなし、複数
の前記基本セルと複数層からなる配線層によりマクロセ
ルが構成されるマスタ−スライス半導体装置において、
前記基本セルのソ−スに直接電位を与える第１の配線層
からなる電源配線と、前記第１の配線層からなる電源配
線に対しその方向が垂直あるい平行である第２層以上の
配線層からなる電源配線とを有し、前記第２層以上の配
線層からなる電源配線はコンタクトホ−ルにより第１配
線層からなる電源配線と電気的に接続され、前記電源配
線はチップ中央部に比して端部の方が幅が広いことを特
徴とする。
は入出力セルが複数個配列されて外部セル領域をなし、
基本セルが複数個配列されて内部セル領域をなし、複数
の前記基本セルと複数層からなる配線層によりマクロセ
ルが構成されるマスタ−スライス半導体装置において、
前記基本セルのソ−スに直接電位を与える第１の配線層
からなる電源配線と、前記第１の配線層からなる電源配
線に対しその方向が垂直あるい平行である第２層以上の
配線層からなる電源配線とを有し、前記第２層以上の配
線層からなる電源配線はコンタクトホ−ルにより第１配
線層からなる電源配線と電気的に接続され、前記電源配
線はチップ中央部に比して端部の方が幅が広いことを特
徴とする。
【０００７】
【実施例】図１は本発明による半導体装置のチップ外形
図である。内部セル領域１０１には基本セルが規則的に
配列されており、この基本セルと複数層からなる金属配
線を用いて所望する論理をなすマクロセルが構成され
る。外部セル領域１０２にはチップ外部との信号のやり
とりを司るＩ／Ｏセルが配置されている。１０４は第１
配線層からなる電源配線で、通常はＶＤＤ、ＶＳＳ（Ｇ
ＮＤ）の２系統が用意される。この第１配線層からなる
電源配線は基本的には基本セル列上に配置され、コンタ
クトホ−ルを介して基本セルのトランジスタのソ−スに
電気的に接続されている。これに対し第２配線層からな
る電源配線１０５は第１配線層からなる電源を補う目的
で１定間隔で配置され、コンタクトホ−ルを介して第１
配線層からなる電源配線に電気的に接続されている。
図である。内部セル領域１０１には基本セルが規則的に
配列されており、この基本セルと複数層からなる金属配
線を用いて所望する論理をなすマクロセルが構成され
る。外部セル領域１０２にはチップ外部との信号のやり
とりを司るＩ／Ｏセルが配置されている。１０４は第１
配線層からなる電源配線で、通常はＶＤＤ、ＶＳＳ（Ｇ
ＮＤ）の２系統が用意される。この第１配線層からなる
電源配線は基本的には基本セル列上に配置され、コンタ
クトホ−ルを介して基本セルのトランジスタのソ−スに
電気的に接続されている。これに対し第２配線層からな
る電源配線１０５は第１配線層からなる電源を補う目的
で１定間隔で配置され、コンタクトホ−ルを介して第１
配線層からなる電源配線に電気的に接続されている。
【０００８】図２は本発明による電源配線の実施例であ
る。第１配線層からなる電源配線２０３は基本セル上に
配置され、チップ端部に対しチップ中央部に行くにした
がい、一定間隔ごとに電源配線幅が狭くなっている。通
常セミカスタム半導体装置では配線、コンタクトホ−ル
等はでたらめな位置に配置されるわけではなく、グリッ
ドと呼ばれる格子上に配置されている。
る。第１配線層からなる電源配線２０３は基本セル上に
配置され、チップ端部に対しチップ中央部に行くにした
がい、一定間隔ごとに電源配線幅が狭くなっている。通
常セミカスタム半導体装置では配線、コンタクトホ−ル
等はでたらめな位置に配置されるわけではなく、グリッ
ドと呼ばれる格子上に配置されている。
【０００９】したがって電源配線幅は一定間隔ごとに、
チップ端部では５グリッド分の幅であった配線幅が４グ
リッド、３グリッドと減少するように設定しておけば無
駄なく配線幅を狭くして行くことができる。
チップ端部では５グリッド分の幅であった配線幅が４グ
リッド、３グリッドと減少するように設定しておけば無
駄なく配線幅を狭くして行くことができる。
【００１０】またマクロセルはチップ端部で電源幅が最
大となる場合を考慮して設計しておけば配置自由度を損
なうことはなく、チップ中央部付近では電源幅が狭くな
ったことにより、解放された領域をマクロセル間配線と
して使用することができる。同時にマクロセルとして利
用される割合が中央部に比べて低いチップ端部では十分
な容量を持った電源を確保することができる。
大となる場合を考慮して設計しておけば配置自由度を損
なうことはなく、チップ中央部付近では電源幅が狭くな
ったことにより、解放された領域をマクロセル間配線と
して使用することができる。同時にマクロセルとして利
用される割合が中央部に比べて低いチップ端部では十分
な容量を持った電源を確保することができる。
【００１１】ここで、図２では第１配線層からなる電源
配線の電源幅もチップ端部に比べチップ中央部の方が配
線幅が細くなっていたが、図３では第１配線層からなる
電源配線３０３は一定の幅で形成されている。この場合
は基本セル上に配置される電源配線幅をできる限り狭く
し、集積度の向上をはかったものである。しかしこの場
合も第２配線層からなる電源配線３０２はチップ端部に
比べ中央部の方が配線幅が狭くなっており、マクロセル
間配線に利用できる領域を増加するという目的は十分に
果たしている。
配線の電源幅もチップ端部に比べチップ中央部の方が配
線幅が細くなっていたが、図３では第１配線層からなる
電源配線３０３は一定の幅で形成されている。この場合
は基本セル上に配置される電源配線幅をできる限り狭く
し、集積度の向上をはかったものである。しかしこの場
合も第２配線層からなる電源配線３０２はチップ端部に
比べ中央部の方が配線幅が狭くなっており、マクロセル
間配線に利用できる領域を増加するという目的は十分に
果たしている。
【００１２】また図２、図３では電源配線はその配線方
向に対して左右対照に幅を狭くしているが特に左右対照
である必要はなく、図４に示すように一辺４０１は平ら
なままで他辺４０２が一定間隔ごとに４０１との幅を変
えるというような階段状となってもその効果は変わらな
い。さらに図では２層配線の場合を取り上げて説明して
いるが３層以上の配線であっても同様の形状とすること
ができる。
向に対して左右対照に幅を狭くしているが特に左右対照
である必要はなく、図４に示すように一辺４０１は平ら
なままで他辺４０２が一定間隔ごとに４０１との幅を変
えるというような階段状となってもその効果は変わらな
い。さらに図では２層配線の場合を取り上げて説明して
いるが３層以上の配線であっても同様の形状とすること
ができる。
【００１３】
【発明の効果】以上に示したように電源配線幅をチップ
中央部に比べてチップ端部を広くすることによって比較
的マクロセルの配置密度及びマクロセル間配線の配線密
度の低いチップ端部では幅の広い電源配線によって十分
に安定した電源を確保し、配置、配線密度の高いチップ
中央部付近では電源配線幅を細くした分のグリッドをマ
クロセル間配線に利用することによってチップ内に搭載
することのできるマクロセル数を増大させることができ
る。
中央部に比べてチップ端部を広くすることによって比較
的マクロセルの配置密度及びマクロセル間配線の配線密
度の低いチップ端部では幅の広い電源配線によって十分
に安定した電源を確保し、配置、配線密度の高いチップ
中央部付近では電源配線幅を細くした分のグリッドをマ
クロセル間配線に利用することによってチップ内に搭載
することのできるマクロセル数を増大させることができ
る。
【図１】本発明による半導体装置の外形図である。
【図２】本発明により、第１層、第２層ともに電源配線
幅を変更した場合の実施例の図である。
幅を変更した場合の実施例の図である。
【図３】本発明により、第２層の電源配線幅のみを変更
した場合の実施例の図である。
した場合の実施例の図である。
【図４】本発明によるの電源配線の例の図である。
【図５】従来の電源配線の例の図である。
１０１：内部セル領域 １０２：外部セル領域 １０３：コ−ナ−部 １０４：第１層配線からなる電源配線 ２０１：基本セル列 ２０２：第２層配線からなる電源配線 ２０３：第１層配線からなる電源配線 ２０４：コンタクトホ−ル ３０１：基本セル列 ３０２：第２層配線からなる電源配線 ３０３：第１層配線からなる電源配線 ３０４：コンタクトホ−ル ４０１：電源配線の辺１ ４０２：電源配線の辺２ ４０３：第１層配線からなる電源配線 ４０４：基本セル列 ５０１：基本セル列 ５０２：第２層配線からなる電源配線 ５０３：第１層配線からなる電源配線 ５０４：コンタクトホ−ル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ
Claims (1)
- 【請求項１】入出力セルが複数個配列されて外部セル領
域をなし、 基本セルが複数個配列されて内部セル領域をなし、 複数の前記基本セルと複数層からなる配線層によりマク
ロセルが構成されるマスタ−スライス半導体装置におい
て、 前記基本セルのソ−スに直接電位を与える第１の配線層
からなる電源配線と、 前記第１の配線層からなる電源配線に対しその方向が垂
直あるい平行である第２層以上の配線層からなる電源配
線とを有し、 前記第２層以上の配線層からなる電源配線はコンタクト
ホ−ルにより第１配線層からなる電源配線と電気的に接
続され、 前記電源配線はチップ中央部に比して端部の方が幅が広
いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808391A JPH0547931A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808391A JPH0547931A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547931A true JPH0547931A (ja) | 1993-02-26 |
Family
ID=16550364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20808391A Pending JPH0547931A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077556A1 (ja) * | 2003-02-26 | 2004-09-10 | Sanyo Electric Co., Ltd. | 半導体集積回路装置及びその電源配線方法 |
-
1991
- 1991-08-20 JP JP20808391A patent/JPH0547931A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077556A1 (ja) * | 2003-02-26 | 2004-09-10 | Sanyo Electric Co., Ltd. | 半導体集積回路装置及びその電源配線方法 |
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