JPH04363063A

JPH04363063A - 半導体集積回路装置

Info

Publication number: JPH04363063A
Application number: JP25783591A
Authority: JP
Inventors: Akihiro Sueda; 末田　昭洋; Hitoshi Kondo; 仁史近藤; Ikuko Ogata; 小方　郁子
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-10-04
Filing date: 1991-10-04
Publication date: 1992-12-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に自動設計システム（ＣＡＤ）により単位格子上
に自動配線を行う際に使用されるものである。

【０００２】

【従来の技術】近年、大規模集積回路（ＬＳＩ）は、ゲ
ートアレイ、スタンダードセルに代表されるようにカス
タム志向への傾向を見せており、ユーザのニーズに答え
るべく更に大規模化、開発期間の短縮化が進んできてい
る。そこで、ＬＳＩの各メーカは、こうした市場動向に
対応する為に独自なＣＡＤの開発や、汎用ソフトの導入
等に意欲的である。

【０００３】ところで、こうしたＣＡＤを用いたカスタ
ムＬＳＩの設計には、論理回路を収納した単位セルを多
数配列させた、いわゆるポリセル方式というレイアウト
手法が多く用いられている。図５は、このポリセル方式
を用いた半導体集積回路装置のパターン平面図の一例を
示す。

【０００４】図中の１…はセル行であり、該セル行１と
平行な方向に電源線２ａ，２ｂを有する。前記セル行１
は、複数の単位セル３ａ，３ｂ，３ｃ，３ｄ…等から構
成されている。前記セル行１…間は、配線領域４となっ
ている。この配線領域４には、第１層の金属（アルミ）
配線層５ａ，５ｂ、５ｃ、５ｄが前記セル行１と平行な
方向に形成されている。前記セル行１と直交する方向に
は、第２層のアルミ配線層６、多結晶シリコンからなる
ポリシリ配線層７ａ，７ｂ，７ｃ等が形成されている。なお、図中の８は、第１層のＡＩ（アルミ）配線層（例
えば５ｄ）と第２層のアルミ配線層６とを電気的に接続
するヴィアコンタクトホールを示す。また、９１　〜９
４　は第１のアルミ配線層（例えば５ａ〜５ｄ）とポリ
シリ配線層（例えば７ａ〜７ｄ）とを電気的に接続する
コンタクトホールを、１０ａ，１０ｂは夫々電源線２ａ
，２ｂの境界線を示す。こうした、レイアウトにおいて
は、全ての単位セルの境界線や配線領域間の配線層の中
心線（図示せず）は、Ｘ軸方向の単位格子（グリッド）
及びＹ軸方向のグリッド上に配置されている。なお、こ
こで、グリッドの概念を導入するのは、電算機を用いて
自動設計を行う為である。即ち、電算機の扱う最小単位
を人手で設計する場合の寸法にしてしまうと、設計基準
を違反しない様、複雑なルールを電算機に覚え込ませる
必要があり、その様なＣＡＤソフトウェハを作製するの
は非常に困難であるからである。図６は、上記半導体集
積回路装置を構成する１個の単位セル３ａのパターン平
面図である。また、図７は図６の部分拡大図を示す。

【０００５】図中の１１ａ〜１１ｄは境界線であり、こ
れらの境界線１１ａ〜１１ｄで囲まれた単位セル内には
Ｐチャネル領域１２，Ｎチャネル領域１３となっている
。但し、境界線１１ａ，１１ｂは夫々前記電源線２ａ，
２ｂの境界線１０ａ，１０ｂと部分的に一致する。前記
Ｐ・Ｎチャネル領域１２、１３には、夫々前述した電源
線２ａ，２ｂが夫々形成されている。なお、これらの電
源線２ａ，２ｂの幅は通常少しでも太い方が好ましい。その理由は、太い場合電源線の配線抵抗が小さくなり、
回路の直流、交流特性が向上するからである。前記単位
セル３ａ内には、Ｐ・Ｎチャネル領域１２、１３を縦断
するように前述したポリシリ配線層７ａ，７ｃ及び２層
のアルミ配線層６が形成されている。ここで、前記ポリ
シリ配線層７ａ，７ｃは前記Ｐ・Ｎチャネル領域１２、
１３の所定領域でゲート電極の働きをしている。前記Ｐ
チャネル領域１２には、前記ポリシリ配線層７ａ，７ｃ
を夫々介してＰ＋　型のソース領域（ｘ印）１４、ドレ
イン領域（Ｏ）１５が形成されている。また、Ｎチャネル領域１３には、前記ポリシリ配線層７
ａ，７ｃを夫々介してＮ＋　型のソース領域（ｘ印）１
６、ドレイン領域（Ｏ印）１７が形成されている。ここ
で、前記Ｐチャネル領域１２のソース領域１４は電源線
２ｂとコンタクトホール１８を介して電気的に接続され
、Ｎチャネル領域１３のソース領域１４はコンタクトホ
ール１９を介して電源線２ｂと電気的に接続されている
。

【０００６】前記単位セル３ａ内のＰ・Ｎチャネル領域
１２、１３近傍にも第１層のアルミ配線層２１が形成さ
れ、該アルミ配線層２１は、コンタクトホール２２を介
してＰチャネル領域１２のドレイン領域１５に、またコ
ンタクトホール２３を介してＮチャネル領域１３のドレ
イン領域１７に、更にコンタクトホ−ル２４を介してア
ルミ配線層６に夫々電気的に接続されている。なお、図
６において、２５ａ，２５ｂ…はＸ軸方向の単位孔子（
グリッド）を、かつ２６ａ，２６ｂ…はＹ軸方向の単位
孔子（グニッド）を夫々示す。また、２７１　、２７２
　は夫々前記第１層のアルミ配線層５ｂ，５ｃの中心線
であり、これら中心線２７１　、２７２　は夫々前記グ
リッド２６ａ，２６ｂに夫々配置されている。こうした
構造の単位セルにおいて、Ｙ方向のグリッドＧＹ　の大
きさは次式で与えられる。ＧＹ　＝Ｗ１　／２＋Ｌ１　＋Ｗ３　＋Ｗ２／２　　　
　…（１）

【０００７】但し、Ｗ１　はアルミ配線層５
ｂ（又は５ｃ）の最少配線幅を、Ｌ１　はアルミ配線層
５ｂ（又は５ｃ）の配線間最小スペ−スを、Ｗ２　は最
少コンタクトホール長を、Ｗ３　はコンタクトホール９
３　に対するアルミ配線層５ｃの最少オーバーラップ長
を夫々示す。また、ＧＸ　はＸ方向のグリッド（例えば
２５ａ，２５ｂ）間の距離を、ＧＹ　はアルミ配線層５
ｂ，５ｃ間の距離を示す。次ぎに、セル行２ｂに一番近
いグリッド２６ｂ上に存在するコンタクトホール９３　
のフリンジ部と電源線２ａとの距離Ｌ２　を、次式に示
す。Ｌ２　＝ＧＹ　−Ｗ２　／２−Ｗ３　　　　　　　…（
２）その結果、式（１）、（２）より、Ｌ２　＝Ｗ２　／２＋Ｌ１　　　　　　　　　　　　　
　　　　…（３）が得られる。

【０００８】

【発明が解決しようとする課題】しかしながら、従来技
術によれば、無駄なスペースが生じるという問題展を有
する。即ち、上記距離Ｌ２　はアルミ配線層５ｃと電源
線２ａとのスペースであるため、その最少値はＬ１　で
よいが、式（３）よりＷ１　／２だけ無駄なスペースと
なっている。しかるに、この無駄なスペースを解消する
にはアルミ配線層の中心線もしくは境界線の位置をグリ
ッド上から外す必要があるが、これはＣＡＤを利用する
という目的に反する。

【０００９】本発明は上記事情に鑑みてなされたもので
、配線層と単位セル間に生ずる無駄なスペースを有効に
利用できる半導体集積回路装置を提供することを目的と
する。

【００１０】

【課題を解決するための手段】本発明は、単位セルの配
線領域側の境界線が配置される単位格子とこれに隣設す
る配線層用の単位格子との距離を、他の単位格子間の距
離よりも小さくすることにより、省スペース化を図った
ことを骨子とする。

【００１１】

【作用】本発明においては、前記配線層の中心線と前記
単位セルの境界線とが夫々対応する単位格子上に配置さ
れ、前記単位セルの境界線が配置される単位格子と該単
位格子に隣接する前記配線層が配置される単位格子との
距離を、他の単位格子間の距離よりも小さくした構成に
することにより、グリッド間のピッチを従来と比べΔＧ
だけ小さくできるため、従来と比べ集積度を向上でき、
省スペース化を達成できる。

【００１２】

【実施例】以下、本発明の一実施例を図を参照して説明
する。

【００１３】図１〜図４を参照する。ここで、図１は本
発明に係る半導体集積回路装置を構成する１個の単位セ
ルのパターン平面図、図２はポリセル方式を用いた半導
体集積回路装置のパターン平面図、図３は図１の部分拡
大図、図４は図３のＸ−Ｘ線に沿う断面図である。

【００１４】まず、図２について説明する。図中の４１
は…複数のセル行であり、該セル行４１と平行な方向に
電源線４２ａ，４２ｂを有する。前記セル行４１は、例
えば４３ａ等（あるいは４３ｂ等あるいは４３ｃ，４３
ｄ等）から構成されている。前記セル行４１…間は、配
線領域４４となっている。この配線領域４４には、第１
層の金属（アルミ）配線層４５ａ，４５ｂ，４５ｃ，４
５ｄが前記セル行４１と平行な方向に形成されている。前記セル行と直交する方向には、第２層のＡｌ（アルミ
）配線層４６１　、４６２　、多結晶シリコンからなる
ポリシリ配線層４７ａ，４７ｂ，４７ｃ等が形成されて
いる。なお、図中の４８１　、４８２　は夫々第１層の
アルミ配線層４５ａ（又は４５ｄ）と第２層のアルミ配
線層４６１　（又は４６２　）とを電気的に接続するヴ
ィアコンタクトホールを示す。また、４９１　〜４９４
　は、夫々第１層のアルミ配線層４５ａ〜４５ｄとポリ
シリ配線層４７ａ〜４７ｄとを電気的に接続するコンタ
クトホールを示す。更に、５０ａ，５０ｂは電源線４２
ａ，４２ｂの境界線（又は単位セルの境界線）を示す。そして、例えば単位セル４３ａにおいて、一方の入力端
子はポリシリ配線層４７ａ，コンタクトホール４９１　
、第１層のアルミ配線層４５ａ，ヴィアコンタクトホー
ル４８１　及び第２層のアルミ配線層４６１　を介して
単位セル４３ｃの出力端子に接続し、他方の入力端子は
ポリシリ配線層４７ｃ，コンタクトホール４９３　を介
して第１のアルミ配線層４５ｃに接続している。また、
同単位セル４３ａの出力端子は第２層のアルミ配線層４
６２　、コンタクトホール４８２　、第１のアルミ配線
層４５ｄ、コンタクトホール４９４及びポリシリ配線層
４７ｄを介して単位セル４３ｄの入力端子に接続してい
る。

【００１５】次に、図１、図３及び図４を参照して説明
する。図中の５１ｃ，５１ｄが夫々前記単位セル４３ａ
の境界線であり、これら境界線５１ｃ，５１ｄ及び前述
した境界線（５０ａ，５０ｂ）で囲まれた単位セル４３
ａ内にはＰチャネル領域５２、Ｎチャネル領域５３が夫
々形成されている。これらＰ・Ｎチャネル領域５２、５
３には、夫々前述した電源線４２ａ，４２ｂが夫々形成
されている。なお、これらの電源線４２ａ，４２ｂの幅
は少しでも太い方が好ましい。その理由は、太い場合電
源線の配線抵抗が小さくなり、回路の直流、交流特性が
向上するからである。前記単位セル４３ａ内には、Ｐ・
Ｎチャネル領域５２、５３を縦断するように前述したポ
リシリ配線層４７ａ，４７ｃが形成されている。ここで
、前記ポリシリ配線層４７ａ，４７ｃは前記Ｐ・Ｎチャ
ネル領域５２、５３の所定領域でゲート電源の働きをし
ている。前記Ｐチャネル領域５２には、前記ポリシリ配
線層４７ａ，４７ｃを夫々介してＰ＋　型のソース領域
（ｘ印）５４、ドレイン領域（Ｏ印）５５が形成されて
いる。また、Ｎチャネル領域５３には、前記ポリシリ配
線層４７ａ，４７ｃを夫々介してＮ＋　型のソース領域
（ｘ印）５６、ドレイン領域（Ｏ印）５７が形成されて
いる。ここで、前記Ｐチャネル領域５２のソース領域５
４は電源線４２ｂとコンタクトホール５８を介して電気
的に接続され、Ｎチャネル領域５３のソース領域５６は
コンタクトホール５９を介して電源線４２ａと電気的に
接続されている。

【００１６】前記単位セル４３ａ内のＰ・Ｎチャンネル
領域５２、５３近傍にも第１層のアルミ配線層７１が形
成され、該アルミ配線層７１はコンタクトホール７２を
介してＰチャンネル領域５２のドレイン領域５５に、コ
ンタクトホール７３を介してＮチャンネル領域５３のド
レイン領域５７に、かつコンタクトホール７４を介して
第２層のアルミ配線層４６に夫々電気的に接続されてい
る。なお、第１図において、７５ａ、７５ｂ…はＸ軸方
向の単位孔子（グリッド）を、かつ７６ａ、７６ｂ…は
Ｙ軸方向のグリッドを夫々示す。また、７７１　、７７
２　は夫々前記第１層のアルミ配線層４５ｂ、４５ｃの
中心線であり、これら中心線７７１　、７７２　は夫々
前記グリッド７６ａ、７６ｂに夫々配置されている。

【００１７】次に、図４について説明する。図中の８１
は、例えばＰ型のシリコン基板である。この基板８１上
には絶縁膜８２を介して前述したポリシリ配線層４７ａ
、４７ｃが形成されている。これらの配線層４７ａ、４
７ｃを含む前記絶縁膜８２上には、前述したコンタクト
ホール４９３　を有した層間絶縁膜８３が形成されてい
る。そして、このコンタクトホール４９３　を介して前
記配線層４７ｂとアルミ配線層４５ｃとが電気的に接続
される。

【００１８】また、図１において、９１ａ、９１ｂ、９
１ｃ…は、夫々Ｙ軸方向の単位格子（グリッド）である
。これらのうちグリッド９１ｃ、９１ｄ、９１ｅ…は、
夫々従来のＹ軸方向のグリッド７６ｃ、７６ｄ、７６ｅ
…から距離ΔＧだけ配線領域４４側にスライドしている
。即ち、本実施例は、図１に示す如く、単位セル４３ａ
の境界線５１ａと一致するグリッド９１ｃと、このグリ
ッド９１ｃに隣接する第２層のアルミ配線層４５ｃ用の
グリッド９１ｂとの距離（ＧＹ１）を、他のグリッド（
例えば９１ａと９１ｂ）間の距離（ＧＹ２）より小さく
した構造となっている。従って、前記距離ＧＹ２は、次
式で表わされる。ＧＹ２＝　　ＧＹ１−ΔＧ

【００１９】このように、上記実施例によれば、単位セ
ル４３ａの境界線５１ａと一致するグリッド９１ｃとこ
のグリッド９１ｃに隣接する第２層のアルミ配線層４５
ｃ用のグリッド９１ｂとの距離（ＧＹ１）を、他のグリ
ッド（例えば９１ａと９１ｂ）間の距離（ＧＹ２）より
小さくした構成となっているため、グリッド間のピッチ
ＧＹ１を従来と比べΔＧだけ小さくできるため、従来と
比べ集積度を向上でき、省スペース化を達成できる。

【００２０】

【発明の効果】以上詳述した如く本発明によれば、従来
と比べ省スペース化を図り、配線抵抗の減少や集積度の
向上等をなし得る半導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体集積回路装置を
構成する１個の単位セルのパターン平面図。

【図２】本発明の一実施例に係る半導体集積回路装置の
パターン平面図。

【図３】第１図の部分拡大図。

【図４】第３図のＸ−Ｘ線に沿う断面図。

【図５】従来の半導体集積回路装置のパターン平面図。

【図６】従来の半導体集積回路装置を構成する１個の単
位セルのパターン平面図。

【図７】第６図の部分拡大図。

【符号の説明】

４１…セル行、４２ａ、４２ｂ…電源線、４３ａ〜４３
ｄ…単位セル、４４…配線領域、４５ａ〜４５ｄ，４６
１　、４６２　，７１…アルミ配線層、４７ａ〜４７ｄ
…ポリシリ配線層、４８１，４８２　…ヴィアコンタク
トホール、４９１　〜４９４　，５８，５９，６０，７
２，７３，７４…コンタクトホール、５１ａ〜５１ｄ…
境界線、５２…Ｐチャンネル領域、５３…Ｎチャンネル
領域、５４，５６…ソース領域、５５，５７…ドレイン
領域、７５ａ…，７６ａ…，９１ａ…グリッド、７７１
　，７７２　…中心線。

Claims

【特許請求の範囲】

【請求項１】　　半導体基板と、この半導体基板の一主
表面領域に形成される機能回路と、この機能回路を収納
する単位セルと、この単位セルを用いて形成される複数
のセル行と、前記各セル行間に設けられ配線層を有する
配線領域と、前記単位セルと前記配線領域とを分離する
境界線とを具備し、前記配線層の中心線と前記単位セル
の境界線とが夫々対応する単位格子上に配置され、前記
単位セルの境界線が配置される単位格子と該単位格子に
隣接する前記配線層が配置される単位格子との距離を、
他の単位格子間の距離よりも小さくしたことを特徴とす
る半導体集積回路装置。