JPH0563080A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0563080A JPH0563080A JP22161591A JP22161591A JPH0563080A JP H0563080 A JPH0563080 A JP H0563080A JP 22161591 A JP22161591 A JP 22161591A JP 22161591 A JP22161591 A JP 22161591A JP H0563080 A JPH0563080 A JP H0563080A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- block
- input
- blocks
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積装置のレイアウトにおいて、ブロッ
ク間の配線を簡素化し、ブロック間の配線領域を削減
し、チップサイズを小さくする。 【構成】ブロックの入出力ピンの位置について、各入出
力ピンの間隔が、最小配線ピッチの整数倍となる様に構
成する。 【効果】ブロック間の配線が簡素化され、ブロック間の
配線領域を小さくできる。
ク間の配線を簡素化し、ブロック間の配線領域を削減
し、チップサイズを小さくする。 【構成】ブロックの入出力ピンの位置について、各入出
力ピンの間隔が、最小配線ピッチの整数倍となる様に構
成する。 【効果】ブロック間の配線が簡素化され、ブロック間の
配線領域を小さくできる。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積装置(以後
ICという)のレイアウトに関する。
ICという)のレイアウトに関する。
【0002】
【従来の技術】従来、ICのレイアウトは図3に示す様
にブロックを配置し、それらブロック間の配線を、各ブ
ロックに設けられた入出力ピンを介して行なっていた。
ブロックの入出力ピンの位置については、図3に示す様
に各ピンの間隔については特に定めがなく、CAD処理
上の最小単位(例えば0.1μm)に基づいていた。
にブロックを配置し、それらブロック間の配線を、各ブ
ロックに設けられた入出力ピンを介して行なっていた。
ブロックの入出力ピンの位置については、図3に示す様
に各ピンの間隔については特に定めがなく、CAD処理
上の最小単位(例えば0.1μm)に基づいていた。
【0003】
【発明が解決しようとする課題】従来の場合は、前述し
た様にブロックの入出力ピンの位置に特に定めがなかっ
たため、図3に示す様にブロック1の入出力ピンの間隔
と、ブロック3の入出力ピンの間隔が違っていた。その
ためブロック間の配線は、図に示す様に、ブロック間の
配線に使用されるチャネル領域で、曲げて配線されてい
た。この結果、配線が曲がった分だけチャネル領域の幅
が広がり、チップサイズの増加を招いていた。
た様にブロックの入出力ピンの位置に特に定めがなかっ
たため、図3に示す様にブロック1の入出力ピンの間隔
と、ブロック3の入出力ピンの間隔が違っていた。その
ためブロック間の配線は、図に示す様に、ブロック間の
配線に使用されるチャネル領域で、曲げて配線されてい
た。この結果、配線が曲がった分だけチャネル領域の幅
が広がり、チップサイズの増加を招いていた。
【0004】本発明は、この様なチャネル領域の広がり
をおさえ、チップサイズを小さくすることを目的とす
る。
をおさえ、チップサイズを小さくすることを目的とす
る。
【0005】
【課題を解決するための手段】本発明の半導体集積装置
は、複数の基本セル列、チャネル部及び他ブロックとの
配線用入出力ピンを持ち、他の領域とはチャネル部で隔
てられたブロックを有し、そのブロックの入出力ピンの
間隔が、最小配線ピッチの整数倍であることを特徴とす
る。
は、複数の基本セル列、チャネル部及び他ブロックとの
配線用入出力ピンを持ち、他の領域とはチャネル部で隔
てられたブロックを有し、そのブロックの入出力ピンの
間隔が、最小配線ピッチの整数倍であることを特徴とす
る。
【0006】
【実施例】図1に本発明の実施例を示す。1〜3がブロ
ックで、ブロック1の内部を図2に示す。21〜25が
ブロック1の入出力ピンで31〜35がブロック3の入
出力ピンである。
ックで、ブロック1の内部を図2に示す。21〜25が
ブロック1の入出力ピンで31〜35がブロック3の入
出力ピンである。
【0007】図2に示される入出力ピン21〜25の位
置は、ブロック1内のメタル配線の最小ピッチになる様
に配置されている。ブロック3の入出力ピンの位置も同
様であるため、ブロック間の配線は曲がることなく接続
される。従って、従来ここで配線を曲げるために使われ
ていたスペースを削減できるわけである。
置は、ブロック1内のメタル配線の最小ピッチになる様
に配置されている。ブロック3の入出力ピンの位置も同
様であるため、ブロック間の配線は曲がることなく接続
される。従って、従来ここで配線を曲げるために使われ
ていたスペースを削減できるわけである。
【0008】図2では21〜25の入出力ピンを最小配
線ピッチで並べたが、これはブロック1内のこの入出力
ピンにつながる配線が最小ピッチであったためで、必ず
しも最小ピッチである必要はない。最小ピッチの2倍、
3倍・・・n倍であれば良い。ブロック1とブロック3
間の配線を曲げずに接続するだけのためであれば、必ず
しも最小配線ピッチの整数倍である必要はないのだが、
入出力ピンを最小配線ピッチより小さい間隔で並べるこ
とはできない訳であるから、前記整数倍という制限をつ
けても問題はない。逆にこの制約をつけることによっ
て、すべての入出力ピンは、最小配線ピッチを1グリッ
ドとする格子点上に配置されることになり、他ブロック
との整合がとりやすくなる。
線ピッチで並べたが、これはブロック1内のこの入出力
ピンにつながる配線が最小ピッチであったためで、必ず
しも最小ピッチである必要はない。最小ピッチの2倍、
3倍・・・n倍であれば良い。ブロック1とブロック3
間の配線を曲げずに接続するだけのためであれば、必ず
しも最小配線ピッチの整数倍である必要はないのだが、
入出力ピンを最小配線ピッチより小さい間隔で並べるこ
とはできない訳であるから、前記整数倍という制限をつ
けても問題はない。逆にこの制約をつけることによっ
て、すべての入出力ピンは、最小配線ピッチを1グリッ
ドとする格子点上に配置されることになり、他ブロック
との整合がとりやすくなる。
【0009】図1の配線16は、従来例では図3の配線
16に示される様に曲がって配線されていたが、本発明
においては、曲がることなく配線されている。これは本
来ブロック1の入出力ピン26とブロック3の入出力ピ
ン36を接続するのであるが、ここではブロック3にダ
ミーの入出力ピン37を設け、このダミー入出力ピン3
7と本来の入出力ピン36をブロック3内で配線してい
る。通常、ブロック内の配線はブロック中央部で密度が
高く、周辺部の方が低いので、この様にブロック外周部
のみで配線を追加することは、難しくない。この様な方
法をとれば、ブロック内に残されたスペースをブロック
間の配線領域として有効利用できる訳である。
16に示される様に曲がって配線されていたが、本発明
においては、曲がることなく配線されている。これは本
来ブロック1の入出力ピン26とブロック3の入出力ピ
ン36を接続するのであるが、ここではブロック3にダ
ミーの入出力ピン37を設け、このダミー入出力ピン3
7と本来の入出力ピン36をブロック3内で配線してい
る。通常、ブロック内の配線はブロック中央部で密度が
高く、周辺部の方が低いので、この様にブロック外周部
のみで配線を追加することは、難しくない。この様な方
法をとれば、ブロック内に残されたスペースをブロック
間の配線領域として有効利用できる訳である。
【0010】多層配線を用いる際には、最小配線ピッチ
が層毎に異なる可能性があるが、通常は小さい方の値を
用いた方が配線スペース上は有利である。しかしブロッ
クの辺毎に入出力ピンの層を変えたいとき、例えばブロ
ック右辺の入出力ピンは1層めのアルミ配線を使い、下
辺は2層めを使うといった場合は、その限りでなく各辺
別々に最小配線ピッチを設定できる。
が層毎に異なる可能性があるが、通常は小さい方の値を
用いた方が配線スペース上は有利である。しかしブロッ
クの辺毎に入出力ピンの層を変えたいとき、例えばブロ
ック右辺の入出力ピンは1層めのアルミ配線を使い、下
辺は2層めを使うといった場合は、その限りでなく各辺
別々に最小配線ピッチを設定できる。
【0011】
【発明の効果】以上述べた様に本発明によれば、ブロッ
ク間の配線を簡素化し、ブロック間のチャネル領域を小
さくすることができる。これはすなわち、チップサイズ
の削減につながり、ICのコストダウンを可能とする。
さらに本発明によれば、ブロック内の無効領域をブロッ
ク間の配線領域として利用しやすくなり、有効素子及び
配線密度を上げることができる。
ク間の配線を簡素化し、ブロック間のチャネル領域を小
さくすることができる。これはすなわち、チップサイズ
の削減につながり、ICのコストダウンを可能とする。
さらに本発明によれば、ブロック内の無効領域をブロッ
ク間の配線領域として利用しやすくなり、有効素子及び
配線密度を上げることができる。
【図1】本発明の半導体集積装置のレイアウト図。
【図2】図1のブロック1内部のレイアウト図。
【図3】従来の半導体集積装置のレイアウト図。
1〜3 ブロック 16 ブロック間配線 21〜26 ブロック1の入出力ピン 31〜37 ブロック3の入出力ピン 41〜43 基本セル列
Claims (1)
- 【請求項1】複数の基本セル列、チャネル部及び他ブロ
ックとの配線用の入出力ピンを持ち、他の領域とはチャ
ネル部で隔てられたブロックを有する半導体集積装置に
おいて、前記ブロックの入出力ピンの間隔が最小配線ピ
ッチの整数倍であることを特徴とする半導体集積装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22161591A JPH0563080A (ja) | 1991-09-02 | 1991-09-02 | 半導体集積装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22161591A JPH0563080A (ja) | 1991-09-02 | 1991-09-02 | 半導体集積装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0563080A true JPH0563080A (ja) | 1993-03-12 |
Family
ID=16769531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22161591A Pending JPH0563080A (ja) | 1991-09-02 | 1991-09-02 | 半導体集積装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0563080A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9302453B2 (en) | 2010-07-15 | 2016-04-05 | Robert Bosch Gmbh | Composite film, method for producing a composite film and a film composite consisting of at least one composite film, and apparatus for producing a composite film |
-
1991
- 1991-09-02 JP JP22161591A patent/JPH0563080A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9302453B2 (en) | 2010-07-15 | 2016-04-05 | Robert Bosch Gmbh | Composite film, method for producing a composite film and a film composite consisting of at least one composite film, and apparatus for producing a composite film |
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